KR19990007180A - 데이터 판정 회로 및 데이터 판정 방법 - Google Patents

Abstract

피드백 제어는 전위 변화에 따라 비트선의 전위에 대해 행해진다. 한편, 비트선으로의 앞서 판독되어 있는 데이터가 D형 플립플롭 내에 일시적으로 래치된다. 바이어스 회로에 의해 결정된 기준 전압 Vref는 D형 플립플롭 내에 래치된 앞서 판독된 데이터의 레벨을 참조하면서 오프셋 회로를 이용하여 오프셋된다. 이러한 방법으로, 바이어스 전압이 현재의 판독 데이터로부터 얻어지고, 바이어스 전압에 기초하여 비트선의 전위가 제어된다. 따라서, 현재의 판독 데이터가 이전의 사이클 내에서 판독된 데이터에 대하여 반전될 때에 장애가 되었던 고속의 데이터 판정 동작이 달성된다.

Description

데이터 판정 회로 및 데이터 판정 방법

본 발명은 반도체 회로 시스템에 사용되는 데이터 선의 레벨을 판정하기 위한 데이터 판정 회로 및 데이터 판정 방법에 관한 것으로, 특히 데이터 선의 구동 회로 내에 흐르는 전류를 검출하여 데이터 선의 레벨을 판정하기 위한 전류 모드 센스형(current-mode-sense-type) 데이터 판정 회로 및 데이터 판정 방법에 관한 것이다.

대규모 집적 회로(LSI)에서의 데이터 전송 방법으로서, 전류 모드 전송 방법이 공지되어 있고, 이 방법에서는 전류/전압 변환 및 저 진폭 고속 전송이 가능하다. 예를 들면, 반도체 메모리 회로 시스템에서 전류 모드 전송은 센스 증폭기에 사용된다. 전류 모드 센스형에서는 판독 동작 중 프리차지가 필요없는 이점이 있다.

도 4는 전류 모드 센스 증폭기의 개념을 설명하는 모식도이다. 도 4에서, P형 MOSFET(이하, PMOS라 칭함) Trp31 및 N형 MOSFET(이하, NMOS라 칭함) Trn31은 전원 VDD와 비트선(31)의 일단과의 사이에 직렬로 접속되어 있다. 특히, PMOS Trp31의 소스 전극이 전원 VDD에 접속되고, NMOS Trn31의 소스 전극이 비트선(31)의 일단에 접속되어 있다. PMOS Trp31의 드레인 전극이 NMOS Trn31의 드레인 전극에 접속되어, 노드 N31을 형성한다. 센스 출력은 노드 N31로부터 도출된다.

PMOS Trp31은 게이트 전극과 드레인 전극이 접속되어 다이오드로서 동작하도록 구성되어 있다. PMOS Trp31은 임계치와 같은 양만큼 오프셋되는 저항과 동등하게 된다. 또한, 기준 전압 Vref가 NMOS Trn31의 게이트 전극에 인가된다. 메모리 셀(32)은 비트선(31)의 타단과 접지 GND 사이에 접속된다. 메모리 셀(32)은 이 메모리 셀(32)에 기억된 데이터의 상태에 따라 GND에 전류를 흐르게 할 것인지의 여부를 판정하는 기능을 갖는다.

상술한 바와 같이 구성된 회로에서, 메모리 셀(32)이 GND에 전류를 흐르게 한 것으로 가정한 경우, 비트선(31)의 전위 VBL가 감소되어, NMOS Trn31의 게이트-소스 전압 Vgs을 증가시킨다. 이는 NMOS Trn31의 전류 능력이 향상되어, 드레인-소스 전압 Vds를 감소시킨다. 즉, NMOS Trn31은 전류를 흐르게 함으로써요구되는 인가 전압이 감소되어 부성(negative) 저항으로서 동작한다.

이러한 방법으로, PMOS Trp31이 저항으로서 제공되는 반면, NMOS Trn31이 부성 저항으로 동작하므로, 다음과 같은 조건이 만족된다.

Vds(Trp31) + Vds(Trn31) ≒ 일정

따라서, 비트선(31)의 전위는 전류 I의 유무에 상관없이 거의 변화되지 않고 유지된다. 이 회로의 전류 대 출력 전압 특성을 도 5에 나타낸다. 이 특성도에서, VN31은 노드 N31의 전위를 나타낸다.

상술한 회로는 다음과 같은 문제점을 갖고 있다. NMOS Trn31의 상호 컨덕턴스 gm이 크지 않으면 비트선(31)의 전위를 일정한 레벨로 유지하기가 어렵다. 따라서, NMOS Trn31의 상호 컨덕턴스 gm이 작은 경우 비트선(31)의 전위를 일정하게 유지하기 위해 다음과 같은 방법으로 회로가 구성된다. 이러한 회로 구성을 도 6에 나타낸다.

도 6에서, 도 4에 나타낸 구성 요소와 동일한 구성 요소에는 동일한 참조 부호를 표기한다. 도 6에 나타낸 회로는 NMOS Trn31의 게이트 전극과 비트선(31)과의 사이에 바이어스 회로가 새롭게 삽입되는 것을 제외하고는 도 4에 나타낸 회로 구성과 동일하다. 이 회로에서, 바이어스 회로(33)는 비트선(31)의 전위 VBL이 감소함에 따라 출력의 전위가 증가하는 피드백 바이어스 기구를 갖는다. 바이어스 회로(33)의 구체예를 도 7에 나타낸다.

도 7에서, 바이어스 회로(33)는 PMOS Trp2, NMOS Trn32, 및 오프셋 전류원(34)으로 형성된다. PMOS Trp32는 그 소스 전극이 전원 VDD에 접속되고 그 게이트 전극이 비트선(31)에 접속되어 있다. 다이오드로서 동작하는 NMOS Trn32는 그 드레인 전극이 PMOS Trp32의 드레인 전극에 접속되고 그 소스 전극이 접지 GND에 접속되며 그 게이트 전극이 NMOS Trn31의 게이트 전극에 접속되어 있다. 오프셋 전원(34)은 비트선(31)과 접지 GND 사이에 접속되어 있다.

도 8의 파형도를 참조하여 상기 회로의 동작에 대해 설명한다. 비트선(31)의 전위 VBL의 감소에 의해 PMOS Trp32의 게이트 전극의 전위가 감소되어, PMOS Trp32의 전류 능력이 향상된다. 이는 NMOS Trn32의 게이트 전극에 인가되는 기준 전압 Vref를 또한 증가시키고, 따라서 NMOS Trn31의 전류 능력이 향상되어, 비트선(31)의 전위 VBL의 감소를 제한한다.

반대로, 비트선(31)의 전위 VBL의 증가에 의해 PMOS Trp32의 게이트 전극의 전위가 증가되어, PMOS Trp32의 전류 능력이 저하된다. 이는 기준 전압 Vref를 감소시키고, 따라서 NMOS Trn31의 전류 능력이 저하되어, 비트선(31) 내로의 전류의 흐름을 억제한다. 그 결과, 비트선(31)의 전위 VBL의 증가가 제한된다.

상술한 회로 동작에 따르면, NMOS Trn31의 작은 상호 컨덕턴스 gm에 기인하는 문제를 해결할 수 있게 된다. 즉, 비트선(31)의 전위 VBL의 변화는 NMOS Trn31의 상호 컨덕턴스가 작더라도 거의 일정한 레벨로 유지된다.

이제부터, 상술한 공지된 전류 모드 센스 증폭기에 의해 행해지는 데이터 검출 동작에 대해 설명한다. PMOS Trp31 내에 흐르는 전류를 Ip, NMOS Trn31 내에 흐르는 전류를 In, 메모리 셀(32)에 의해 흐르게 되는 전류를 Imem, 오프셋 전류원(34)에 의해 흐르게 되는 전류를 Iss로 표기한다.

전류 Ip가 전류 In보다도 크면 (Ip 〉In), (Ip - In)과 같은 양의 전류에 의해 공급되는 전하가 노드 N31에 기억된다. 노드 N31의 전위 VN31은 기억된 전하량에 따라 변한다. 또한, In - (Imem - Iss)의 전류에 의해 공급되는 전하가 비트선(31)의 전위 VBL을 증가시킨다. 증가된 전위 VBL 및 바이어스 회로(33)의 영향에 의해, NMOS Trn31 내에 흐르는 전류는 감소된다.

최종적으로 전류 In이 전류 Imem과 Iss의 합과 같게 되면, 비트선(31)의 전위 VBL이 결정된다. 전류 Ip가 전류 In과 같게 되면, 전하 공급이 일시 정지되고, 그 때 노드 N31의 전위 VN31이 결정된다. NMOS Trn31 내에 흐르는 전류 In은 NMOS Trn31의 전류 능력에 의존한다. 따라서, NMOS Trn31의 게이트 전극에 인가되는 기준 전압 Vref이 중요한 요소이다.

노드 N31로부터 고(H) 레벨이 도출되는 경우에 대해 특히 설명한다. 전류 In은 NMOS Trn31의 전류 능력이 낮은 쪽이 더욱 용이하게 Imem과 Iss의 합(In = Imem + Iss)과 같게 된다. 따라서, NMOS Trn31의 게이트 전위(기준 전압) Vref가 낮은 것이 요구된다. 한편, 노드 N31로부터 저(L) 레벨이 도출되는 경우, 전류 In은 NMOS Trn31의 전류 능력이 높은 쪽이 더욱 용이하게 Imem과 Iss의 합(In = Imem + Iss)과 같게 된다. 따라서, NMOS Trn31의 게이트 전위(기준 전압) Vref가 높은 것이 요구된다.

예를 들면, 메모리 셀(32)이 전류를 흐르게 한 경우, 노드 N31의 전위 VN31은 빠르게 강하되는 것이 바람직하다. 이 때, 바이어스 회로(33)에 의해 NMOS Trn31의 게이트 전극으로 피드백되는 비트선(31)의 전위 VBL이 저하되어, NMOS Trn31의 게이트 전위 Vref가 높아진다. 전위가 상기 피드백 제어에 의해 결정된 게이트 전위 Vref보다도 높게 설정되면, 회로가 보다 고속으로 동작되는 것은 분명하다.

이에 반해, 메모리 셀(32)이 전류의 흐름을 저지하는 경우, 노드 N31의 전위 VN31이 빠르게 증가하는 것이 바람직하다. 이 때, 바이어스 회로(33)에 의해 NMOS Trn31의 게이트 전극으로 피드백되는 비트선(31)의 전위 VBL이 증가되어, NMOS Trn31의 게이트 전위 Vref를 감소시킨다. 전위가 상기 피드백 제어에 의해 결정된 게이트 전위 Vref보다도 낮게 설정되면, 회로가 보다 고속으로 동작되는 것은 분명하다.

그러나, 상술한 공지된 데이터 판정 회로에서는, 바이어스 회로(33)를 이용하여 현재의 판독 데이터로부터 바이어스 전압이 얻어지고, 이 바이어스 전압에 기초하여 비트선(31)의 전위 VBL이 제어되므로, 피드백 제어에 의해 결정된 게이트 전위 Vref보다도 높거나 또는 낮은 전위를 설정하는 것은 어렵다. 특히, 현재의 판독 데이터가 이전의 사이클에서 판독된 데이터와 반대인 경우, 즉 현재의 데이터가 반전 데이터(reversed data)인 경우, 데이터 판정 동작이 지연되는 문제가 있다.

따라서, 본 발명의 목적은 고속으로 데이터 판정 동작을 행할 수 있는 데이터 판정 회로 및 데이터 판정 방법을 제공함에 있다.

상기한 목적을 달성하기 위해 본 발명의 한 형태에 따르면, 반도체 회로 시스템의 데이터 선 내에 흐르는 전류에 의해 데이터의 레벨을 판정하기 위한 데이터 판정 회로가 제공된다. 데이터 판정 회로는 전위의 변화에 따라 데이터 선의 전위를 제어하기 위한 피드백 제어 회로를 갖는다. 데이터 래치 회로는 데이터 선으로의 앞서 판독된 데이터를 일시적으로 래치한다. 오프셋 회로는 데이터 래치 회로 내에 래치된 앞서 판독된 데이터의 레벨에 기초하여 데이터 선에 대하여 오프셋 동작을 행한다.

상기한 데이터 판정 회로에 따르면, 피드백 제어 회로는 데이터 선의 증가된 전위를 감소시키고, 데이터 선의 감소된 전위를 증가시키는 방법으로 데이터 선의 전위를 제어하여, 데이터 선의 전위를 거의 일정한 레벨로 유지시킨다. 한편, 오프셋 회로는 데이터 래치 회로에 래치되어 있는 앞서 판독된 데이터의 레벨을 참조하여 데이터 선에 대하여 오프셋 동작을 행한다. 이는 현재의 판독 데이터의 전위를, 피드백 제어에 의해 결정된 전위보다도 높거나 낮게 설정할 수 있게 한다.

상술한 데이터 판정 회로에서, 데이터 선은 메모리 셀에 접속될 수도 있다.

본 발명의 다른 형태에 따르면, 반도체 회로 시스템의 데이터 선 내에 흐르는 전류에 의해 데이터의 레벨을 판정하기 위한 데이터 판정 방법을 제공한다. 이 방법에서, 피드백 제어는 전위의 변화에 따라 데이터 선의 전위에 대해 행해진다. 데이터 선으로의 앞서 판독된 데이터가 일시적으로 래치된다. 오프셋 동작은 일시적으로 래치되어 있는 앞서 판독된 데이터의 레벨에 기초하여 데이터 선에 대해 행해진다.

상기한 데이터 판정 방법에서, 피드백 제어는 거의 일정한 레벨로 유지되고 있는 데이터 선의 전위에 대하여 행해진다.

한편, 오프셋 동작은 앞서 판독된 데이터를 참조하여 데이터 선에 대하여 행해진다. 따라서, 현재의 판독 데이터의 전위를, 피드백 제어에 의해 판정되는 전위보다도 높거나 낮게 설정할 수 있다.

상술한 방법에서, 데이터 선은 메모리 셀에 접속될 수도 있다.

도 1은 본 발명의 실시예를 나타낸 회로도.

도 2는 메모리 셀의 예를 나타낸 회로도.

도 3은 본 발명의 동작을 나타낸 파형도.

도 4는 전류 모드 센스 증폭기의 개념을 나타낸 모식도.

도 5는 전류 모드 센스 증폭기의 전류 대 출력 전압 특성을 나타낸 도면.

도 6은 공지된 데이터 판정 회로의 회로도.

도 7은 바이어스 회로의 구체예를 나타낸 회로도.

도 8은 공지된 데이터 판정 회로에 의해 행해지는 동작을 나타낸 파형도.

도면의 주요 부분에 대한 부호의 설명

11 : 비트선

12 : 메모리 셀

13 : 바이어스 회로

14 : 오프셋 전류원

15 : 오프셋 회로

16 : D형 플립플롭

17 : 인버터

Trn11, Trn12, Trn13, Trn14 : NMOSFET

Trp11, Trp12 : PMOSFET

도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 도 1은 예를 들면 본 발명의 실시예에 따른 반도체 메모리 회로 시스템의 센스 증폭기에 사용하기 위한 데이터 판정 회로를 나타낸 회로도이다. 본 실시예에서, 데이터 선은 메모리의 비트선에 상당하고, 데이터 선의 구동 회로는 메모리 셀에 상당한다.

도 1에서, 전류원 트랜지스터로서 제공되는 PMOS Trp11과, 제어 트랜지스터로서 제공되는 NMOS Trn11이 전원 VDD와 비트선(11)의 일단과의 사이에 서로 직렬로 접속되어 있다. 특히, PMOS Trp11의 소스 전극이 전원 VDD에 접속되어 있는 반면에, NMOS Trn11의 소스 전극은 비트선(11)의 일단에 접속되어 있다. PMOS Trp11의 드레인 전극이 NMOS Trn11의 드레인 전극에 접속되어 출력 노드 N11을 형성한다. 비트선(11)의 레벨을 표시하는 출력, 즉 센스 출력이 노드 N11로부터 도출된다.

메모리 셀(12)은 비트선(11)의 타단과 접지 GND와의 사이에 접속되어 있다. 메모리 셀(12)은 이 메모리 셀(2) 내에 기억된 데이터의 상태에 따라 전류를 GND로 흐르게 할 것인지의 여부를 결정하는 기능을 갖는다. 메모리 셀의 구성예를 도 2에 나타낸다. 간단히, 판독 동작에 관계하는 회로 구성만을 나타냈다.

바이어스 회로(13)는 PMOS Trp12, NMOS Trn12, 및 오프셋 전류원(14)으로 형성된다. PMOS Trp12는 그 소스 전극이 전원 VDD에 접속되고 그 게이트 전극이 비트선(11)에 접속되어 있다. 다이오드로서 동작하는 NMOS Trn12는 그 드레인 전극이 PMOS Trp12의 드레인 전극에 접속되고, 그 소스 전극이 접지 GND에 접속되며 그 게이트 전극이 NMOS Trn11의 게이트 전극에 접속되어 있다. 오프셋 전류원(14)은 비트선(11)과 접지 GND와의 사이에 접속되어 있다. 따라서, 바이어스 회로(13)는 전위의 변화에 따라 비트선의 전위를 제어하는 피드백 제어 회로로서 제공된다.

오프셋 회로(15), D형 플립플롭(16) 및 인버터(17)가 데이터 판정 회로에 새롭게 부가되어 있다. 오프셋 회로(15)는 드레인 전극이 PMOS Trp12 및 NMOS Trn12의 드레인 전극에 공통 접속되어 다이오드 역할을 하는 NMOS Trn13과, NMOS Trn13의 소스 전극과 접지 GND와의 사이에 접속된 NMOS Trn14를 갖는다. D형 플립플롭(16)은 노드(11)의 전위를 데이터 D 입력으로 하여 수신하고, 인버터(17)는 D형 플립플롭(16)의 Q 출력을 변환하여 NMOS Trn14의 게이트 전극에 공급한다.

NMOS Trn12로서는, 오프셋 회로(15)의 NMOS Trn14가 비활성 상태일 때 기준 전압 Vref를 증가시킬 수 있도록, 공지된 회로 용도로 NMOS Trn32 (도 7)보다도 작은 트랜지스터가 사용된다.

D형 플립플롭(16)은 클럭 CK 입력의 상승 엣지에서 D 입력 데이터를 래치하고, 래치된 데이터 Q를 출력으로서 생성한다. 이는 D형 플립플롭(16)의 Q 출력으로서 앞서 판독된 데이터를 유지할 수 있게 한다. 즉, D형 플립플롭(16)은 앞서 판독된 데이터를 일시적으로 래치하기 위한 데이터 래치 회로로서 제공된다.

NMOS Trn13 및 NMOS Trn14로 형성된 오프셋 회로(15)에서, NMOS Trn14는 인버터(17)의 출력 단자인 노드 N12의 전위에 따라, 즉 D형 플립플롭(16)의 반전된 Q 출력에 따라, 활성 또는 비활성 상태로 되어, NMOS Trn11의 게이트 전극의 전위 Vref를 제어한다. 즉, 바이어스 회로(13)에 의해 결정되는 기준 전압 Vref는 NMOS Trn14의 활성 시에 감소되도록 오프셋되고, 반대로 NMOS Trn14의 비활성 시에 증가되도록 오프셋된다.

도 3의 파형도를 참조하여 상기한 바와 같이 구성된 센스 증폭기의 동작에 대해 설명한다. PMOS Trp11 내에 흐르는 전류를 Ip, NMOS Trn11 내에 흐르는 전류를 In, 메모리 셀(12)에 의해 흐르게 되는 전류를 Imem, 오프셋 전류원(14)에 의해 흐르게 되는 전류를 Iss로 표기한다.

메모리 셀(12)은 전류 Imem을 흐르게 하여, 비트선(11)의 전위 VBL을 감소시키고 또한 PMOS Trp12의 게이트 전극의 전위도 감소시킨다. 따라서, PMOS Trp12의 전류 능력이 향상된다. 그 후, NMOS Trn11의 게이트 전위로서 사용되는 기준 전압 Vref가 증가한다. 이 때, NMOS Trn11의 전류 능력이 향상된다. 그 결과, 비트선(11)의 전위 VBL의 감소가 방지되고, 노드(11)의 전위 VN11이 감소된다.

앞서 판독된 데이터(반전 데이터)에 대하여 반전된 데이터가 다음의 사이클에서 판독되는 경우, D형 플립플롭(16)의 Q 출력이 변화되어 노드 N12의 전위 VN12를 고(H) 레벨로 설정하므로써, NMOS Trn14를 활성화시킨다. 따라서, 기준 전압 Vref는 바이어스 회로(13)에 의해 설정된 전위보다도 낮은 전위로 감소된다. 이는 NMOS Trn11의 전류 능력을 저하시킨다.

이 상태에서, 메모리 셀(12)이 전류 Imem의 흐름을 저지하기 때문에, 즉 메모리 셀(12)이 반전 데이터를 출력하기 때문에, 비트선(11)의 전위 VBL은 NMOS Trn11 내에 흐르는 전류 In에 의해 증가한다. 그러나, 낮은 기준 전압 Vref은 상기한 종래 회로보다도 비트선(11)의 전위 VBL의 증가를 억제한다. 또한, 낮은 기준 전압 Vref에 기인하여, NMOS Trn11의 전류 능력이 낮아지고, 비트선(11)의 전위 VBL의 증가에 따라 전류차 Ip - In이 증가되어, 노드 N11의 전위 VN11이 증가하는 효과가 있다.

이제부터, 앞서 판독된 데이터에 대하여 반전된 데이터가 다음의 사이클에서 판독되는 것으로 한다. D형 플립플롭(16)의 Q 출력이 변화되어 노드 N12의 전위 VN12를 저(L) 레벨로 설정하므로써, NMOS Trn14를 비활성화시킨다. 따라서, 전위는 바이어스 회로(13)에 의해 설정된 기준 전압 Vref보다도 높은 레벨로 증가된다. 이는 NMOS Trn11의 전류 능력을 향상시킨다.

이 상태에서, 메모리 셀(12)이 전류 Imem을 흐르게 하기 때문에, 즉 메모리 셀(12)이 앞서 판독된 데이터에 대한 반전 데이터를 출력하기 때문에, 비트선(11)의 전위 VBL이 감소된다. 그러나, 높은 기준 전압 Vref은 종래 회로보다도 비트선(11)의 전위 VBL의 감소를 억제한다. 또한, 높은 기준 전압 Vref에 기인하여, NMOS Trn11의 전류 능력이 향상되고, 비트선(11)의 전위 VBL의 감소에 따라 전류차 Ip - In이 감소되어, 노드 N11의 전위 VN11이 감소되는 효과가 있다.

상술한 실시예에서는, 데이터 판정 회로가 반도체 메모리 회로 시스템의 비트선의 레벨을 결정하는 센스 증폭기에 사용되었지만, 본 발명은 이에 한정되지 않고, 전류 모드 데이터 전송 방법을 사용하는 모든 반도체 회로에 광범위하게 적용될 수 있다.

상기 설명으로부터 알 수 있듯이, 본 발명은 다음과 같은 이점을 제공한다. 피드백 제어는 전위 변화에 따라 데이터 선의 전위에 대해 행해진다. 한편, 데이터 선으로의 앞서 판독된 데이터가 일시적으로 래치되고, 이 래치된 데이터에 기초하여 오프셋 동작이 데이터 선에 대하여 행해진다. 특히, 현재 판독되는 데이터가 앞서 판독된 데이터에 대하여 반전(반전 데이터)되더라도, 데이터 선에 대하여 오프셋 동작이 행해져 현재의 판독 데이터를 정확히 판정함으로써, 고속의 데이터 판정 동작을 달성할 수 있다.

Claims (6)

1. 전류원의 출력 노드에 접속되는 반도체 회로 시스템의 데이터 선에 흐르는 전류에 의해 데이터의 레벨을 판정하기 위한 데이터 판정 회로에 있어서,

   상기 출력 노드의 전위 변화에 따라 상기 데이터 선의 전위를 제어하기 위한 피드백 제어 회로;

   상기 데이터 선으로의 앞서 판독된 데이터를 일시적으로 래치하기 위한 데이터 래치 회로; 및

   상기 데이터 래치 회로 내에 래치된 상기 앞서 판독된 데이터의 레벨에 기초하여 상기 데이터 선에 대하여 오프셋 동작을 행하기 위한 오프셋 회로

   를 구비한 데이터 판정 회로.
2. 제1항에 있어서,

   출력 노드에 접속된 전류원 트랜지스터; 및

   상기 출력 노드와 상기 데이터 선과의 사이에 접속된 제어 트랜지스터

   를 더 구비하고,

   상기 피드백 제어 회로 및 상기 오프셋 회로는 상기 래치 회로 내에 래치된 상기 앞서 판독된 데이터의 레벨에 기초하여 상기 제어 트랜지스터의 제어 전극의 전위를 제어하는 데이터 판정 회로.
3. 제1항에 있어서, 상기 데이터 선이 메모리 셀에 접속되는 데이터 판정 회로.
4. 전류원의 출력 노드에 접속되는 반도체 회로 시스템의 데이터 선에 흐르는 전류에 의해 데이터의 레벨을 판정하기 위한 데이터 판정 방법에 있어서,

   상기 출력 노드의 전위 변화에 따라 상기 데이터 선의 전위에 대하여 피드백 제어를 행하는 단계;

   상기 데이터 선으로의 앞서 판독된 데이터를 일시적으로 래치하는 단계; 및

   상기 래치 단계에서 일시적으로 래치된 상기 앞서 판독된 데이터의 레벨에 기초하여 상기 데이터 선에 대하여 오프셋 동작을 행하는 단계

   를 구비한 데이터 판정 방법.
5. 제4항에 있어서, 상기 데이터 판정 방법은 출력 노드에 접속된 전류원 트랜지스터, 및 상기 출력 노드와 상기 데이터 선과의 사이에 접속된 제어 트랜지스터를 구비하는 데이터 판정 회로에 사용되며,

   상기 제어 트랜지스터의 제어 전극의 전위는 상기 래치 단계에서 일시적으로 래치된 상기 앞서 판독된 데이터의 레벨에 기초하여 제어되는 데이터 판정 방법.
6. 제4항에 있어서, 상기 데이터 선이 메모리 셀에 접속되는 데이터 판정 방법.