CN114400039A - 一种具有迟滞特性的电压监测电路 - Google Patents

一种具有迟滞特性的电压监测电路 Download PDF

Info

Publication number
CN114400039A
CN114400039A CN202210043109.8A CN202210043109A CN114400039A CN 114400039 A CN114400039 A CN 114400039A CN 202210043109 A CN202210043109 A CN 202210043109A CN 114400039 A CN114400039 A CN 114400039A
Authority
CN
China
Prior art keywords
field effect
fet
voltage
effect transistor
hysteresis
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210043109.8A
Other languages
English (en)
Inventor
吴彤彤
蒋丁
徐明揆
南鍾基
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xtx Technology Inc
Original Assignee
Xtx Technology Inc
Chengdu Bor Microcrystalline Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xtx Technology Inc, Chengdu Bor Microcrystalline Technology Co ltd filed Critical Xtx Technology Inc
Priority to CN202210043109.8A priority Critical patent/CN114400039A/zh
Publication of CN114400039A publication Critical patent/CN114400039A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits

Landscapes

  • Measurement Of Current Or Voltage (AREA)

Abstract

本发明属于电压监测电路技术领域，特别涉及一种具有迟滞特性的电压监测电路。本申请通过设置第七场效应管，使电路中存在一条正反馈支路，这条正反馈支路是第七场效应管的漏极处的信号由第二场效应管、第七场效应管两级放大后回到第七场效应管的漏极处，属于并联电压正反馈。第七场效应管在迟滞比较器的负输入端电压超过正输入端电压，并在下降过程中导通，提供了迟滞电压。

Description

一种具有迟滞特性的电压监测电路
技术领域
本发明属于电压监测电路技术领域，特别涉及一种具有迟滞特性的电压监测电路。
背景技术
Nor Flash在进行读写擦操作时，电源的变化是不可控的。由于读操作只是获取Nor Flash里面的信息，而擦写操作是在改变Nor Flash内部的状态，需要更高的可靠性保证不会写入错误的信息。电压监测电路的作用就是保证芯片在安全电压的情况下正常工作。
实际应用中的电源电压不是一个稳定的值，会受到噪声或者内部操作耗电的影响而发生波动，若电源电压发生抖动，会导致传统的电压监测电路的输出值出现抖动，降低了芯片的可靠性。
因此，现有技术有待改进和发展。
发明内容
本申请的目的在于提供了一种具有迟滞特性的电压监测电路，能够提高电压监测电路的抗干扰能力，增强了芯片的可靠性。
为解决上述技术问题，本申请提供的一种具有迟滞特性的电压监测电路，包括第一场效应管、上拉电阻、下拉电阻和与非门，还包括迟滞比较器，所述迟滞比较器包括提供迟滞电压的正反馈模块，所述第一场效应管、所述上拉电阻和所述下拉电阻依次串联，所述第一场效应管的栅极连接至使能信号的反相信号，所述第一场效应管的源极连接至电源电压，所述第一场效应管的漏极连接至所述上拉电阻，所述下拉电阻接地，所述迟滞比较器的负输入端连接至所述上拉电阻和所述下拉电阻的串联节点，所述迟滞比较器的正输入端连接至基准电压，所述迟滞比较器的输出端连接至所述与非门的第一输入端，所述与非门的第二输入端连接使能信号，所述与非门的输出端输出电压监测信号。
设置有迟滞比较器的电压监测电路，提高了电压监测电路的抗干扰能力，增强了芯片的可靠性。
进一步地，所述迟滞比较器包括第二场效应管、第三场效应管、第四场效应管、第五场效应管、第六场效应管和所述正反馈模块；
所述第三场效应管的栅极为所述迟滞比较器的正输入端，所述第五场效应管的栅极为所述迟滞比较器的负输入端，所述第五场效应管的漏极与所述正反馈模块的输出端的并联节点为所述迟滞比较器的输出端；
所述第二场效应管的源极、所述第四场效应管的源极分别连接至电源电压，所述第二场效应管的漏极连接至所述第三场效应管的漏极，所述第三场效应管的源极与所述第五场效应管的源极并联后连接至第六场效应管的漏极，所述第二场效应管的栅极与所述第四场效应管的栅极连接，所述第二场效应管的漏极与所述第二场效应管的栅极连接，所述第四场效应管的漏极连接至所述第五场效应管的漏极，所述第六场效应管的栅极连接至偏置电压，所述第六场效应管的源极接地。
迟滞比较器的正反馈模块使电路中存在一条正反馈支路。正反馈支路使基准电压更小，更小的电源电压的分压才能够使迟滞比较器翻转。
进一步地，还包括分压电阻，所述分压电阻连接至所述上拉电阻和所述下拉电阻之间，所述迟滞比较器的负输入端连接至所述上拉电阻和所述分压电阻的串联节点。
通过调节分压电阻的阻值来实现控制Vin上升或下降的斜率。
进一步地，所述迟滞比较器为电压比较器。
进一步地，所述正反馈模块为第七场效应管。
进一步地，所述第七场效应管为PMOS管。
进一步地，所述第七场效应管的栅极为所述正反馈模块的输入端，所述第七场效应管的源极连接至电源电压，所述第七场效应管的漏极连接至所述第四场效应管的栅极。
进一步地，所述第一场效应管为PMOS管。
进一步地，所述第二场效应管和第四场效应管均为PMOS管。
进一步地，所述第三场效应管、第五场效应管和第六场效应管均为NMOS管。
由上可知，本申请通过设置第七场效应管，使电路中存在一条正反馈支路，这条正反馈支路是第七场效应管的漏极处的信号由第二场效应管、第七场效应管两级放大后回到第七场效应管的漏极处，属于并联电压正反馈。第七场效应管在迟滞比较器的负输入端电压超过正输入端电压，并在下降过程中导通，提供了迟滞电压。
本申请的其他特征和优点将在随后的说明书阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请了解。本申请的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。
附图说明
图1为现有技术的电压监测电路的结构示意图。
图2为图1电路工作的时序图。
图3为本申请第一实施例的电压监测电路的结构示意图。
图4为本申请第一实施例中迟滞比较器的结构示意图。
图5为图3电路工作的时序图。
图6为本申请第二实施例的电压监测电路的结构示意图。
标号说明：1、第一场效应管；2、上拉电阻；3、分压电阻；4、下拉电阻；5、迟滞比较器；51、第二场效应管；52、第三场效应管；53、第四场效应管；54、第五场效应管；55、第六场效应管；56、正反馈模块；6、与非门；7、单限比较器。
具体实施方式
下面详细描述本发明的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
图1示出了现有技术的电压监测电路的结构示意图。该电压检测电路包括第一场效应管1、上拉电阻2、下拉电阻4、单限比较器7和与非门6，第一场效应管1、上拉电阻2和下拉电阻4依次串联，第一场效应管1的栅极连接至使能信号en的反相信号enb，第一场效应管1的源极连接至电源电压Vcc，第一场效应管1的漏极连接至上拉电阻2，下拉电阻4接地，单限比较器7的负输入端连接至上拉电阻2和下拉电阻4的串联节点，单限比较器7的正输入端连接至基准电压Vref，单限比较器7的输出端连接至与非门6的第一输入端，与非门6的第二输入端连接使能信号en，与非门6的输出端输出电压监测信号Vcc_detect。
其中，第一场效应管1为PMOS管，PMOS管一般用作上管，NMOS管一般用作下管，供电或高电压的场效应管称为上管，接地或接低电压或负电压的场效应管称为下管。上拉电阻2用于将不确定的信号钳位在高电平，下拉电阻4用于将不确定的信号钳位在低电平。上拉电阻2和下拉电阻4通常为固定阻值。
第一场效应管1的栅极为1时，第一场效应管1关断，Vin为0；第一场效应管1的栅极为0时，第一场效应管1导通，电源电源Vcc分压到Vin，Vin=R2/(R0+R2)*Vcc，Vin输入到单限比较器7的负输入端，基准电压Vref输入到单限比较器7的正输入端。当单限比较器7的正输入端电压Vref高于负输入端电压Vin时，单限比较器7输出为1，当单限比较器7的正输入端电压Vref低于负输入端电压Vin时，单限比较器7输出为0。
当en=0、enb=1时，与非门6的其中一个输入端输入为0，输出均为1，即无论Vin是否大于Vref，电压监测信号Vcc_detect均为1，表示电压监测电路不工作；当en=1、enb=0时，第一场效应管1导通，电压监测电路开始工作。
电压监测电路监测过程中，电源电压Vcc会经历上升或下降过程，Vin跟随电源电压Vcc同步上升或下降。当Vin>Vref时，单限比较器7输出为0，经过与非门6逻辑运算输出为1，表示电源电压安全，可以进行擦写操作；当Vin<Vref时，单限比较器7输出为1，经过与非门6逻辑运算输出为0，表示电源电压过低，不可以进行擦写操作。
图2示出了现有技术的电压监测电路的工作的时序图。Vin线性上升到与Vref相等时，交点为a，Vin超过Vref后，再线性下降到与Vref相等时，交点为b，从a到b这个阶段可进行擦写操作。
然而电源电压并不一定是线性上升或下降的，可能受到外界干扰发生波动，那么在下降过程中如果发生波动会导致电压监测电路频繁在高低电平之间切换，为此本申请提供了一种具有迟滞特性的电压监测电路。
第一实施例
图3示出了本申请第一实施例的电压监测电路的结构示意图。一种具有迟滞特性的电压监测电路，包括第一场效应管1、上拉电阻2、下拉电阻4、迟滞比较器5和与非门6，迟滞比较器5设置有提供迟滞电压的正反馈模块56，第一场效应管1、上拉电阻2和下拉电阻4依次串联，第一场效应管1的栅极连接至使能信号en的反相信号enb，第一场效应管1的源极连接至电源电压Vcc，第一场效应管1的漏极连接至上拉电阻2，下拉电阻4接地，迟滞比较器5的负输入端连接至上拉电阻2和下拉电阻4的串联节点，迟滞比较器5的正输入端连接至基准电压Vref，迟滞比较器5的输出端连接至与非门6的第一输入端，与非门6的第二输入端连接使能信号en，与非门6的输出端输出电压监测信号Vcc_detect。
图4示出了本申请第一实施例中迟滞比较器5的结构示意图。迟滞比较器5包括第二场效应管51、第三场效应管52、第四场效应管53、第五场效应管54、第六场效应管55和正反馈模块56。
其中，第二场效应管51和第四场效应管53均为PMOS管，第三场效应管52、第五场效应管54和第六场效应管55均为NMOS管。
第三场效应管52的栅极为迟滞比较器5的正输入端，第五场效应管54的栅极为迟滞比较器5的负输入端，第五场效应管54的漏极与正反馈模块56的输出端的并联节点为迟滞比较器5的输出端；
第二场效应管51的源极、第四场效应管53的源极分别连接至电源电压Vcc，第二场效应管51的漏极连接至第三场效应管52的漏极，第三场效应管52的源极与第五场效应管54的源极并联后连接至第六场效应管55的漏极，第二场效应管51的栅极与第四场效应管53的栅极连接，第二场效应管51的漏极与第二场效应管51的栅极连接，第四场效应管53的漏极连接至第五场效应管54的漏极，第五场效应管54的源极连接至第六场效应管55的漏极，第六场效应管55的栅极连接至偏置电压Vbias，第六场效应管55的源极接地。
正反馈模块56为第七场效应管，具体为PMOS管，第七场效应管的栅极为正反馈模块56的输入端，第七场效应管的源极连接至电源电压Vcc，第七场效应管的漏极连接至第四场效应管53的栅极。
在上电过程中，电源电压Vcc上升，Vin<Vref时，第五场效应管54关断，第四场效应管53导通，第四场效应管53的漏极为高电平，第七场效应管关断，迟滞比较器5输出Out=1。电流流过第二场效应管51和第三场效应管52，而流过第四场效应管53、第五场效应管54和第七场效应管的电流均为零。
Vin线性上升，当Vin>Vref时，第五场效应管54逐渐导通，迟滞比较器5输出Out=0，第七场效应管导通，部分电流流过第七场效应管，这一过程将持续至第三场效应管52的电流等于第七场效应管和第二场效应管51的电流之和，以及第五场效应管54的电流等于第四场效应管53的电流。此时第三场效应管52和第五场效应管54工作在饱和区。
具有以下关系：
Figure 933376DEST_PATH_IMAGE001
Figure 116096DEST_PATH_IMAGE002
流经第N场效应管的电流分别用IN表示，例如流经第二场效应管51的电流为I2，依次类推。下文的其他物理量同理，如第N场效应管沟道的长度表示为LN。
场效应管工作在饱和区的电流-电压关系有：
Figure 426992DEST_PATH_IMAGE003
带入上述公式得到第三场效应管52和第五场效应管54的漏端电流：
Figure 87780DEST_PATH_IMAGE004
Figure 433311DEST_PATH_IMAGE005
又
Figure 521353DEST_PATH_IMAGE006
Figure 319544DEST_PATH_IMAGE007
Figure 784024DEST_PATH_IMAGE008
得到迟滞比较器的正输入端电压：
Figure 984061DEST_PATH_IMAGE009
得到迟滞比较器的负输入端电压：
Figure 243004DEST_PATH_IMAGE010
其中，
Figure 528492DEST_PATH_IMAGE011
为漏极饱和（Saturation）电流，
Figure 531083DEST_PATH_IMAGE012
为漏极饱和电压，Cox表示 隔离栅极和沟道氧化层的电容，μn表示NMOS管的沟道中电子的迁移率，L和W分别表示场效 应管沟道的长和宽，VG为栅极电压，VS为源极电压，VGS为栅源电压，VT为阈值电压。
在掉电过程中，电源电压Vcc下降，到达迟滞比较器翻转的临界点，根据翻转状态的正输入端电压，计算出迟滞电压（Hysteresis Voltage）VH：
Figure 585627DEST_PATH_IMAGE014
Figure 281050DEST_PATH_IMAGE015
直至到达迟滞比较器的翻转临界点，迟滞比较器的正输入端电压与负输入端电压相等，
Figure 788255DEST_PATH_IMAGE016
，其中VH的幅值为正数，Vref相较之前小，那么更小的Vin才能使比较器的输出翻转，参考图5，Vin线性上升到与Vref相等时，交点为a，Vin超过Vref后，再线性下降到与Vref相等时，交点为c，从a到c这个阶段可进行擦写操作。可见掉电时监测的电压值更低，a到c的阶段比现有技术的a到b的阶段更长，电源电压的抖动就不会引发电压监测模块输出值的抖动，提高了电压监测电路的抗干扰能力，增强了芯片的可靠性。
综上所述，本申请通过在比较器中设置第七场效应管，使电路中存在一条正反馈支路，这条正反馈支路是第七场效应管的漏极处的信号由第二场效应管51、第七场效应管两级放大后回到第七场效应管的漏极处，属于并联电压正反馈。第七场效应管在迟滞比较器的负输入端电压超过正输入端电压，并在下降过程中导通，提供了迟滞电压。
第二实施例
图6是本申请第二实施例的电压监测电路的结构示意图。与第一实施例不同的是，在上拉电阻2和下拉电阻4之间串联有分压电阻3，迟滞比较器5的负输入端连接至上拉电阻2和分压电阻3的串联节点。电源电压Vcc分压到Vin，
Figure DEST_PATH_IMAGE017
，因此可通过调节分压电阻3的阻值来实现控制Vin上升或下降的斜率。
在本说明书的描述中，参考术语“一个实施方式”、“某些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合所述实施方式或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
以上所述的仅是本发明的一些实施方式。对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。

Claims (10)

1.一种具有迟滞特性的电压监测电路，包括第一场效应管、上拉电阻、下拉电阻和与非门，其特征在于，还包括迟滞比较器，所述迟滞比较器包括提供迟滞电压的正反馈模块，所述第一场效应管、所述上拉电阻和所述下拉电阻依次串联，所述第一场效应管的栅极连接至使能信号的反相信号，所述第一场效应管的源极连接至电源电压，所述第一场效应管的漏极连接至所述上拉电阻，所述下拉电阻接地，所述迟滞比较器的负输入端连接至所述上拉电阻和所述下拉电阻的串联节点，所述迟滞比较器的正输入端连接至基准电压，所述迟滞比较器的输出端连接至所述与非门的第一输入端，所述与非门的第二输入端连接使能信号，所述与非门的输出端输出电压监测信号。
2.根据权利要求1所述的一种具有迟滞特性的电压监测电路，其特征在于，所述迟滞比较器包括第二场效应管、第三场效应管、第四场效应管、第五场效应管、第六场效应管和所述正反馈模块；
所述第三场效应管的栅极为所述迟滞比较器的正输入端，所述第五场效应管的栅极为所述迟滞比较器的负输入端，所述第五场效应管的漏极与所述正反馈模块的输出端的并联节点为所述迟滞比较器的输出端；
所述第二场效应管的源极、所述第四场效应管的源极分别连接至电源电压，所述第二场效应管的漏极连接至所述第三场效应管的漏极，所述第三场效应管的源极与所述第五场效应管的源极并联后连接至第六场效应管的漏极，所述第二场效应管的栅极与所述第四场效应管的栅极连接，所述第二场效应管的漏极与所述第二场效应管的栅极连接，所述第四场效应管的漏极连接至所述第五场效应管的漏极，所述第六场效应管的栅极连接至偏置电压，所述第六场效应管的源极接地。
3.根据权利要求1所述的一种具有迟滞特性的电压监测电路，其特征在于，还包括分压电阻，所述分压电阻连接至所述上拉电阻和所述下拉电阻之间，所述迟滞比较器的负输入端连接至所述上拉电阻和所述分压电阻的串联节点。
4.根据权利要求3所述的一种具有迟滞特性的电压监测电路，其特征在于，所述迟滞比较器为电压比较器。
5.根据权利要求2所述的一种具有迟滞特性的电压监测电路，其特征在于，所述正反馈模块为第七场效应管。
6.根据权利要求5所述的一种具有迟滞特性的电压监测电路，其特征在于，所述第七场效应管为PMOS管。
7.根据权利要求6所述的一种具有迟滞特性的电压监测电路，其特征在于，所述第七场效应管的栅极为所述正反馈模块的输入端，所述第七场效应管的源极连接至电源电压，所述第七场效应管的漏极连接至所述第四场效应管的栅极。
8.根据权利要求1所述的一种具有迟滞特性的电压监测电路，其特征在于，所述第一场效应管为PMOS管。
9.根据权利要求2所述的一种具有迟滞特性的电压监测电路，其特征在于，所述第二场效应管和第四场效应管均为PMOS管。
10.根据权利要求2所述的一种具有迟滞特性的电压监测电路，其特征在于，所述第三场效应管、第五场效应管和第六场效应管均为NMOS管。
CN202210043109.8A 2022-01-14 2022-01-14 一种具有迟滞特性的电压监测电路 Pending CN114400039A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210043109.8A CN114400039A (zh) 2022-01-14 2022-01-14 一种具有迟滞特性的电压监测电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210043109.8A CN114400039A (zh) 2022-01-14 2022-01-14 一种具有迟滞特性的电压监测电路

Publications (1)

Publication Number Publication Date
CN114400039A true CN114400039A (zh) 2022-04-26

Family

ID=81230814

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210043109.8A Pending CN114400039A (zh) 2022-01-14 2022-01-14 一种具有迟滞特性的电压监测电路

Country Status (1)

Country Link
CN (1) CN114400039A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116633328A (zh) * 2023-07-25 2023-08-22 电子科技大学 一种首级积分器电压钳位电路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116633328A (zh) * 2023-07-25 2023-08-22 电子科技大学 一种首级积分器电压钳位电路
CN116633328B (zh) * 2023-07-25 2023-09-19 电子科技大学 一种首级积分器电压钳位电路

Similar Documents

Publication Publication Date Title
US7145383B2 (en) Voltage supply with low power and leakage current
US7199623B2 (en) Method and apparatus for providing a power-on reset signal
US6803809B2 (en) Step-down circuit for generating a stable internal voltage
KR940001251B1 (ko) 전압 제어회로
US20050007148A1 (en) Level shift circuit
US8314638B2 (en) Comparator circuit
US10903840B2 (en) Pad tracking circuit for high-voltage input-tolerant output buffer
CN114400039A (zh) 一种具有迟滞特性的电压监测电路
US20070146023A1 (en) Reset signal generating circuit and semiconductor integrated circuit device
JP3972414B2 (ja) データ判定回路およびデータ判定方法
JPH09265797A (ja) 高電圧検出回路
US20220026475A1 (en) Power detection circuit
KR930001401B1 (ko) 감지 증폭기
CN111721986A (zh) 一种宽输入共模电压范围电流检测放大器电路
CN116722853B (zh) 一种适用于低电压低功耗应用下的上电复位电路
US11652457B2 (en) Circuit employing MOSFETs and corresponding method
JP4032448B2 (ja) データ判定回路
CN216310233U (zh) 低功耗电源检测电路
CN216816776U (zh) 半导体芯片中无需基准电压和偏置电流的电压检测电路
CN110968142B (zh) 动态偏压电流产生器以及相关的电子装置
CN109189141B (zh) 一种负压自举电路
TW200826494A (en) Output signal driving circuit and method of driving output signal
CN115309231A (zh) 比较电路与负电压生成系统
CN113341333A (zh) 低功耗电源检测电路
CN111049514A (zh) 电平转换电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20231027

Address after: 518000 Room 101, building 10, Dayun software Town, 8288 Longgang Avenue, he'ao community, Yuanshan street, Longgang District, Shenzhen City, Guangdong Province

Applicant after: XTX Technology Inc.

Address before: 610096 Chengdu pilot Free Trade Zone, Sichuan Province

Applicant before: Chengdu bor microcrystalline Technology Co.,Ltd.

Applicant before: XTX Technology Inc.

TA01 Transfer of patent application right