JP3972414B2 - データ判定回路およびデータ判定方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体回路のデータ線の値を判定するデータ判定回路およびデータ判定方法に関し、特にデータ線の駆動回路に流れる電流を検出することによってデータ線の値を判定する電流モードセンス型のデータ判定回路およびデータ判定方法に関する。
【０００２】
【従来の技術】
ＬＳＩ（large scale integrated circuit；大規模集積回路）において、データを転送する方法として電流モード転送がある。この電流モード転送は、電流‐電圧変換作用を持ち、さらに低振幅高速転送が可能であることから、近年よく適用される手法であり、例えば半導体メモリ回路においてもセンスアンプ部分に用いられている。この電流モードセンスには、読み出し動作時にプリチャージを必要としないという特長がある。
【０００３】
図４は、電流モードセンスの概念図である。図４において、電源ＶＤＤとビット線３１の一端の間には、Ｐ型ＭＯＳＦＥＴ（以下、ＰＭＯＳと称する）Ｔｒｐ３１とＮ型ＭＯＳＦＥＴ（以下、ＮＭＯＳと称する）Ｔｒｎ３１が直列に接続されている。すなわち、ＰＭＯＳＴｒｐ３１のソース電極が電源ＶＤＤに、ＮＭＯＳＴｒｎ３１のソース電極がビット線３１の一端にそれぞれ接続され、ＰＭＯＳＴｒｐ３１およびＮＭＯＳＴｒｎ３１の各ドレイン電極が共通に接続されてノードＮ３１となっている。このノードＮ３１からセンス出力が導出される。
【０００４】
ＰＭＯＳＴｒｐ３１は、ゲート電極とドレイン電極が接続されたいわゆるダイオード接続構成となっており、特性としてはしきい値分だけオフセットがかかった抵抗と同等になる。ＮＭＯＳＴｒｎ３１のゲート電極には、基準電圧Ｖｒｅｆが印加される。ビット線３１の他端とグランドＧＮＤの間には、メモリセル３２が接続されている。メモリセル３２は、格納されたデータの状態によって、ＧＮＤに向けて電流を流す／流さないという機能を持っている。
【０００５】
上記構成の回路において、今、メモリセル３２が電流ＩをＧＮＤ側に流す場合を考える。この場合、ビット線３１の電位ＶＢＬが下がることで、ＮＭＯＳＴｒｎ３１のゲート‐ソース電圧Ｖｇｓが増大し、ＮＭＯＳＴｒｎ３１の電流能力が増加するので、ドレイン‐ソース電圧Ｖｄｓは減少する。つまり、ＮＭＯＳＴｒｎ３１は、電流が流れると必要な印加電圧が減少するという負性抵抗となる。
【０００６】
このように、ＰＭＯＳＴｒｐ３１が抵抗、ＮＭＯＳＴｒｎ３１が負性抵抗の特性を示すので、
Ｖｄｓ（Ｔｒｐ３１）＋Ｖｄｓ（Ｔｒｎ３１）≒ 一定
となる条件が存在し、電流Ｉの有無によるビット線２１の電位はほとんど変化しない。この回路の電流‐出力電圧特性を図５に示す。この特性図において、ＶＮ３１はノードＮ３１の電位である。
【０００７】
しかしながら、上記構成の回路には、ＮＭＯＳＴｒｎ３１のトランスコンダクタンスｇｍが大きくなければ、ビット線３１の電位の変動を抑えることが困難であるという欠点がある。このため、従来は、以下の構成を採ることで、ＮＭＯＳＴｒｎ３１のトランスコンダクタンスｇｍが大きい場合のビット線３１の電位変動に対処していた。この従来例に係る回路構成を図６に示す。
【０００８】
図６において、図４と同等部分には同一符号を付して示してあり、ＮＭＯＳＴｒｎ３１のゲート電極とビット線３１の間に、バイアス回路３３を新たに挿入した以外は図４と全く同じ回路構成となっている。ここで、バイアス回路３３としては、ビット線３１の電位ＶＢＬが下がると、出力の電位が上がるようなフィードバックバイアス機構を持つ回路構成のものが用いられる。その具体例を図７に示す。
【０００９】
図７において、バイアス回路３３は、ソース電極が電源ＶＤＤに、ゲート電極がビット線３１にそれぞれ接続されたＰＭＯＳＴｒｐ３２と、このＰＭＯＳＴｒｐ３２とドレイン電極が共通に接続されるとともに、ソース電極がＧＮＤに、ゲート電極がＮＭＯＳＴｒｎ３１のゲート電極にそれぞれ接続されたダイオード接続構成のＮＭＯＳＴｒｎ３２と、ビット線３１とＧＮＤの間に接続されたオフセット電流源３４とから構成されている。
【００１０】
ここで、上記構成の回路動作を、図８の動作波形図を参照して説明する。ビット線３１の電位ＶＢＬが下がると、ＰＭＯＳＴｒｐ３２のゲート電極の電位が下がるので、ＰＭＯＳＴｒｐ３２の電流能力が増す。これにより、ＮＭＯＳＴｒｎ３１のゲート電極に印加される基準電圧Ｖｒｅｆが上昇し、これに伴ってＮＭＯＳＴｒｎ３１の電流能力が増すので、ビット線３１の電位ＶＢＬの低下は停止する。
【００１１】
また、ビット線３１の電位ＶＢＬが上昇すると、ＰＭＯＳＴｒｐ３２のゲート電極の電位が上がるので、ＰＭＯＳＴｒｐ３２の電流能力が減る。これにより、基準電圧Ｖｒｅｆが下降し、これに伴ってＮＭＯＳＴｒｎ３１の電流能力は下がる。よって、ビット線３１への電流の流れ込みが低下するので、ビット線３１の電位ＶＢＬの上昇は停止する。
【００１２】
以上の回路動作によって、ＮＭＯＳＴｒｎ３１のトランスコンダクタンスｇｍに起因する問題を改善できる。すなわち、ＮＭＯＳＴｒｎ３１のトランスコンダクタンスｇｍが大きい場合でも、ビット線３１の電位ＶＢＬの変動を抑えることができる。
【００１３】
ここで、この従来例に係る電流モード型センスアンプにおけるデータ検出の動作について説明する。なお、ＰＭＯＳＴｒｐ３１を流れる電流をＩｐ、ＮＭＯＳＴｒｎ３１を流れる電流をＩｎ、メモリセル３２の流す電流をＩｍｅｍ、オフセット電流源３４の流す電流をＩｓｓとする。
【００１４】
今、Ｉｐ＞Ｉｎならば、Ｉｐ−Ｉｎの電流によって供給される電荷がノードＮ３１に蓄積される。この蓄積された電荷量により、ノードＮ３１の電位ＶＮ３１が変化する。また、ビット線３１についても、Ｉｎ−（Ｉｍｅｍ−Ｉｓｓ）の電流で供給される電荷によってビット線３１の電位ＶＢＬが上昇し、この電位ＶＢＬの上昇に伴う影響と、バイアス回路３３の影響でＮＭＯＳＴｒｎ３１を流れる電流Ｉｎは減少する。
【００１５】
最終的には、Ｉｎ＝Ｉｍｅｍ＋Ｉｓｓとなった時点でビット線３１の電位ＶＢＬが決定され、Ｉｐ＝Ｉｎとなった時点で電荷の供給が止まり、ノードＮ３１の電位ＶＮ３１が決定される。ここで、ＮＭＯＳＴｒｎ３１を流れる電流Ｉｎは、ＮＭＯＳＴｒｎ３１の電流能力に依存しており、したがってこのＮＭＯＳＴｒｎ３１のゲート電極に印加される基準電圧Ｖｒｅｆが重要になる。
【００１６】
すなわち、ノードＮ３１から“Ｈ”レベルを導出する場合は、ＮＭＯＳＴｒｎ３１の電流能力が低い方が早くＩｎ＝Ｉｍｅｍ＋Ｉｓｓになるので、ＮＭＯＳＴｒｎ３１のゲート電位（基準電圧）Ｖｒｅｆは低い方が望ましい。また、ノードＮ３１から“Ｌ”レベルを導出する場合は、ＮＭＯＳＴｒｎ３１の電流能力が高い方が早くＩｎ＝Ｉｍｅｍ＋Ｉｓｓになるので、ＮＭＯＳＴｒｎ３１のゲート電位Ｖｒｅｆは高い方が望ましい。
【００１７】
例えばメモリセル３２が電流を流す場合、ノードＮ３１の電位ＶＮ３１は素早く下がる方が望ましい。このとき、ビット線３１の電位ＶＢＬが下がり、これがバイアス回路３３によりＮＭＯＳＴｒｎ３１のゲート電極へフィードバックされることによってＮＭＯＳＴｒｎ３１のゲート電位Ｖｒｅｆが上昇する。このフィードバック制御によって決定された電位Ｖｒｅｆ以上に電位を設定した方が高速に動作するのは明白である。
【００１８】
一方、メモリセル３２が電流を流さない場合、ノードＮ３１の電位ＶＮ３１は素早く上がる方が望ましい。このとき、ビット線３１の電位ＶＢＬが上がり、これがバイアス回路３３によりＮＭＯＳＴｒｎ３１のゲート電極へフィードバックされることによってＮＭＯＳＴｒｎ３１のゲート電位Ｖｒｅｆが低下する。このフィードバック制御によって決定された電位Ｖｒｅｆ以下に電位を設定した方が高速に動作するのは明白である。
【００１９】
【発明が解決しようとする課題】
しかしながら、上述した従来のデータ判定回路では、現読み出しデータからバイアス回路３３によってバイアス電圧を得て、このバイアス電圧に基づいてビット線３１の電位ＶＢＬを制御するようにしているので、フィードバック制御によって決定された電位Ｖｒｅｆ以上又は以下に電位を設定することは困難であり、特に今回の読み出しデータが前のサイクルの逆データ（反転データ）である場合に、そのデータ判定の際の動作速度が遅くなるという問題があった。
【００２０】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、データ判定を高速動作にて行うことが可能なデータ判定回路およびデータ判定方法を提供することにある。
【００２１】
【課題を解決するための手段】
本発明によるデータ判定回路は、半導体回路のデータ線の値を判定するデータ判定回路であって、出力ノードに接続された電流源トランジスタと、前記出力ノードと前記データ線との間に接続された制御トランジスタと、前記制御トランジスタの制御電極に与える基準電圧を設定しかつ前記データ線の電位をその電位変動に応じて制御するフィードバック制御回路と、データ線への前サイクルの読み出しデータを一時的に保持するデータ保持回路と、このデータ保持回路に保持された前サイクルの読み出しデータの値に基づいて前記制御トランジスタの制御電極の電位を制御するオフセット回路とを備えている。
【００２２】
上記構成のデータ判定回路において、フィードバック制御回路は、データ線の電位が上がったときデータ線の電位が下がり、当該データ線の電位が下がったときデータ線の電位が上がるようにデータ線の電位を制御することで、データ線の電位変動を抑える。一方、オフセット回路は、データ保持回路に保持された前サイクルの読み出しデータの値を参考にして、当該値に基づいて制御トランジスタの制御電極の電位を制御する。これにより、制御トランジスタの制御電極の電位として、現サイクルの読み出しデータに対してフィードバック制御によって決定された電位以上又は以下の電位が設定される。
【００２３】
本発明によるデータ判定方法は、出力ノードに接続された電流源トランジスタと、出力ノードと半導体回路のデータ線との間に接続された制御トランジスタとを有するデータ判定回路において、前記半導体回路のデータ線の値を判定するデータ判定方法であって、前記制御トランジスタの制御電極に与える基準電圧を設定しかつデータ線の電位をその電位変動に応じてフィードバック制御するとともに、データ線への前読み出しデータを一時的に保持し、この保持した前サイクルの読み出しデータの値に基づいて前記制御トランジスタの制御電極の電位を制御するようにする。
【００２４】
このデータ判定方法では、フィードバック制御によってデータ線の電位変動を抑える一方、前サイクルの読み出しデータの値を参考にして、当該値に基づいて制御トランジスタの制御電極の電位を制御する。これにより、制御トランジスタの制御電極の電位として、現サイクルの読み出しデータに対してフィードバック制御によって決定された電位以上又は以下の電位が設定される。
【００２５】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しつつ詳細に説明する。図１は、例えば半導体メモリ回路のセンスアンプに適用された本発明の一実施形態を示す回路図である。この適用例の場合は、データ線がメモリのビット線に、データ線の駆動回路がメモリセルにそれぞれ相当する。
【００２６】
図１において、電源ＶＤＤとビット線１１の一端の間には、電流源トランジスタであるＰＭＯＳＴｒｐ１１と制御トランジスタであるＮＭＯＳＴｒｎ１１とが直列に接続されている。すなわち、ＰＭＯＳＴｒｐ１１のソース電極が電源ＶＤＤに、ＮＭＯＳＴｒｎ１１のソース電極がビット線１１の一端にそれぞれ接続され、ＰＭＯＳＴｒｐ１１およびＮＭＯＳＴｒｎ１１の各ドレイン電極が共通に接続されて出力ノードＮ１１となっている。このノードＮ１１からビット線１１の値を判定した出力、即ちセンス出力が導出される。
【００２７】
ビット線１１の他端とＧＮＤ（グランド）の間には、メモリセル１２が接続されている。メモリセル１２は、格納されたデータの状態により、ＧＮＤに向けて電流を流す／流さないという機能を持っており、一例として、図２に示すような回路構成のものである。なお、図２には、簡単化のために、読み出し側の回路構成のみを示している。
【００２８】
バイアス回路１３は、ソース電極が電源ＶＤＤに、ゲート電極がビット線１１にそれぞれ接続されたＰＭＯＳＴｒｐ１２と、このＰＭＯＳＴｒｐ１２とドレイン電極が共通に接続されるとともに、ソース電極がＧＮＤに、ゲート電極がＮＭＯＳＴｒｎ１１のゲート電極にそれぞれ接続されたダイオード接続構成のＮＭＯＳＴｒｎ１２と、ビット線１１とＧＮＤの間に接続されたオフセット電流源１４とからなり、ビット線１１の電位をその電位変動に応じて制御するフィードバック制御回路構成となっている。
【００２９】
このバイアス回路１３に加えて、ＰＭＯＳＴｒｐ１２およびＮＭＯＳＴｒｎ１２とドレイン電極が共通に接続されたダイオード接続構成のＮＭＯＳＴｒｎ１３およびこのＮＭＯＳＴｒｎ１３のソース電極とＧＮＤの間に接続されたＮＭＯＳＴｒｎ１４からなるオフセット回路１５と、ノードＮ１１の電位をＤ（データ）入力とするＤ型フリップフロップ１６と、このＤ型フリップフロップ１６のＱ出力を反転してＮＭＯＳＴｒｎ１４のゲート電極に与えるインバータ１７とが付加された構成となっている。
【００３０】
ここで、ＮＭＯＳＴｒｎ１２としては、オフセット回路１５のＮＭＯＳＴｒｎ１４が非活性化状態にあるときに基準電圧Ｖｒｅｆを持ち上げる作用を持たせるために、従来回路の対応するＮＭＯＳＴｒｎ３２（図７を参照）よりも小さなサイズのトランジスタが用いられる。
【００３１】
Ｄ型フリップフロップ１６は、クロック（ＣＫ）入力の立ち上がりのタイミングでＤ入力のデータをラッチし、そのラッチしたデータをＱ出力とする。これにより、Ｄ型フリップフロップ１６のＱ出力として前読み出しデータが得られる。すなわち、Ｄ型フリップフロップ１６は、前サイクルの読み出しデータを一時的に保持するデータ保持回路として機能する。
【００３２】
ＮＭＯＳＴｒｎ１３およびＮＭＯＳＴｒｎ１４からなるオフセット回路１５においては、インバータ１７の出力端であるノードＮ１２の電位、即ちＤ型フリップフロップ１６のＱ出力の反転出力に応じてＮＭＯＳＴｒｎ１４が活性化／非活性化することにより、ＮＭＯＳＴｒｎ１１のゲート電極の電位Ｖｒｅｆを制御する。すなわち、バイアス回路１３によって決定された基準電圧Ｖｒｅｆに対し、ＮＭＯＳＴｒｎ１４が活性化することによって下げる方向にオフセットを与え、ＮＭＯＳＴｒｎ１４が非活性化することに上げる方向にオフセットを与える。
【００３３】
次に、上記構成のセンスアンプの回路動作について、図３の動作波形図を参照して説明する。なお、ＰＭＯＳＴｒｐ１１を流れる電流をＩｐ、ＮＭＯＳＴｒｎ１１を流れる電流をＩｎ、メモリセル１２の流す電流をＩｍｅｍ、オフセット電流源１４の流す電流をＩｓｓとする。
【００３４】
今、メモリセル１２が電流Ｉｍｅｍを流し、ビット線１１の電位ＶＢＬが下がると、ＰＭＯＳＴｒｐ１２のゲート電極の電位が下がるので、ＰＭＯＳＴｒｐ１２は電流能力が増す。すると、ＮＭＯＳＴｒｎ１１のゲート電位となる基準電圧Ｖｒｅｆが上昇し、これに伴ってＮＭＯＳＴｒｎ１１の電流能力が増すので、ビット線１１の電位ＶＢＬの低下は停止し、ノードＮ１１の電位ＶＮ１１は低下する。
【００３５】
次のサイクルで逆データ（反転データ）を読み出す場合、先ずＤ型フリップフロップ１６のＱ出力が変化し、ノードＮ１２の電位ＶＮ１２は“Ｈ”レベルになる。よって、ＮＭＯＳＴｒｎ１４が活性化し、バイアス回路１３で設定された電位よりもさらに基準電圧Ｖｒｅｆを下げる。これによって、ＮＭＯＳＴｒｎ１１の電流能力は低下することになる。
【００３６】
この状態のときに、メモリセル１２が電流Ｉｍｅｍを流さない、つまり前読み出しデータの逆データを出力しているので、ＮＭＯＳＴｒｎ１１を流れる電流Ｉｐによってビット線１１の電位ＶＢＬが上昇するが、基準電圧Ｖｒｅｆが低いので従来例に比べて早くビット線１１の電位ＶＢＬの上昇が止まる。また、基準電圧Ｖｒｅｆが低いので、ＮＭＯＳＴｒｎ１１の電流能力が低く、ビット線１１の電位ＶＢＬの上昇の効果とあわせてＩｐ−Ｉｎが大きくとれるようになり、ノードＮ１１の電位ＶＮ１１の上昇も早くなる。
【００３７】
次のサイクルで、また逆のデータを読み出す場合を考える。先ずＤ型フリップフロップ１６のＱ出力が変化し、ノードＮ１２の電位ＶＮ１２は“Ｌ”レベルになる。よって、ＮＭＯＳＴｒｎ１４が非活性化し、バイアス回路１３で設定された以上に基準電圧Ｖｒｅｆを上昇させる。これによって、ＮＭＯＳＴｒｎ１１の電流能力は上昇することになる。
【００３８】
この状態のとき、今度はメモリセル１２が電流Ｉｍｅｍを流す、つまり前読み出しデータの逆データを出力しているのでビット線１１の電位ＶＢＬが低下するが、基準電圧Ｖｒｅｆが高いので従来例に比べて早くビット線１１の電位ＶＢＬの低下が止まる。また、基準電圧Ｖｒｅｆが高いので、ＮＭＯＳＴｒｎ１１の電流能力が高く、ビット線１１の電位ＶＢＬの低下の効果とあわせて、Ｉｐ−Ｉｎが小さくなり、ノードＮ１１の電位ＶＮ１１の低下も早くなる。
【００３９】
なお、上記実施形態においては、半導体メモリ回路のビット線の値を判定するセンスアンプに適用した場合について説明したが、本発明によるデータ判定回路は、半導体メモリ回路への適用に限定されるものではなく、電流モード転送にてデータを転送するタイプの半導体回路全般に適用し得るものである。
【００４０】
【発明の効果】
以上説明したように、本発明によれば、出力ノードに接続された電流源トランジスタと、出力ノードと半導体回路のデータ線との間に接続された制御トランジスタとを有するデータ判定回路において、データ線の電位をその電位変動に応じてフィードバック制御するとともに、データ線への前サイクルの読み出しデータを一時的に保持し、この保持した前サイクルの読み出しデータの値に基づいて制御トランジスタの制御電極の電位を制御するようにしたことにより、特に今回の読み出しデータが前のサイクルの逆データ（反転データ）である場合に、制御トランジスタの制御電極に対して今回の読み出しデータの判定に有利な方向にオフセットを与えることができるため、データ判定を高速動作にて行うことができることになる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示す回路図である。
【図２】メモリセルの一例を示す回路図である。
【図３】本発明に係る動作波形図である。
【図４】電流モードセンスの概念図である。
【図５】電流モードセンスの電流−出力電圧特性図である。
【図６】従来例を示す回路図である。
【図７】バイアス回路の具体例を示す回路図である。
【図８】従来例に係る動作波形図である。
【符号の説明】
１１…ビット線、１２…メモリセル、１３…バイアス回路、１４…オフセット電流源、１５…オフセット回路、１６…Ｄ型フリップフロップ、１７…インバータ、Ｔｒｎ１１，Ｔｒｎ１２，Ｔｒｎ１３，Ｔｒｎ１４…ＮＭＯＳＦＥＴ、Ｔｒｐ１１，Ｔｒｐ１２…ＰＭＯＳＦＥＴ
【発明の属する技術分野】
本発明は、半導体回路のデータ線の値を判定するデータ判定回路およびデータ判定方法に関し、特にデータ線の駆動回路に流れる電流を検出することによってデータ線の値を判定する電流モードセンス型のデータ判定回路およびデータ判定方法に関する。
【０００２】
【従来の技術】
ＬＳＩ（large scale integrated circuit；大規模集積回路）において、データを転送する方法として電流モード転送がある。この電流モード転送は、電流‐電圧変換作用を持ち、さらに低振幅高速転送が可能であることから、近年よく適用される手法であり、例えば半導体メモリ回路においてもセンスアンプ部分に用いられている。この電流モードセンスには、読み出し動作時にプリチャージを必要としないという特長がある。
【０００３】
図４は、電流モードセンスの概念図である。図４において、電源ＶＤＤとビット線３１の一端の間には、Ｐ型ＭＯＳＦＥＴ（以下、ＰＭＯＳと称する）Ｔｒｐ３１とＮ型ＭＯＳＦＥＴ（以下、ＮＭＯＳと称する）Ｔｒｎ３１が直列に接続されている。すなわち、ＰＭＯＳＴｒｐ３１のソース電極が電源ＶＤＤに、ＮＭＯＳＴｒｎ３１のソース電極がビット線３１の一端にそれぞれ接続され、ＰＭＯＳＴｒｐ３１およびＮＭＯＳＴｒｎ３１の各ドレイン電極が共通に接続されてノードＮ３１となっている。このノードＮ３１からセンス出力が導出される。
【０００４】
ＰＭＯＳＴｒｐ３１は、ゲート電極とドレイン電極が接続されたいわゆるダイオード接続構成となっており、特性としてはしきい値分だけオフセットがかかった抵抗と同等になる。ＮＭＯＳＴｒｎ３１のゲート電極には、基準電圧Ｖｒｅｆが印加される。ビット線３１の他端とグランドＧＮＤの間には、メモリセル３２が接続されている。メモリセル３２は、格納されたデータの状態によって、ＧＮＤに向けて電流を流す／流さないという機能を持っている。
【０００５】
上記構成の回路において、今、メモリセル３２が電流ＩをＧＮＤ側に流す場合を考える。この場合、ビット線３１の電位ＶＢＬが下がることで、ＮＭＯＳＴｒｎ３１のゲート‐ソース電圧Ｖｇｓが増大し、ＮＭＯＳＴｒｎ３１の電流能力が増加するので、ドレイン‐ソース電圧Ｖｄｓは減少する。つまり、ＮＭＯＳＴｒｎ３１は、電流が流れると必要な印加電圧が減少するという負性抵抗となる。
【０００６】
このように、ＰＭＯＳＴｒｐ３１が抵抗、ＮＭＯＳＴｒｎ３１が負性抵抗の特性を示すので、
Ｖｄｓ（Ｔｒｐ３１）＋Ｖｄｓ（Ｔｒｎ３１）≒ 一定
となる条件が存在し、電流Ｉの有無によるビット線２１の電位はほとんど変化しない。この回路の電流‐出力電圧特性を図５に示す。この特性図において、ＶＮ３１はノードＮ３１の電位である。
【０００７】
しかしながら、上記構成の回路には、ＮＭＯＳＴｒｎ３１のトランスコンダクタンスｇｍが大きくなければ、ビット線３１の電位の変動を抑えることが困難であるという欠点がある。このため、従来は、以下の構成を採ることで、ＮＭＯＳＴｒｎ３１のトランスコンダクタンスｇｍが大きい場合のビット線３１の電位変動に対処していた。この従来例に係る回路構成を図６に示す。
【０００８】
図６において、図４と同等部分には同一符号を付して示してあり、ＮＭＯＳＴｒｎ３１のゲート電極とビット線３１の間に、バイアス回路３３を新たに挿入した以外は図４と全く同じ回路構成となっている。ここで、バイアス回路３３としては、ビット線３１の電位ＶＢＬが下がると、出力の電位が上がるようなフィードバックバイアス機構を持つ回路構成のものが用いられる。その具体例を図７に示す。
【０００９】
図７において、バイアス回路３３は、ソース電極が電源ＶＤＤに、ゲート電極がビット線３１にそれぞれ接続されたＰＭＯＳＴｒｐ３２と、このＰＭＯＳＴｒｐ３２とドレイン電極が共通に接続されるとともに、ソース電極がＧＮＤに、ゲート電極がＮＭＯＳＴｒｎ３１のゲート電極にそれぞれ接続されたダイオード接続構成のＮＭＯＳＴｒｎ３２と、ビット線３１とＧＮＤの間に接続されたオフセット電流源３４とから構成されている。
【００１０】
ここで、上記構成の回路動作を、図８の動作波形図を参照して説明する。ビット線３１の電位ＶＢＬが下がると、ＰＭＯＳＴｒｐ３２のゲート電極の電位が下がるので、ＰＭＯＳＴｒｐ３２の電流能力が増す。これにより、ＮＭＯＳＴｒｎ３１のゲート電極に印加される基準電圧Ｖｒｅｆが上昇し、これに伴ってＮＭＯＳＴｒｎ３１の電流能力が増すので、ビット線３１の電位ＶＢＬの低下は停止する。
【００１１】
また、ビット線３１の電位ＶＢＬが上昇すると、ＰＭＯＳＴｒｐ３２のゲート電極の電位が上がるので、ＰＭＯＳＴｒｐ３２の電流能力が減る。これにより、基準電圧Ｖｒｅｆが下降し、これに伴ってＮＭＯＳＴｒｎ３１の電流能力は下がる。よって、ビット線３１への電流の流れ込みが低下するので、ビット線３１の電位ＶＢＬの上昇は停止する。
【００１２】
以上の回路動作によって、ＮＭＯＳＴｒｎ３１のトランスコンダクタンスｇｍに起因する問題を改善できる。すなわち、ＮＭＯＳＴｒｎ３１のトランスコンダクタンスｇｍが大きい場合でも、ビット線３１の電位ＶＢＬの変動を抑えることができる。
【００１３】
ここで、この従来例に係る電流モード型センスアンプにおけるデータ検出の動作について説明する。なお、ＰＭＯＳＴｒｐ３１を流れる電流をＩｐ、ＮＭＯＳＴｒｎ３１を流れる電流をＩｎ、メモリセル３２の流す電流をＩｍｅｍ、オフセット電流源３４の流す電流をＩｓｓとする。
【００１４】
今、Ｉｐ＞Ｉｎならば、Ｉｐ−Ｉｎの電流によって供給される電荷がノードＮ３１に蓄積される。この蓄積された電荷量により、ノードＮ３１の電位ＶＮ３１が変化する。また、ビット線３１についても、Ｉｎ−（Ｉｍｅｍ−Ｉｓｓ）の電流で供給される電荷によってビット線３１の電位ＶＢＬが上昇し、この電位ＶＢＬの上昇に伴う影響と、バイアス回路３３の影響でＮＭＯＳＴｒｎ３１を流れる電流Ｉｎは減少する。
【００１５】
最終的には、Ｉｎ＝Ｉｍｅｍ＋Ｉｓｓとなった時点でビット線３１の電位ＶＢＬが決定され、Ｉｐ＝Ｉｎとなった時点で電荷の供給が止まり、ノードＮ３１の電位ＶＮ３１が決定される。ここで、ＮＭＯＳＴｒｎ３１を流れる電流Ｉｎは、ＮＭＯＳＴｒｎ３１の電流能力に依存しており、したがってこのＮＭＯＳＴｒｎ３１のゲート電極に印加される基準電圧Ｖｒｅｆが重要になる。
【００１６】
すなわち、ノードＮ３１から“Ｈ”レベルを導出する場合は、ＮＭＯＳＴｒｎ３１の電流能力が低い方が早くＩｎ＝Ｉｍｅｍ＋Ｉｓｓになるので、ＮＭＯＳＴｒｎ３１のゲート電位（基準電圧）Ｖｒｅｆは低い方が望ましい。また、ノードＮ３１から“Ｌ”レベルを導出する場合は、ＮＭＯＳＴｒｎ３１の電流能力が高い方が早くＩｎ＝Ｉｍｅｍ＋Ｉｓｓになるので、ＮＭＯＳＴｒｎ３１のゲート電位Ｖｒｅｆは高い方が望ましい。
【００１７】
例えばメモリセル３２が電流を流す場合、ノードＮ３１の電位ＶＮ３１は素早く下がる方が望ましい。このとき、ビット線３１の電位ＶＢＬが下がり、これがバイアス回路３３によりＮＭＯＳＴｒｎ３１のゲート電極へフィードバックされることによってＮＭＯＳＴｒｎ３１のゲート電位Ｖｒｅｆが上昇する。このフィードバック制御によって決定された電位Ｖｒｅｆ以上に電位を設定した方が高速に動作するのは明白である。
【００１８】
一方、メモリセル３２が電流を流さない場合、ノードＮ３１の電位ＶＮ３１は素早く上がる方が望ましい。このとき、ビット線３１の電位ＶＢＬが上がり、これがバイアス回路３３によりＮＭＯＳＴｒｎ３１のゲート電極へフィードバックされることによってＮＭＯＳＴｒｎ３１のゲート電位Ｖｒｅｆが低下する。このフィードバック制御によって決定された電位Ｖｒｅｆ以下に電位を設定した方が高速に動作するのは明白である。
【００１９】
【発明が解決しようとする課題】
しかしながら、上述した従来のデータ判定回路では、現読み出しデータからバイアス回路３３によってバイアス電圧を得て、このバイアス電圧に基づいてビット線３１の電位ＶＢＬを制御するようにしているので、フィードバック制御によって決定された電位Ｖｒｅｆ以上又は以下に電位を設定することは困難であり、特に今回の読み出しデータが前のサイクルの逆データ（反転データ）である場合に、そのデータ判定の際の動作速度が遅くなるという問題があった。
【００２０】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、データ判定を高速動作にて行うことが可能なデータ判定回路およびデータ判定方法を提供することにある。
【００２１】
【課題を解決するための手段】
本発明によるデータ判定回路は、半導体回路のデータ線の値を判定するデータ判定回路であって、出力ノードに接続された電流源トランジスタと、前記出力ノードと前記データ線との間に接続された制御トランジスタと、前記制御トランジスタの制御電極に与える基準電圧を設定しかつ前記データ線の電位をその電位変動に応じて制御するフィードバック制御回路と、データ線への前サイクルの読み出しデータを一時的に保持するデータ保持回路と、このデータ保持回路に保持された前サイクルの読み出しデータの値に基づいて前記制御トランジスタの制御電極の電位を制御するオフセット回路とを備えている。
【００２２】
上記構成のデータ判定回路において、フィードバック制御回路は、データ線の電位が上がったときデータ線の電位が下がり、当該データ線の電位が下がったときデータ線の電位が上がるようにデータ線の電位を制御することで、データ線の電位変動を抑える。一方、オフセット回路は、データ保持回路に保持された前サイクルの読み出しデータの値を参考にして、当該値に基づいて制御トランジスタの制御電極の電位を制御する。これにより、制御トランジスタの制御電極の電位として、現サイクルの読み出しデータに対してフィードバック制御によって決定された電位以上又は以下の電位が設定される。
【００２３】
本発明によるデータ判定方法は、出力ノードに接続された電流源トランジスタと、出力ノードと半導体回路のデータ線との間に接続された制御トランジスタとを有するデータ判定回路において、前記半導体回路のデータ線の値を判定するデータ判定方法であって、前記制御トランジスタの制御電極に与える基準電圧を設定しかつデータ線の電位をその電位変動に応じてフィードバック制御するとともに、データ線への前読み出しデータを一時的に保持し、この保持した前サイクルの読み出しデータの値に基づいて前記制御トランジスタの制御電極の電位を制御するようにする。
【００２４】
このデータ判定方法では、フィードバック制御によってデータ線の電位変動を抑える一方、前サイクルの読み出しデータの値を参考にして、当該値に基づいて制御トランジスタの制御電極の電位を制御する。これにより、制御トランジスタの制御電極の電位として、現サイクルの読み出しデータに対してフィードバック制御によって決定された電位以上又は以下の電位が設定される。
【００２５】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しつつ詳細に説明する。図１は、例えば半導体メモリ回路のセンスアンプに適用された本発明の一実施形態を示す回路図である。この適用例の場合は、データ線がメモリのビット線に、データ線の駆動回路がメモリセルにそれぞれ相当する。
【００２６】
図１において、電源ＶＤＤとビット線１１の一端の間には、電流源トランジスタであるＰＭＯＳＴｒｐ１１と制御トランジスタであるＮＭＯＳＴｒｎ１１とが直列に接続されている。すなわち、ＰＭＯＳＴｒｐ１１のソース電極が電源ＶＤＤに、ＮＭＯＳＴｒｎ１１のソース電極がビット線１１の一端にそれぞれ接続され、ＰＭＯＳＴｒｐ１１およびＮＭＯＳＴｒｎ１１の各ドレイン電極が共通に接続されて出力ノードＮ１１となっている。このノードＮ１１からビット線１１の値を判定した出力、即ちセンス出力が導出される。
【００２７】
ビット線１１の他端とＧＮＤ（グランド）の間には、メモリセル１２が接続されている。メモリセル１２は、格納されたデータの状態により、ＧＮＤに向けて電流を流す／流さないという機能を持っており、一例として、図２に示すような回路構成のものである。なお、図２には、簡単化のために、読み出し側の回路構成のみを示している。
【００２８】
バイアス回路１３は、ソース電極が電源ＶＤＤに、ゲート電極がビット線１１にそれぞれ接続されたＰＭＯＳＴｒｐ１２と、このＰＭＯＳＴｒｐ１２とドレイン電極が共通に接続されるとともに、ソース電極がＧＮＤに、ゲート電極がＮＭＯＳＴｒｎ１１のゲート電極にそれぞれ接続されたダイオード接続構成のＮＭＯＳＴｒｎ１２と、ビット線１１とＧＮＤの間に接続されたオフセット電流源１４とからなり、ビット線１１の電位をその電位変動に応じて制御するフィードバック制御回路構成となっている。
【００２９】
このバイアス回路１３に加えて、ＰＭＯＳＴｒｐ１２およびＮＭＯＳＴｒｎ１２とドレイン電極が共通に接続されたダイオード接続構成のＮＭＯＳＴｒｎ１３およびこのＮＭＯＳＴｒｎ１３のソース電極とＧＮＤの間に接続されたＮＭＯＳＴｒｎ１４からなるオフセット回路１５と、ノードＮ１１の電位をＤ（データ）入力とするＤ型フリップフロップ１６と、このＤ型フリップフロップ１６のＱ出力を反転してＮＭＯＳＴｒｎ１４のゲート電極に与えるインバータ１７とが付加された構成となっている。
【００３０】
ここで、ＮＭＯＳＴｒｎ１２としては、オフセット回路１５のＮＭＯＳＴｒｎ１４が非活性化状態にあるときに基準電圧Ｖｒｅｆを持ち上げる作用を持たせるために、従来回路の対応するＮＭＯＳＴｒｎ３２（図７を参照）よりも小さなサイズのトランジスタが用いられる。
【００３１】
Ｄ型フリップフロップ１６は、クロック（ＣＫ）入力の立ち上がりのタイミングでＤ入力のデータをラッチし、そのラッチしたデータをＱ出力とする。これにより、Ｄ型フリップフロップ１６のＱ出力として前読み出しデータが得られる。すなわち、Ｄ型フリップフロップ１６は、前サイクルの読み出しデータを一時的に保持するデータ保持回路として機能する。
【００３２】
ＮＭＯＳＴｒｎ１３およびＮＭＯＳＴｒｎ１４からなるオフセット回路１５においては、インバータ１７の出力端であるノードＮ１２の電位、即ちＤ型フリップフロップ１６のＱ出力の反転出力に応じてＮＭＯＳＴｒｎ１４が活性化／非活性化することにより、ＮＭＯＳＴｒｎ１１のゲート電極の電位Ｖｒｅｆを制御する。すなわち、バイアス回路１３によって決定された基準電圧Ｖｒｅｆに対し、ＮＭＯＳＴｒｎ１４が活性化することによって下げる方向にオフセットを与え、ＮＭＯＳＴｒｎ１４が非活性化することに上げる方向にオフセットを与える。
【００３３】
次に、上記構成のセンスアンプの回路動作について、図３の動作波形図を参照して説明する。なお、ＰＭＯＳＴｒｐ１１を流れる電流をＩｐ、ＮＭＯＳＴｒｎ１１を流れる電流をＩｎ、メモリセル１２の流す電流をＩｍｅｍ、オフセット電流源１４の流す電流をＩｓｓとする。
【００３４】
今、メモリセル１２が電流Ｉｍｅｍを流し、ビット線１１の電位ＶＢＬが下がると、ＰＭＯＳＴｒｐ１２のゲート電極の電位が下がるので、ＰＭＯＳＴｒｐ１２は電流能力が増す。すると、ＮＭＯＳＴｒｎ１１のゲート電位となる基準電圧Ｖｒｅｆが上昇し、これに伴ってＮＭＯＳＴｒｎ１１の電流能力が増すので、ビット線１１の電位ＶＢＬの低下は停止し、ノードＮ１１の電位ＶＮ１１は低下する。
【００３５】
次のサイクルで逆データ（反転データ）を読み出す場合、先ずＤ型フリップフロップ１６のＱ出力が変化し、ノードＮ１２の電位ＶＮ１２は“Ｈ”レベルになる。よって、ＮＭＯＳＴｒｎ１４が活性化し、バイアス回路１３で設定された電位よりもさらに基準電圧Ｖｒｅｆを下げる。これによって、ＮＭＯＳＴｒｎ１１の電流能力は低下することになる。
【００３６】
この状態のときに、メモリセル１２が電流Ｉｍｅｍを流さない、つまり前読み出しデータの逆データを出力しているので、ＮＭＯＳＴｒｎ１１を流れる電流Ｉｐによってビット線１１の電位ＶＢＬが上昇するが、基準電圧Ｖｒｅｆが低いので従来例に比べて早くビット線１１の電位ＶＢＬの上昇が止まる。また、基準電圧Ｖｒｅｆが低いので、ＮＭＯＳＴｒｎ１１の電流能力が低く、ビット線１１の電位ＶＢＬの上昇の効果とあわせてＩｐ−Ｉｎが大きくとれるようになり、ノードＮ１１の電位ＶＮ１１の上昇も早くなる。
【００３７】
次のサイクルで、また逆のデータを読み出す場合を考える。先ずＤ型フリップフロップ１６のＱ出力が変化し、ノードＮ１２の電位ＶＮ１２は“Ｌ”レベルになる。よって、ＮＭＯＳＴｒｎ１４が非活性化し、バイアス回路１３で設定された以上に基準電圧Ｖｒｅｆを上昇させる。これによって、ＮＭＯＳＴｒｎ１１の電流能力は上昇することになる。
【００３８】
この状態のとき、今度はメモリセル１２が電流Ｉｍｅｍを流す、つまり前読み出しデータの逆データを出力しているのでビット線１１の電位ＶＢＬが低下するが、基準電圧Ｖｒｅｆが高いので従来例に比べて早くビット線１１の電位ＶＢＬの低下が止まる。また、基準電圧Ｖｒｅｆが高いので、ＮＭＯＳＴｒｎ１１の電流能力が高く、ビット線１１の電位ＶＢＬの低下の効果とあわせて、Ｉｐ−Ｉｎが小さくなり、ノードＮ１１の電位ＶＮ１１の低下も早くなる。
【００３９】
なお、上記実施形態においては、半導体メモリ回路のビット線の値を判定するセンスアンプに適用した場合について説明したが、本発明によるデータ判定回路は、半導体メモリ回路への適用に限定されるものではなく、電流モード転送にてデータを転送するタイプの半導体回路全般に適用し得るものである。
【００４０】
【発明の効果】
以上説明したように、本発明によれば、出力ノードに接続された電流源トランジスタと、出力ノードと半導体回路のデータ線との間に接続された制御トランジスタとを有するデータ判定回路において、データ線の電位をその電位変動に応じてフィードバック制御するとともに、データ線への前サイクルの読み出しデータを一時的に保持し、この保持した前サイクルの読み出しデータの値に基づいて制御トランジスタの制御電極の電位を制御するようにしたことにより、特に今回の読み出しデータが前のサイクルの逆データ（反転データ）である場合に、制御トランジスタの制御電極に対して今回の読み出しデータの判定に有利な方向にオフセットを与えることができるため、データ判定を高速動作にて行うことができることになる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示す回路図である。
【図２】メモリセルの一例を示す回路図である。
【図３】本発明に係る動作波形図である。
【図４】電流モードセンスの概念図である。
【図５】電流モードセンスの電流−出力電圧特性図である。
【図６】従来例を示す回路図である。
【図７】バイアス回路の具体例を示す回路図である。
【図８】従来例に係る動作波形図である。
【符号の説明】
１１…ビット線、１２…メモリセル、１３…バイアス回路、１４…オフセット電流源、１５…オフセット回路、１６…Ｄ型フリップフロップ、１７…インバータ、Ｔｒｎ１１，Ｔｒｎ１２，Ｔｒｎ１３，Ｔｒｎ１４…ＮＭＯＳＦＥＴ、Ｔｒｐ１１，Ｔｒｐ１２…ＰＭＯＳＦＥＴ
Claims (2)
- 半導体回路のデータ線の値を判定するデータ判定回路であって、
出力ノードに接続された電流源トランジスタと、
前記出力ノードと前記データ線との間に接続された制御トランジスタと、
前記制御トランジスタの制御電極に与える基準電圧を設定しかつ前記データ線の電位をその電位変動に応じて制御するフィードバック制御回路と、
前記データ線への前サイクルの読み出しデータを一時的に保持するデータ保持回路と、
前記データ保持回路に保持された前サイクルの読み出しデータの値に基づいて前記制御トランジスタの制御電極の電位を制御するオフセット回路と
を備えたことを特徴とするデータ判定回路。 - 出力ノードに接続された電流源トランジスタと、前記出力ノードと半導体回路のデータ線との間に接続された制御トランジスタとを有するデータ判定回路において、前記半導体回路のデータ線の値を判定するデータ判定方法であって、
前記制御トランジスタの制御電極に与える基準電圧を設定しかつ前記データ線の電位をその電位変動に応じてフィードバック制御するとともに、前記データ線への前サイクルの読み出しデータを一時的に保持し、
この保持した前サイクルの読み出しデータの値に基づいて前記制御トランジスタの制御電極の電位を制御する
ことを特徴とするデータ判定方法。
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