JP4737646B2 - 半導体集積回路装置 - Google Patents

Description

本発明は半導体集積回路装置に係わり、特に高速・低電力動作特性の優れた半導体集積回路装置に関する。

“Identifying defects in deep-submicron CMOS Ics”, IEEE Spectrum, pp. 66-71, September, 1996 (以下、文献１と記す)に記載されているように、チップの製造プロセスの微細化にともなって各種リーク電流（サブスレッショルドリーク電流、ゲートトンネルリーク電流、GIDL(Gate-Induced Drain Leakage)電流などの接合リーク電流）が増大している。それらのリーク電流はチップの消費電流を増加させてしまう。サブスレッショルドリーク電流の低減方法の従来例としては、 ”A Low Power Data Holding Circuit with an Intermittent Power Supply scheme”, Symposium on VLSI Circuits Digest of Technical Papers, pp. 14-15, 1996 (以下、文献２と記す)に記載されている方法がある。文献２では、回路ブロックの電源間に直列に、回路ブロックを構成しているMOSトランジスタのしきい値電圧の絶対値よりも十分にその絶対値の大きいしきい値電圧を持つMOSトランジスタで構成された電源スイッチを、電源側と接地側に挿入する。ここで、本明細書においては、絶縁ゲート型電界効果トランジスタの総称としてMOSトランジスタの語を使用する。また、回路に供給する電源電圧は高い電位と低い電位で定義されるが、電源は高い電位を、接地は低い電位をそれぞれ表すものとしてこれらの語を使用する。チップの待機時には、上記電源スイッチをオフすることで回路ブロックを貫通するサブスレッショルドリーク電流が遮断される。通常、電源スイッチをオフすると、回路ブロックへの電源供給が遮断されるため、回路ブロック内に含まれる情報保持回路（例えば、スタティックメモリ、フリップフロップ、ラッチ、レジスタファイル等の、揮発性の情報保持機能のある回路）に記憶された情報が消失してしまう。しかし、実際には電源スイッチをオフしてから情報保持回路内の情報が消失するまでには、ある時間(TR)を要する。そのため、文献２では、電源スイッチをオフしてからTR時間経過しないうちに電源スイッチを再度オンする（以下、この再電源投入をリフレッシュ動作と呼ぶ）。その後一定時間後にまた電源スイッチをオフし、それを繰り返すことで情報保持回路内の情報の消失を防ぎ、かつサブスレッショルドリーク電流による回路ブロックの電力消費を削減する。

また、”A Novel Powering-down Scheme for Low Vt CMOS Circuits”, Symposium on VLSI Circuits Digest of Technical Papers, pp. 44-45, 1998 (以下、文献３と記す)に記載されている方法では、電源スイッチと回路ブロックの接続関係は文献２のものと同一である。文献３においては、電源スイッチと並列にダイオードを接続することで、電源スイッチオフ時の回路ブロックへ供給される電源の電圧（電源側と接地側の電位差）の過剰な低下をクランプし、回路ブロック中の情報保持回路の情報消失を防いでいる。文献３に例示されている数値例では、電源スイッチオフ時の回路ブロックへ供給される電源の電圧差は0.7V以上であり、回路ブロックを構成しているMOSトランジスタのしきい値電圧(PMOSは-0.14V、NMOSは0.31V)となっている。

"Identifying defects in deep-submicron CMOS Ics", IEEE Spectrum, pp. 66-71, September, 1996 "A Low Power Data Holding Circuit with an Intermittent Power Supply scheme", Symposium on VLSI Circuits Digest of Technical Papers, pp. 14-15, 1996 "A Novel Powering-down Scheme for Low Vt CMOS Circuits", Symposium on VLSI Circuits Digest of Technical Papers, pp. 44-45, 1998

電源スイッチは十分に絶対値の大きなしきい値電圧を持つMOSトランジスタで構成されており、文献２の方法では、チップの待機時中に電源スイッチのオン・オフを繰り返し、回路ブロック内のノードの充放電を繰り返している。一般に電源スイッチには、回路ブロックの動作時の速度劣化を防ぐために大きなサイズのMOSトランジスタが使用される。また、回路ブロックの全ノードの寄生容量は回路規模にも依存し、数nFを超える場合もある。したがって、電源スイッチのオン・オフの繰り返し及び回路ブロック内のノードの充放電の繰り返しは、チップの電力消費を増加させてしまう。

一方、文献３の方法では、電源スイッチオフ時の回路ブロックへ供給される電源の電圧（電源側と接地側の電位差）は、回路ブロックを構成しているMOSトランジスタのしきい値電圧(PMOSは-0.14V、NMOSは0.31V)の絶対値よりも大きくされている。

本発明者らは、電源スイッチオフ時の電源電圧をMOSトランジスタのしきい値電圧の絶対値よりも低くしてもなお情報保持回路の情報を維持できることを見いだし、情報保持回路の情報を維持しつつ、さらにリーク電力低減可能な構成を発明するに至ったものである。

上記課題を解決するための本発明の代表的な実施例は、第一のMOSトランジスタを有する回路ブロックと、第二のMOSトランジスタと電流源を有するリーク電流制御回路、を具備する半導体集積回路装置において、上記第二のMOSトランジスタのソース・ドレイン経路は、動作電位が供給される電位点と上記回路ブロックの電源線との間に設け、上記電流源は、上記電源線に接続し、第一の状態では、上記電源線は上記第二のMOSトランジスタによって第一電圧に駆動し、第二の状態では、上記電源線は上記電流源に流れる電流によって、第二電圧に制御し、第二の状態における第一のMOSトランジスタのソース・ドレイン間電圧に印加される電圧は、第一の状態における第一のMOSトランジスタのソース・ドレイン間電圧に印加される電圧よりも小さくする。

回路ブロックが待機状態の時に、各種リーク電流（サブスレッショルドリーク電流、GIDL電流、ゲートトンネルリーク電流など）を削減しつつ、回路ブロック内の情報保持回路に格納されている情報を保持できる。また、回路ブロックが動作状態の時には、回路ブロックを高速に動作させることができる。

＜第１の実施の形態＞
図１は本発明の基本的な構成例である。CKTは回路ブロック、PSW1は電源スイッチ、PSW2は電流源、VDDは電源で電圧は例えば1.0V、VVDDは仮想電源線、VSSは接地で電圧は0V、PSCは電源スイッチコントローラを示している。回路ブロックCKTは、図１に示されているように例えば、インバータINV、ＮＡＮＤ回路NAND、ＮＯＲ回路NOR、フリップフロップ回路FFなどからなる論理回路LG1や、メモリセルアレイMARY、ワードデコーダDEC、センスアンプSAなどからなるメモリMEM1などから構成されている。回路ブロックCKTは論理回路LG1のみ、またはメモリMEM1のみという構成もあり得る。論理回路LG1のフリップフロップFF、メモリセルアレイMARYのように情報保持回路が含まれていることが一つの特徴である。ここで情報保持回路は、揮発性の情報保持機能のある回路であって、特にその情報がCMOS論理によって決定されるものである。

電源コントローラPSCは電源VDDと仮想電源線VVDD間に接続された電源スイッチPSW1のオン・オフを制御し、仮想電源線VVDDと電源VDDに流れる電流を制御している。電流源も電源VDDと仮想電源線VVDDの間に接続され、電源VDDから仮想電源線VVDDへ流れる電流を制限している。回路ブロックCKTは仮想電源線VVDDと接地VSSの間に接続されており、回路ブロックCKTに対しては仮想電源線が実質的な電源に相当することになる。すなわち、動作時に回路ブロックへ供給する電流は主に電源スイッチPSW1から、待機時に回路ブロックへ供給する電流は主に電流源PSW2から供給する。図１には図示しないが、電源VDDの電位は回路ブロックCKTの動作電位であって、安定化された電源回路から供給される。

以下、図１の動作例を図２のタイミングチャートを用いて示す。時刻T1以前では、電源スイッチコントローラPSCによって電源スイッチPSW1のゲート信号PSWGATE1はロウレベルに駆動され、電源スイッチPSW1がオン状態になっている。この状態では電源スイッチPSW1を介して回路ブロックCKTに電源が供給されるために仮想電源線VVDDはVDD電位になり、回路ブロックCKTは動作可能状態(動作状態)になっている。時刻T1では、電源スイッチコントローラPSCによって電源スイッチPSW1のゲート信号PSWGATE1はハイレベルに駆動され、電源スイッチPSW1はオフ状態になる。電源スイッチPSW1がオフ状態になることにより、回路ブロックCKTの仮想電源線VVDDから接地VSSに流れるリーク電流によって、仮想電源線VVDDは徐々に放電されてゆく。仮想電源線VVDDの電位が低くなるにしたがい、始め(時刻T1)では大きかったIoff(CKT)（回路ブロックCKTに流れるリーク電流をIoff(CKT)と表記する。以下も同様である。）も徐々に小さい値となる（時刻T1から時刻T2の間）。やがて、仮想電源線VVDDはある電圧レベルVFNLに収束する(時刻T2から時刻T3の間)。この収束する電圧レベルは、回路ブロックCKTの仮想電源線VVDDから接地VSSに流れるリーク電流(Ioff(CKT))が、電源VDDから仮想電源線VVDDへ流れる電源スイッチPSW1のオフ電流(Ioff(PSW1))と電源VDDから電流源PSW2を介して仮想電源線VVDDへ流れる電流I(PSW2)を加えた値に等しくなるという条件で決定される。

特に限定しないが簡単のために、Ioff(PSW1) ≪ I(PSW2)という条件に設定する。例えば、電源スイッチPSW1を構成しているPMOSトランジスタのしきい値電圧の絶対値を、電流源PSW2を構成しているPMOSトランジスタのしきい値の絶対値よりも大きくすればよい。この場合、上記仮想電源線VVDDが収束する条件は、Ioff(CKT) = I(PSW2)となる。このように、電流源PSW2を仮想電源線VVDDの電圧の過剰な低下を防ぐ目的に用いる。これにより、初期(時刻T1)のIoff(CKT)が大きくても、結局はそれがI(PSW2)に等しくなるように仮想電源線VVDDの電位が低下して自動的に安定点に達し、その時のIoff(CKT)の値はI(PSW2)の値で制約されることになる。すなわち、電流源PSW2は回路ブロックCKTのリーク電流制限回路として働く。

本明細書において、MOSトランジスタのしきい値電圧Vthは、MOSトランジスタのドレイン電流（この電流にはサブスレッショルドリーク電流を含まない）が流れ始めるときのゲート電圧の値であり、以下のような一般的に広く用いられている定義で定める。ゲート電圧Vgsが十分大きく、ドレイン電圧Vdsも十分大きな飽和領域では、ドレイン電流Idsは(Vgs-Vth)のγ乗に比例する。したがって、ドレイン電流Idsの1/γ乗は、図４１に示したように十分に大きなゲート電圧Vgsにおいて直線になる。したがって例えば、しきい値電圧Vthは図４１に示されたようにして(Vgs-Vth)の1/γ乗の直線部分の接線から、図４１の如く読み取ることができる。なお、γの値はMOSトランジスタのゲート長に大きく依存する。一般にゲート長Lgが１μｍ程度の長チャネルMOSトランジスタでは、γは２程度の値となり、ゲート長Lgが0.25μｍ以下の短チャネルMOSトランジスタでは、γは２より小さな値で、例えば1.4程度の値となる。

以上のように本発明では、回路ブロックCKTの、待機時のサブスレッショルドリーク電流やゲートトンネルリーク電流などのあらゆるリーク電流の大きさを、電流源PSW2によって決定し、その値は動作時に回路ブロックCKTに流れるリーク電流よりも小さい値となる。以下、そのメカニズムを詳しく説明する。

一般に仮想電源線VVDDの電位が小さいほど、Ioff(CKT)は小さくなる。この理由を回路ブロックCKT内のインバータINVに流れるリーク電流を例に説明する。
（１）仮想電源線VVDDの電位が小さくなることにより、PMOSトランジスタMP1のソース電位が小さい電圧になる。一方、PMOSトランジスタMP1の基板電位は電源VDDに接続されており、一定の電圧である。そのためにソース・基板間に逆方向バイアスが印加され、基板バイアス効果によってPMOSトランジスタMP1のしきい値電圧が上昇する。これによってPMOSトランジスタMP1のソース・ドレイン間を流れるサブスレッショルドリーク電流が減少する。
（２）仮想電源線VVDDの電位が小さくなることにより、PMOSトランジスタとNMOSトランジスタのソース・ドレイン間電圧が小さくなる。これにより、DIBL(Drain Induced Barrier Lowering)効果によってPMOSトランジスタとNMOSトランジスタのしきい値電圧が上昇する。これによってPMOSトランジスタと、NMOSトランジスタのソース・ドレイン間を流れるサブスレッショルドリーク電流が減少する。なお、このDIBL効果は基板・ソース間が上記（１）のように逆方向バイアスされていることで、より顕著に現れる。
（３）仮想電源線VVDDの電位が小さくなることにより、PMOSトランジスタとNMOSトランジスタのソース・ゲート間電圧およびドレイン・ゲート間電圧が小さくなる。これにより、ゲート絶縁膜を流れるゲートトンネル電流が減少する。また、ドレインあるいはソースから基板に流れるGIDL(Gate Induced Drain Leakage)電流も減少する。

図３は本発明によるリーク削減効果を示す実測事例である。NMOSトランジスタのしきい値電圧Vthのドレイン・ソース間電圧VDS依存性の実測値を示している。製造プロセスは0.13μm CMOS(ゲート酸化膜厚は1.9nm)で、測定温度は室温である。パラメータとしてソース・基板間電圧VBSを用いている。VBSを逆方向バイアスし、VDSを小さくすることで、しきい値電圧が約0.15V高くなっている。これは、サブスレッショルドスロープ係数Sを75mV/decとすると、ドレイン・ソース間に流れるリーク電流を約２桁削減できることを意味している。

また、本発明では、図２に示されているように、回路ブロックCKT中の情報保持回路内に格納された情報を保持するため、待機時の仮想電源線VVDDの収束電圧値VFNLは、情報保持回路の格納する情報を保持できる最小の電圧VRTNよりも高いことである。図２の数値例では、VDDは1.0V、VFNLは0.4V、VRTNは0.2Vである。文献２では電流源PSW2に相当するものが存在しないために、待機時には回路ブロックの電源は完全に遮断され、Ioff(CKT) = Ioff(PSW1) ≒ 0になるまで仮想電源線VVDD電位が放電されて、0Vになってしまう。したがって、図４に示したようにVFNL = 0 < VRTNとなり、情報保持回路内に蓄えられた情報を保持することができない。一方、文献３では待機時の電源電圧を、回路ブロックCKTを構成するMOSトランジスタのしきい値電圧の絶対値よりも大きな値としている。これは待機時に電源電圧をMOSトランジスタのしきい値電圧よりも小さくするとオン状態のMOSトランジスタが遮断し、論理が失われると懸念したものと推測される。しかしながら、CMOS論理回路では電源電圧をMOSトランジスタのしきい値電圧よりも小さくすることと、その論理状態が失われることと等価ではない。発明者らは第１導電型のMOSトランジスタと第２導電型のMOSトランジスタとが直列接続されたCMOS論理回路では、オン状態にある第１導電型のMOSトランジスタの流しうる電流とオフ状態にある第２導電型のMOSトランジスタの流しうる電流とのオン・オフ比でその論理状態が維持されるか否かが決定されることに着目した。

CMOS論理回路の代表例として回路ブロックCKT内のインバータINVを例に、リーク電流低減メカニズム及び情報保持回路で情報が維持されるメカニズムを説明する。図５はインバータINVの動作時の特性図である。横軸はインバータの入力電圧で、PMOSトランジスタMP1とNMOSトランジスタMN1のゲート信号電圧に相当する。縦軸は各ゲート電圧時のドレイン電流値I(ds)を対数表示している。インバータINVの入力がハイレベル(電圧としては電源電圧VDD)の場合、PMOSトランジスタMP1はオフ状態で、特性図でd1のポイントとなり、MP1のドレイン電流はIoff1_pだけ流れる。また、NMOSトランジスタMN1はオン状態で、特性図ではc1のポイントとなり、MN1のドレイン電流はIon1_nだけ流れる。一方、インバータの入力がロウレベル(電圧としては接地VSS)の場合、PMOSトランジスタMP1はオン状態で、特性図でa1のポイントとなり、MP1のドレイン電流はIon1_pだけ流れる。また、NMOSトランジスタMN1はオフ状態で、特性図ではb1のポイントとなり、MN1のドレイン電流はIoff1_nだけ流れる。インバータの入力がハイレベルの場合にはIon1_n/Ioff1_pのオン・オフ比があり、インバータの入力がロウレベルの場合にはIon1_p/Ioff1_nのオン・オフ比があることがわかる。いずれにしても１以上の十分なオン・オフ比が得られていることがわかる。またリーク電流に関しては、インバータの入力がロウレベルの場合には、Ioff1_nの電流が、インバータの入力がハイレベルの場合には、Ioff1_pの電流が流れることがわかる。一方、図６は回路ブロックCKTが待機時に仮想電源線VVDDの電位がV1まで放電されたときの、インバータINVの特性図である。図６に示されるように、電位V1は通常時のMOSトランジスタのしきい値電圧の絶対値よりも小さくされる。しかしこの場合であっても、インバータの入力がハイレベルの場合にはIon2_n/Ioff2_pのオン・オフ比があり、インバータの入力がロウレベルの場合にはIon2_p/Ioff2_nのオン・オフ比があることがわかる。いずれにしても１以上の十分なオン・オフ比が得られていることがわかる。したがって、論理回路として正常に論理状態を維持できるため、CMOS論理に基づき情報を記憶する情報記憶回路においてもその内部に蓄積された情報を正しく保持できるのである。論理状態を維持するための特別な保持回路も必要ない。また、リーク電流に関しては、インバータの入力がロウレベルの場合には、Ioff2_nの電流が、インバータの入力がハイレベルの場合には、Ioff2_pの電流が流れることがわかる。前述の効果（基板バイアス効果、DIBL効果、ゲートリーク削減効果、GIDL電流削減効果）などによって、Ioff2_n < Ioff1_n、Ioff2_p < Ioff1_pとなっており、図５の場合に比較して図６の場合にはインバータのリーク電流は小さくなっている。なお、ここではMOSトランジスタのオン・オフ比に注目して、CMOS回路が正常に論理状態を維持できるかを検討した。例えばインバータの場合を考えると、一般に上記オン・オフ比が１以上の場合でも、そのオン・オフ比特性が悪く、インバータの増幅率の絶対値が全ての入力電圧レベルで１以下になってしまう場合には、多段に接続のインバータ全体で、正常に論理状態が維持できるとは保証できない。本明細書でいう十分なオン・オフ比が得られている状態とは、多段のCMOS回路全体、あるいはSRAMのメモリセルのようにポジティブフィードバックループを持つ回路で、正常に論理状態が維持できる状態を言う。

つぎに、回路ブロックCKT内の情報保持回路、例えばSRAMセル、フリップフロップ回路FFがその中に蓄積している情報を保持できる最小の電圧VRTNについて検討する。

図７は回路ブロックCKTが待機時に仮想電源線VVDDの電位が図６の電圧V1よりもさらに低い電圧V2まで放電されたときの、インバータINVの特性図である。インバータの入力がハイレベルの場合にはIon3_n/Ioff3_pのオン・オフ比があり、１以上の十分なオン・オフ比が得られているが、インバータの入力がロウレベルの場合にはIon3_p /Ioff3_n < 1となっており、十分なオン・オフ比が得られていないことがわかる。このとき、インバータの入力がロウレベルの場合にはインバータの論理が反転するおそれが生じる。

図６と図７の検討によって、インバータINVが正常に論理状態を維持するための仮想電源線VVDDの待機時電圧はV1からV2の間にある値として定めることができる。また同様にして、例えば６つのトランジスタを用いたいわゆる完全CMOS型スタティックRAM(SRAM)の場合でも、正常動作する最小の仮想電源電圧を決定することができる。ここでいう正常動作とは、あくまで情報保持回路内の情報を保持できるという意味である。ＡＣ的に動作する必要はないために、SRAMのスタティック・ノイズ・マージン(SNM)などに注意する必要は少ない。下限電圧VRTNを小さくする場合にはソフトエラー耐性の劣化が懸念されるが、これについては情報保持回路の記憶ノードに容量を付加するなどの処置や、ECCなどのエラー修正回路を付加するなどの処置が有効である。

本発明では、このように回路ブロックCKT内の回路が待機時にそのＤＣ状態（論理状態）を保持できる電圧をVRTNとして定める。この値は、文献３の数値例のようにMOSトランジスタのしきい値電圧の絶対値よりも大きい値である必要はなく、本発明ではMOSトランジスタのしきい値電圧の絶対値よりも小さな電圧であっても待機時に情報保持回路内の情報を保持できることを示した。さらに、文献３ではVFNLに相当する電圧はダイオードのクランプ電圧で決定しているが、図１の構成ではIoff(CKT)とI(PSW2)のつりあいで自動的に決定される。この点については後述する。

なお、図１の実施例ではMOSトランジスタの基板端子に印加する基板電位は、基本的には、PMOSトランジスタは電源VDDが、NMOSトランジスタは接地VSSになっている。本明細書では、基板電位は図１の接続を前提に説明するが、特にこの電位に限定するものではない。図１の接続方法の場合、大きな容量を持つ基板を駆動する必要がない利点がある。しかし、後述するように必要に応じて駆動することもできる。ただし、図１と異なる基板電位の接続の場合には、リーク電流低減効果などが変わることは言うまでない。MOSトランジスタの基板電位を下げることでさらにリーク電流低減効果を高めた変形例について、説明する。

本発明では、待機時の仮想電源線電位の最小値VFNLは、電圧VRTNよりも大きな値である。また、VFNLは小さくなるほど待機時の回路ブロックCKTのリーク低減効果が大きい。したがって、電圧VRTNを小さな値にできればそれだけVFNLを小さくすることができ、回路ブロックCKTのリーク電流を低減できる。図８にVRTNを図１の実施例よりも小さい値にするための変形例である。

図７の検討から、待機時にIon3_p/Ioff3_n < 1となって論理状態の維持が不可能になってしまうのは、待機時の仮想電源線VVDDの放電において、PMOSトランジスタMP1のオン電流(Ion3_p)の低下量に比較して、NMOSトランジスタMN1のオフ電流(Ioff3_n)の低下量が小さいのが原因であることがわかる。そこで、図８の実施例では待機時にNMOSトランジスタMN1の基板電位を制御してNMOSトランジスタのしきい値電圧を高くする。これにより、低い仮想電源線VVDD電位でもIon3_p/Ioff3_n > 1を満たすようにすることが可能になる。VBCが基板バイアス制御回路、VBNがNMOSトランジスタの基板バイアス信号である。この基板電位制御のタイミングチャートを図９に示す。待機時(時刻T1からT3の間)に、基板バイアス信号VBNとして-1.5Vを印加することでNMOSトランジスタMN1のオフ電流(Ioff3_n)を制御する。図１０に図８の構成例におけるインバータの特性図を示す。NMOSトランジスタのしきい値電圧が高くなることで、の待機時のNMOSトランジスタのカーブが図７の場合よりも下方に移行する。これにより、待機時に仮想電源線VVDDの電位が図７と同じ電圧V2まで放電した場合でも、インバータの入力がロウレベルの場合の オン・オフ比(Ion4_p /Ioff4_n)は１以上の十分大きな値になっている。

このように待機時に回路ブロックCKT内のMOSトランジスタの特性をうまく制御すれば、制御しない場合と比較してVRTNをより小さな値にできる。図８の基板バイアス制御はトランジスタの特性を制御する有効は手法の一例である。図１１は回路ブロックCKT内のPMOSトランジスタとNMOSトランジスタの基板バイアスを制御する実施例である。待機時には回路ブロックには低い電圧がその電源として印加されるために、PMOSトランジスタとNMOSトランジスタのしきい値電圧のバランスを調整することが回路を正常動作させるために望ましい。図１１では、図８の実施例に加えて、PMOSトランジスタの基板バイアス信号VBPも制御している。PMOSトランジスタのしきい値電圧を上げることはVRTNが上昇するように作用するが、全体としてリーク電流を低下させる場合、またはPMOSトランジスタとNMOSトランジスタのしきい値電圧のバランスをとるためにPMOSトランジスタとNMOSトランジスタのしきい値電圧を独立に制御できる構成は有効である。

動作時の基板バイアス信号VBP、VBNの電位は特に限定しないが、回路ブロックCKTを高速動作させるためには、VBPには低い電圧（例えばVDDまたはそれ以下の電圧）を、VBNには高い電圧（例えばVSSまたはそれ以上の電圧）を印加すればよい。さらには、回路ブロックCKTに要求される動作速度に応じて、最適な電位を基板バイアス信号VBP、VBNに印加してもよい。図８や図１１では回路ブロックCKTの中のインバータINVの構成例を示しているが、これはCMOS論理回路の典型例として示したに過ぎず、図１の回路ブロックに示したような情報保持回路を含む種々の回路に対して適用できることは言うまでない。特に基板バイアス制御において、MOSトランジスタの基板に印加する基板バイアス電圧の値を、プロセスや温度、電源電圧に応じて決定すれば、プロセスばらつきや温度・電源電圧変動を補償でき、VRTNをより小さな値にできる。

次に、電流源PSW2の具体的な構成を説明する。

VFNLは、回路ブロックCKTの仮想電源線VVDDから接地VSSに流れるリーク電流Ioff(CKT)が、電源VDDから仮想電源線VVDDへ流れる電源スイッチPSW1のオフ電流Ioff(PSW1)と、電源VDDから電流源PSW2を介して仮想電源線VVDDへ流れる電流I(PSW2)を加えた値に等しくなるという条件で決定される。前述のようにIoff(PSW1) ≪ I(PSW2)という条件が成立すれば、VFNLの設定が容易となる。この条件が成立する場合の待機時の仮想電源線VVDDの電位は、定常状態においてIoff(CKT) = I(PSW2)を満たす値となる。Ioff(PSW1) ≪ I(PSW2)という条件は、電源スイッチPSW1や電流源PSW2のデバイスパラメータの選択により満足させることが可能である。さらに、図１２の構成例は、図１３に示したように待機時に電源スイッチPSW1のゲート信号をVDD+αまでオーバドライブする。これにより、電源スイッチPSW1のソース・ゲート間に逆バイアスが印加され、Ioff(PSW1)が小さくなる。Ioff(PSW1) ≪ I(PSW2)という条件を実現するための一方法である。以下、図１２〜１６に所定のVFNLを満たすような電流源PSW2の構成例について説明する。

図１や図１２の構成例では、I(PSW2)はPMOSトランジスタPSW2のゲート信号を電源VDDに接続しているため、I(PSW2)はPMOSトランジスタPSW2のオフ電流で決定される。また、Ioff(CKT)も主にMOSトランジスタのオフ電流で決定される。MOSトランジスタのドレイン・ソース間電流は、拡散電流とドリフト電流が主な成分であり、オン電流はドリフト電流が主で、オフ電流は拡散電流が主な成分である。ドリフト電流と拡散電流はその温度特性が逆であるという特徴がある。I(PSW2)とIoff(CKT)は、どちらともMOSトランジスタのオフ電流が主であり、サブスレッショルドリーク電流が主であるために、温度や電源電圧VDD変動、プロセスばらつきなどに関しての特性変動が同じになりやすい。すなわち、温度変化等の原因によってI(PSW2)が大きくなればIoff(CKT)も大きくなり、I(PSW2)が小さくなればIoff(CKT)も小さくなることで、擬似電源線VVDDの電位の変動は小さく抑えられる。これにより、一つのMOSトランジスタのゲート幅Wだけで待機時リーク電流を決められ、VFNLの設計が容易になるという利点がある。

図１４は図１の電流源PSW2を構成しているPMOSトランジスタのゲート信号をVSSに接続した場合の構成例である。I (PSW2)はPMOSトランジスタPSW2のオン電流で決定される。上記のようにIoff(CKT)は主にトランジスタのオフ電流で決定されるために、図１４の構成の場合、I(PSW2)とIoff(CKT)の温度や電源電圧VDD変動などに関しての特性変動が異なる可能性がある。したがって、I(PSW2)とIoff(CKT)のつりあいで決定されるVFNLの設計は、上記特性変動を十分注意して行う必要が生じる。しかし、I(PSW2)の値をPMOSトランジスタPSW2のオン電流で決定できるということは、回路ブロックCKTの待機時の消費電流を、PMOSトランジスタPSW2のオン電流で決定できるために、図１のようにPMOSトランジスタPSW2のオフ電流でそれを決定する場合と比較して、温度依存性が小さく、その動作特性が安定しているという利点がある。また、電流源PSW2には回路ブロックCKT中の情報保持回路の情報を維持するだけの電流を流す必要があり、この電流をトランジスタのオン電流で供給するためにより小面積で電流源PSW2を実現できるという利点がある。

また、図１５はI(PSW2)を抵抗R1で決定されるようにした実施例である。抵抗の実施方法は特に限定しない。拡散抵抗でもよいし、ウェル抵抗、ゲート配線抵抗でもよい。抵抗で実現した場合には、温度依存性の小さい電流源PSW2を実現できるという利点がある。

図１６はI(PSW2)を定電流回路で実現した実施例である。定電流回路IS1は、PMOSトランジスタMP10、MN11と、定電流源IS10から構成されている。定電流回路で構成することにより、待機時の回路ブロックのリーク電流値を、仮想電源線VVDDの電位や回路ブロックCKTの規模に依存せずに、定電流回路で定められた電流で決定できるという利点がある。

以上、電流源PSW2の様々な構成例を示した。本発明においては、動作状態では主に電源スイッチPSW1で回路ブロックCKTに電源を供給し、待機状態では主に電流源PSW2によって回路ブロックCKTに電源を供給する。待機時のVFNLがIoff(CKT)と電流源PSW2の電流とのつりあいで決定され、VFNL > VRTNを満たすことが重要であり、電流源の構造は上述のものには限られない。したがって、電流源PSW2を省き、待機時の電源スイッチPSW1のオフ電流Ioff(PSW1)とIoff(CKT)のつりあいでVFNLを決定し、VFNL > VRTNとなるように電源スイッチPSW1の大きさやしきい値電圧、あるいはゲート絶縁膜厚（本明細書では、ゲート絶縁膜厚はゲート絶縁膜材料の誘電率等を考慮した実効的なゲート絶縁膜厚をいう）、ゲート信号振幅などを決定する構成も可能である。

例えば動作時に電源スイッチPSW1に流す必要のある電流が数A、待機時の回路ブロックCKTのリーク電流を数百μAとすると、電源スイッチPSW1のオン・オフ比は４桁あればよいことになる。このように電源スイッチPSW1に要求されるオン・オフ比が小さい場合には、図１の構成から電流源PSW2を省き、電源スイッチPSW1の制御により本発明のリーク削減方法を実現できる。このような電流源PSW2を除いた構成が回路のオーバーヘッドを小さくする利点がある一方、電流源PSW2を設置することの利点は設計の自由度が大きいことである。例えば、電源スイッチのオン・オフ比が大きな場合には、そのオン・オフ比を実現できる電源スイッチPSW1の設計を検討すればよく、待機時のIoff(PSW1)とIoff(CKT)とのつりあいといったことを考慮する必要がない。動作時に回路ブロックCKTへ供給する電流は電源スイッチPSW1から、待機時に回路ブロックCKTへ供給する電流は電流源PSW2からというように別々の回路で行うことは、これらリーク電流制御回路の設計を容易化する。

図１７は、待機時のVFNLの設定するための別の構成例である。図１７では待機時に電圧源VFNLGENから所定の降圧電圧VFNLを発生し、仮想電源線VVDDを駆動する。動作状態では電源スイッチPSW1で回路ブロックに電源を供給し、待機状態では電圧源VFNLGENによって回路ブロックに電源を供給する。待機時に電圧源VFNLGENから発生するVFNLの値は、VRTN以上の値であればよいが、低い電圧であるほど、待機時の回路ブロックCKTのリーク電流をより小さい値にできることはいうまでない。電圧源VFNLGENの構造は特に限定しない。電圧源VFNLGENを回路ブロックCKTが集積されているチップと同一チップ上に集積する場合には、例えば電源電圧VDDを公知の降圧回路により所望のVFNLを発生する構成で実現可能である。また、そのチップの外部に設置してもよい。図１７のように直接VFNLを電圧源VFNLGENで生成する場合には、仮想電源線VVDDの電位をVRTNに近い電圧に設計できるという利点がある。また、電圧源VFNLGENの出力電圧VFNLを電源VDDの電圧、温度、プロセス条件等に応じて自動的に制御することもできる。

本発明は、回路ブロック内の情報保持回路内の情報を保持したまま、回路ブロックのリーク電流による電力消費を大きく削減する待機状態を有することが特徴である。この待機状態をリテンション待機状態と呼ぶものとする。このリテンション待機状態に加えて、電流源PSW2に流れる電流を小さくしたり、電圧源VFNLGENの電圧を小さく（図１７の構成）することで、VFNLをより小さい値(VRTN以下の値)にする状態を設けてもよい。この構成により、回路ブロック内の情報保持回路の情報は消失してしまうが、リテンション待機時状態よりも低電力な待機時状態(リテンション待機状態と対比して、ディープ待機状態と呼ぶ。本明細書では両者を区別する場合にこれらの用語を用いる。)が実現できる。

一例として、図１４の構成例においてディープ待機状態を実現する構成例を図１８に示す。図１８では電流源PSW2のゲート信号PSWGATE1aを電源スイッチコントローラPSCによって制御している。図１９は図１８の動作の一例を示したタイミングチャートである。時刻T1から時刻T2までがリテンション待機状態で、電源スイッチコントローラPSCによって図１４の実施例の場合と同じように電流源PSW2のゲート信号にはロウレベルが印加されている。時刻T2から時刻T3がディープ待機時状態であり、電源スイッチコントローラPSCによって、電流源PSW2のゲート信号にはハイレベルが印加されている。リテンション待機状態では、I (PSW2)はPMOSトランジスタPSW2のオン電流で決定され、そのオン電流とIoff(CKT)のとりあいでVFNLが決定され、VFNL > VRTNを満たしている。しかし、時刻T2から時刻T3ではPMOSトランジスタPSW2がオフするため、VFNLはほぼ0Vに近い値（当然、VRTN以下の値）となる。ディープ待機状態は情報保持回路の情報の保持ができない代わりに、リテンション待機状態よりもより低リーク電流であるという利点がある。情報保持回路の情報の保持が不要な場合には、ディープ待機状態に移行して、消費電力を更に削減することができる。

以上の構成例では、電源スイッチPSW1にはPMOSトランジスタを用い、待機時には電源VDDと仮想電源線VVDD間に流れる電流を制御していた。しかし、図２０に示したように、電源スイッチとしてNMOSトランジスタPSW1nを用い、待機時に仮想接地線VVSSと接地VSSの間に流れる電流を制御してもよい。図１の電流源PSW2に相当する構成が、図２０ではNMOSトランジスタPSW2nで実現されている。動作時の電源スイッチのオン抵抗は小さい方が、仮想電源線VVDDあるいは仮想接地線VVSSのインピーダンスを小さくできるために、本発明を適用したことによる回路ブロックCKTの速度低下を防ぐことができる。一般にNMOSトランジスタはPMOSトランジスタと比較して、ゲート幅あたりのオン抵抗が小さい。したがって、図２０の構成例の方が、図１の構成例よりも同程度の面積オーバーヘッドで動作時の回路ブロックの速度低下を小さく抑えることができ、または小さな面積オーバーヘッドで同等の動作速度の回路ブロックを実現できる。また、図２１は図１と図２０を合わせた構成である。図２１の構成例では電流源PSW2、電流源PSW2nの双方を設けているが、いずれか一方のみとする構成も可能である。これらの構成に対して、本明細書で説明する種々の変形例が適用できることはいうまでもない。但し、極性が異なる場合もある。例えば、図２０の構成例において図８で説明した基板バイアス制御を適用するためには図８のようなNMOSトランジスタではなく、PMOSトランジスタのしきい値電圧を上げるように構成する必要がある。また、以降の説明においても、電源スイッチ、電流源としてPMOSトランジスタを用いる構成を例にとって説明するが、これらを図２０または図２１の構成により実現することが可能であることはいうまでもない。

電源スイッチを構成しているMOSトランジスタのゲート絶縁膜の厚さや材料は限定していない。動作時に電源スイッチPSW1の面積あたりのオン抵抗を小さくするという意味では、電源スイッチPSW1を構成しているMOSトランジスタもゲート絶縁膜は薄く、しきい値電圧の絶対値は小さくする方がよい。しかし、ゲート絶縁膜厚が薄いとゲート電極に大きな電圧を印加できない場合がある。また、待機時にゲートトンネルリーク電流を削減するためには、回路ブロックCKTを構成しているMOSトランジスタのゲートトンネルリーク電流の合計値よりも小さいゲートトンネルリーク電流のMOSトランジスタを電源スイッチPSW1に用いた方がよい。これらのトレードオフの関係を全て満たすようにする構成の一つが、回路ブロックCKTを構成しているMOSトランジスタと比較して、電源スイッチPSW1を構成しているMOSトランジスタのゲート絶縁膜厚を厚くし、かつ電源スイッチPSW1のゲート端子に印加する電圧振幅を電源VDD電源よりも大きくすることである。かかる構成を採用する場合には、電源スイッチPSW1を構成するMOSトランジスタには、回路ブロックCKTを集積しているチップにおいて、チップ外部とのインターフェースをとるためのI/O回路（入力バッファまたは出力バッファ）に用いられているMOSトランジスタを用いることができる。なぜなら一般に、入力バッファまたは出力バッファに用いられるMOSトランジスタは耐圧を高くするために、回路ブロックを構成しているMOSトランジスタのゲート絶縁膜厚よりも厚いゲート絶縁膜厚を用いているからである。このように電源スイッチとI/O回路に用いるトランジスタを共通化すると、チップ全体で使用するMOSトランジスタの絶縁膜厚の種類を少なくすることができ、ひいては低コスト化できる。この場合には、ゲート信号PSWGATE1の振幅は、I/O電圧と同じとすることができる。これにより、動作時にオン抵抗を小さくすることができ、待機時には十分リーク電流が小さな電源スイッチが実現できる。

また、電源スイッチPSW1のしきい値電圧には回路ブロックを構成しているMOSトランジスタのしきい値電圧よりも高いものを用いてもよい。これにより、Ioff(PSW1) ≪ I(PSW2)という条件を容易に満たすことが可能になり、VFNLがI(PSW2)によって決定できる結果、本発明の設計が容易になる。また、電流源PSW2のゲート長は回路ブロックCKTを構成するMOSトランジスタのゲート長よりも太くても良い。このような構成はプロセスによるしきい値ばらつきを小さくすることができ、待機状態の回路ブロックCKTに流れるリーク電流の大きさをプロセスばらつきに鈍感にできる。

次に電源スイッチコントローラPSCについての実施例を示す。

図２２は電源スイッチコントローラPSCのインターフェースの実施例である。電源スイッチPSW1及び電流源PSW2を制御する電源スイッチコントローラPSCは、電力制御回路PMGにより制御する構成とする。これにより、回路ブロックCKT個別の低リーク化機構の設計とチップ全体の低消費電力化のための電力制御回路PMGの設計とを独立に行うことができる。電力制御回路PMGと電源スイッチコントローラPSCとの間の要求線REQと応答線ACKによるハンドシェイクによって、電源スイッチPSW1のオン・オフを制御し、回路ブロックの状態を制御している。ここでは、要求線REQをハイレベルにすることで電源スイッチPSW1をオンし、回路ブロックCKTを動作状態に制御する。完全に電源スイッチPSW1がオンし、仮想電源線VVDDに電源VDDの電位が充電された後、応答線ACKがハイレベルになることで、電源スイッチコントローラ外部（電力制御回路PMG）に回路ブロックが動作状態に移行したことを通知する。逆に、要求線REQをロウレベルにすることで電源スイッチPSW1をオフし、回路ブロックを待機状態に制御する。完全に電源スイッチPSW1がオフし、応答線ACKがロウレベルになることで、電源スイッチコントローラ外部に回路ブロックが待機状態に移行したことを通知する。

回路ブロックを使用する装置は、電源スイッチPSW1が完全にオンしていない状態で回路ブロックを使用した場合、回路ブロックが誤作動してしまうという可能性がある。図２２の実施例では、回路ブロックが動作状態に遷移し、完全に回路ブロックを使用できるようになったことが応答線ACKで検出できるため、この誤作動を防止できる。

図２３は電源スイッチコントローラPSCのより詳細な実施例である。C1は小さい駆動能力を持つゲート信号PSWGATE1の駆動回路（以下、高インピーダンス駆動回路と記す）、C2はC1よりも大きな駆動能力を持つゲート信号PSWGATE1の駆動回路（以下、低インピーダンス駆動回路と記す）、C3はゲート信号PSWGATE1の電位検出回路、C1DRVはC1制御回路、C2DRVはC2制御回路、TM1はタイマを示している。

以下、図２３の動作例を図２４のタイミングチャートを用いて示す。待機状態から動作状態に遷移する場合、時刻T1で要求線REQがハイレベルになることで、まずC1制御回路C1DRVを介して、C1によってゲート信号PSWGATE1が高インピーダンスで駆動される。時刻T1Aでゲート信号PSWGATE1があるレベル(Vth1)まで駆動させたことを、電位検出回路C3で検出し、タイマTIM1によってTRG1がハイレベルに駆動される。これにより、C2制御回路C2DRVを介して、C2によってゲート信号PSWGATE1が低インピーダンスに駆動される。タイマTM1は時刻T1から時刻T1Aまでの時間TAを計測し、時間TAと所定の関係（例えば１／２）をもって定められるある時間TB後(図２４の例では時刻T1B)に応答線ACKをハイレベルに駆動する。タイマの特性（時間TAと時間TBとの関係）は特に限定しないが、時刻T1Bでゲート信号PSWGATE1が完全にロウレベルに駆動され、さらに仮想電源線VVDDが完全に電源VDDの電位まで充電されているようにすればよい。

動作状態から待機状態に遷移する場合、時刻T2で要求線REQがロウレベルになることで、まずC1制御回路C1DRVを介して、C1によってゲート信号PSWGATE1が高インピーダンスで駆動される。時刻T2Aでゲート信号PSWGATE1があるレベルVth2まで駆動させたことを、電位検出回路C3で検出し、タイマTIM1によってTRG1がロウレベルに駆動される。これにより、C2制御回路C2DRVを介して、C2によってゲート信号PSWGATE1が低インピーダンスに駆動する。タイマは時刻T2から時刻T2Aまでの時間をもとに、ある時間後(時刻T2B)に応答線ACKをロウレベルに駆動する。タイマの特性（時刻T2Bから時刻T2Aまでの時間TA'と時刻T2Aから時刻T2Bまでの時間TB'との関係）は特に限定しない。例えば、TA'/TB'=2でもよい。

本発明の待機状態では情報保持回路内の情報が保持されるという特徴がある。当然、待機時状態から動作状態への遷移時および、動作状態から待機状態への遷移時にも情報保持回路内の情報が保持されていなければならない。待機時状態から動作状態への遷移時には、仮想電源線VVDDからのカップリングノイズによって情報保持回路内の情報が破壊される懸念がある。図２３の構成例はこの問題に対処するものであって、ゲート信号PSWGATE1を高インピーダンスの駆動回路C1及び低インピーダンスの駆動回路C2を用いて、スルーレートが小さくなるように駆動しているため、仮想電源線VVDDからのカップリングノイズを小さくして、情報保持回路内の情報の破壊を防ぐことができる。

ここで、待機状態から動作状態への遷移時の、仮想電源線VVDDのスルーレートdV/dtの決定方法としては特に限定しない。例えば、仮想電源線VVDDとその記憶ノードとの間のカップリング容量をCpとすると、記憶ノードにはCp * dV/dtの電流が流れ出す。記憶ノードに流れても記憶が破壊されない記憶ノードからの流出電流の上限をImaxとすると、Imax > Cp * dV/dtを満たすようにスルーレートdV/dtを決定すればよい。Imaxについては、例えば図６の例ではIon2_nが目安になる。図６のインバータの入力がハイレベル(電圧ではV1)の場合、インバータの出力にIon2_nよりも大きな電流が印加されると、インバータの出力電圧をロウレベルに駆動しているNMOSトランジスタの電流(Ion2_n)よりも大きな電流が流れることになり、インバータの出力をロウレベルに保持できなくなって誤作動する。

また、一般に待機時状態から動作状態への遷移時には、仮想電源線VVDDの充電や、回路ブロックCKT内のハイレベルになっているノードの充電など、大きな容量を電源VDDの電位まで充電する必要がある。この充電の際には大きな突入電流が電源VDDに流れてしまう懸念がある。大きな突入電流は電源VDDの電圧降下を生み、電源VDDを使用している他の回路が誤作動されてしなう危険性がある。図２３の構成例で仮想電源線VVDDのスルーレートが小さいため、上記大きな容量の充電をゆっくりと行うことになるため、上記突入電流を小さくでき、誤作動を防ぐことができる。

図２５の構成例では、図２３の構成例のようにゲート信号PSWGATE1の電位を検出し、さらにタイマを用いて応答線ACKを生成しているのではなく、仮想電源線VVDDの電位を検出して応答線ACKを生成している。SENS1は仮想電源線電位検出回路である。

図２５の動作例を図２６のタイミングチャートを用いて示す。待機状態から動作状態に遷移する場合、時刻T1で要求線REQがハイレベルになることで、まずC1制御回路C1DRVを介して、C1によってゲート信号PSWGATE1が高インピーダンスで駆動される。時刻T1Cで仮想電源線VVDDがあるレベルVth3まで駆動させたことを、仮想電源線電位検出回路SENS1で検出し、応答線ACKをハイレベルに駆動している。同時に、C2制御回路C2DRVを介して、C2によってゲート信号PSWGATE1が低インピーダンスに駆動している。動作状態から待機状態に遷移する場合、時刻T2で要求線REQがロウレベルになることで、C1制御回路C1DRVを介して、C1によってゲート信号PSWGATE1が高インピーダンスで駆動し、C2制御回路C2DRVを介して、C2によってゲート信号PSWGATE1が低インピーダンスに駆動されている。

図２７では、待機状態から動作状態への遷移時における仮想電源線VVDDの駆動を、電源スイッチPSW1とは別の、電源スイッチPSW1sによって行っている。電源スイッチPSW1sは電源スイッチPSW1よりも駆動力が小さい（面積も小さい）。図２８は動作例のタイミングチャートである。待機状態から動作状態に遷移する場合、時刻T1で要求線REQがハイレベルになることで、まずC1制御回路C1DRVを介して、電源スイッチPSW1sがオンされる。時刻T1Cで仮想電源線VVDDがあるレベルVth3まで駆動させたことを、仮想電源線電位検出回路SENS1で検出し、応答線ACKをハイレベルに駆動している。同時に、C2制御回路C2DRVを介して、C2によってゲート信号PSWGATE1が低インピーダンスに駆動している。動作状態から待機状態に遷移する場合、時刻T2で要求線REQがロウレベルになることで、C1制御回路C1DRVによって電源スイッチPSW1sがオフされ、C2制御回路C2DRVを介して、C2によってゲート信号PSWGATE1が低インピーダンスに駆動されている。このように図２７の構成例では仮想電源線VVDDのスルーレート制御を、小さな電源スイッチPSW1sを用いて仮想電源線VVDDを駆動することで実現している。

図２９は、図２３の応答線ACK信号の生成方法と図２７の仮想電源線VVDDのスルーレート制御とを併用する構成例である。SENS2が仮想電源線電位検出回路、TIM2がタイマである。図３０は動作例のタイミングチャートである。待機状態から動作状態に遷移する場合、時刻T1で要求線REQがハイレベルになることで、まずC1制御回路C1DRVを介して、電源スイッチPSW1sがオンされる。時刻T1Cで仮想電源線VVDDがあるレベルVth3まで駆動させたことを、仮想電源線電位検出回路SENS2で検出し、これによりC2制御回路C2DRVを介して、C2によってゲート信号PSWGATE1が低インピーダンスに駆動される。時刻T1Aでゲート信号PSWGATE1があるレベルVth1まで駆動させたことを、電位検出回路C3で検出し、タイマTIM2によってTRG2がハイレベルに駆動される。

タイマTIM2は時刻T1Cから時刻T1Aまでの時間をもとに、ある時間後(時刻T1B)に応答線ACKをハイレベルに駆動する。タイマの特性（時刻T1Cから時刻T1Aまでの時間TAと、時刻T1Aから時刻T1Bまでの時間TBの関係）は特に限定しないが、時刻T1Bでゲート信号PSWGATE1が完全にロウレベルに駆動され、さらに仮想電源線VVDDが完全に電源VDDの電位まで充電されているようにすればよい。例えば、TA/TB=2でもよい。動作状態から待機状態に遷移する場合、時刻T2で要求線REQがロウレベルになることで、C1制御回路C1DRVによって電源スイッチPSW1sがオフされ、C2制御回路C2DRVを介して、C2によってゲート信号PSWGATE1が低インピーダンスに駆動されている。時刻T2Aでゲート信号PSWGATE1があるレベルVth2まで駆動させたことを、電位検出回路C3で検出し、タイマTIM2によってTRG2がロウレベルに駆動される。タイマTIM2は時刻T2から時刻T2Aまでの時間をもとに、ある時間後(時刻T2B)に応答線ACKをロウレベルに駆動する。タイマの特性（時刻T2Bから時刻T2Aまでの時間TA'と、時刻T2Aから時刻T2Bまでの時間TB'の関係）は特に限定しない。例えば、TA'/TB'=2でもよい。

以上、電源スイッチコントローラPSCの構成例を示した。待機状態から動作状態への遷移時と、動作状態から待機状態への遷移時に情報保持回路内の情報の保持ができるように、電源スイッチPSW1および仮想電源線VVDDの電位を制御する点に特徴を有する。
＜第２の実施の形態＞
以下、本発明の電力制御方法をより具体的な回路に適用した例について説明する。

図３１は、スタティックメモリに対して本発明を適用した図である。CELL11〜CELLm1、CELL1n〜CELLmnはスタティックメモリセル、BL1〜BLmはビット線、/BL1〜/BLmはビット線BL1〜BLmに対する相補信号、WL1〜WLnはワード線を示している。PS1〜PSnが本発明の仮想電源線制御回路で、電源スイッチPSW1と電流源PSW2を含む。ワード線WL1が接続されているメモリセル(CELL11〜CELLm1)の仮想電源線がVL1であり、ワード線WLnが接続されているメモリセル(CELL1n〜CELLmn)の仮想電源線がVLnである。

図３２は図３１の動作例のタイミングチャートである。時刻T1でメモリセルの仮想電源線VL1が、仮想電源線制御回路PS1によって電源VDDまで駆動される。仮想電源線VVDDの電位が電源VDDの電位まで完全に駆動された後、時刻T1'でワード線WL1がハイレベルに駆動される。これにより、ワード線WL1によって選択されたメモリセルCELL11〜CELLm1によってビット線BL1からBLmおよび/BL1から/BLmが駆動され、メモリセル内の情報がビット線に表れる。図３１には簡単のために図示していないが、ビット線に接続されたセンスアンプによってそのビット線の情報が増幅される。仮想電源線VVDDの電位が完全に電源VDDの電位に駆動されない間にワード線がハイレベルに駆動されると、メモリセル内に記憶された情報がビット線からの電流によって破壊されてしまう危険性がある。本発明の手順ではその可能性がない。

時刻T2でワード線WL1をロウレベルに駆動し、その後、時刻T2'で電源スイッチPSW1をオフする。これにより、本発明のリーク削減方法によって、電流源PSW2によりメモリセル内に格納された情報は保持されたまま、メモリセルを流れるリーク電流が削減できる。なお、ワード線をロウレベルに駆動したことを確認してから仮想電源線VVDDの電位を放電しないと、メモリセル内に記憶された情報がビット線からの電流によって破壊されてしまう危険性がある。本発明の手順ではその可能性がない。図３１では簡単のために図示していないが、BL1と/BL1のビット線ペアからBLmと/BLmのビット線ペアの各ビット線ペアには、ビット線イコライザが接続されている。時刻T3では、このビット線イコライザによってビット線を電源VDDの電位までイコライズしている。

なお、メモリセルのゲートトンネルリークが無視できないほど大きい場合、待機時（ワード線がロウレベルの時）にビット線を電源VDD以下の電位に駆動してもよい。これにより、待機時に、メモリセルのトランスファトランジスタのゲート・ソース間電圧を小さくすることができ、そのトランスファトランジスタに流れるゲートトンネルリーク電流を小さくできる。もちろん、その場合にはワード線を時刻T1でハイレベルに駆動する前に、ビット線電位を図３２のように電源VDDの電位まで駆動しておく必要がある(ビット線のリセット動作という)。もちろんこれはビット線をVSSプリチャージする方法にすれば必要ないことは言うまでない。図３３は、ビット線をVDDプリチャージしても、上記ビット線のリセット動作が必要ない例である。

図３３の構成例は、図３１においてPMOSトランジスタで電源スイッチを構成する代わりに、NMOSトランジスタを用いて電源スイッチを構成している。PS1〜PSnが、本発明の仮想電源線制御回路で、NMOSトランジスタを用いて構成した電源スイッチPSW1nと電流源PSW2nを含む。ワード線WL1が接続されているメモリセル(CELL11〜CELLm1)の仮想接地線がSL1であり、ワード線WLnが接続されているメモリセル(CELL1n〜CELLmn)の仮想接地線がSLnである。

図３４は図３３の動作例のタイミングチャートである。時刻T1でワード線WL1をハイレベルに駆動すると同時に、そのワード線が接続されたメモリセルの仮想電源線SL1が、仮想電源線制御回路PS1によって電源VSSまで駆動される。これにより、ワード線WL1によって選択されたメモリセルCELL11〜CELLm1によってビット線BL1〜BLmおよび/BL1〜/BLmが駆動され、メモリセル内の情報がビット線に表れる。図３３には簡単のために図示していないが、ビット線に接続されたセンスアンプによってそのビット線の情報が増幅される。図３１では仮想電源線VVDDの電位が完全に電源VDDの電位に駆動された後に、ワード線がハイレベルに駆動している。しかし、図３４の構成例においては仮想接地線VVSSの駆動とワード線WLの駆動は同時に行ってもよい。メモリセル内に記憶された情報がビット線からの電流によって破壊されてしまう危険性はないからである。むしろ、仮想接地線VVSSの駆動によって仮想接地線VVSSの電位が接地の電位に完全に駆動される前にワード線をハイレベルに駆動できるために、両駆動動作がオーバラップでき、メモリセルの読み出し速度が高速に行える。

時刻T2ではワード線WL1をロウレベルに駆動すると、電源スイッチPSW1nがオフされる。これにより、本発明の方法によって、電流源PSW2によりメモリセル内に格納された情報は保持されたまま、メモリセルを流れるリーク電流が削減できる。なお、図３３では簡単のために表していないが、BL1と/BL1のビット線ペアからBLmと/BLmのビット線ペアの各ビット線ペアには、ビット線イコライザが接続されている。時刻T2でワード線WL1をロウレベルに駆動すると同時に、このビット線イコライザによってビット線を電源VDDの電位まで駆動する。

なお、図３４の構成例で時刻T1以前および時刻T2以降のワード線電位は接地VSSの電位であるが、GIDLやゲートトンネルリーク電流が流れないように、VSS以上、VFNL以下の電位に駆動してもよい。WL1のロウレベルは仮想接地線SL1の電位、同様にWL2のロウレベルは仮想接地線SL2の電位でもよい。これは例えばワード線ドライバの接地を仮想接地線からとることで実現できる。

図３１および図３３で、メモリセルに印加する電源電圧は、センスアンプに印加する電源電圧よりも高くてもよい。その場合でもビット線のプリチャージレベルは、センスアンプに印加される電源電圧と同じ電圧でもよい。なお、この場合にはメモリセルを構成するMOSトランジスタのゲート絶縁膜厚は、センスアンプを構成するMOSトランジスタのゲート絶縁膜厚よりも厚い方が望ましい。当然、ビット線のプリチャージレベルはメモリセルに印加される電源電圧と同じでもよい。その場合には、センスアンプは自分の電源電圧よりも高い電圧を入力して増幅することになるため、センスアンプを構成するMOSトランジスタのゲート絶縁膜厚がメモリセルを構成しているMOSトランジスタのゲート絶縁膜厚よりも薄い場合、センスアンプには耐圧緩和MOSトランジスタ等が必要である。

また、第２の実施の形態における電源スイッチPS1〜PSnには、第１の実施の形態において開示した様々な具体例、変形例を適用することができることはもちろんである。

＜第３の実施の形態＞
図３５は本発明を適用したチップCHP1の構成例である。接地用の電源と信号配線の多くは簡単のために省略して図示している。回路ブロックCKT1は電源VDDから本発明のリーク削減回路を介さないで直接電源が供給された回路ブロック、回路ブロックCKT2aおよびCKT2bは電源VDDから本発明のリーク削減回路PSM2aおよびPSM2bを介して電源が供給された回路ブロック、回路ブロックCKT3は電源VDDと異なる電源VCCから本発明のリーク削減回路を介さないで直接電源が供給された回路ブロックである。MP20、MP21a、MP22b、MP23はPMOSトランジスタであり、MN20、MN21a、MN22b、MN23はNMOSトランジスタである。CTLa、CTLbは図２２の要求線REQと応答線ACKに相当する本発明のリーク削減回路のリーク制御線である。図３５では、回路ブロックCKT1は常時電源が投入される必要がある回路である。例えば、リーク削減回路PSM2a、PSM2bを制御する回路や、リアルタイムクロック(RTC)、割り込み処理回路、DRAMリフレッシュ回路、メモリなどである。回路ブロックCKT3はI/O回路である。電源VCCはチップ外部とのインターフェース用の電源であり、電源VCCは電源VDDよりも高い電位である。例えば、VDDの電位は1.8Vに対して、VCCの電位は3.3Vや2.5Vである。入力バッファまたは出力バッファを構成するMOSトランジスタMP23およびMN23のゲート絶縁膜厚は、その他のMOSトランジスタのゲート絶縁膜厚よりも厚い。

図３５のようにリーク制御回路を複数設け、チップに集積している回路を複数に分けてリーク電流を制御することで、チップ全体のリーク電流を効率よく削減できる。

図３６の構成例は、図３５の構成例において回路ブロックCKT1の電源と回路ブロックCKT2aおよびCKT2bの電源とを、別々の電源端子から供給するようにした実施例である。上記したように回路ブロックCKT1は常時電源が投入されていて動作可能な状態である必要がある回路である。そのような回路には本発明のリーク削減回路を適用しても効果は小さい。しかし、回路ブロックCKT1として構成される回路は図３５の説明において列記したような回路であって、それらに要求される動作周波数は、回路ブロックCKT2aやCKT2bに搭載されている回路に要求される動作周波数よりも低くてもよい場合が多い。したがって、回路ブロックCKT1と回路ブロックCKT2aおよびCKT2bに同じMOSトランジスタを用いた場合、回路ブロックCKT1の動作電流による電力消費に対するリーク電流による電力消費が、回路ブロックCKT2に比較して顕著になってしまう。これを防ぐには、回路ブロックCKT1を構成するMOSトランジスタのしきい値電圧を高くすることが望ましい。これはゲート絶縁膜厚を回路ブロックCKT1とCKT2とで同じにして、チャネル不純物濃度を変えてもよく、基板バイアス値を変えてもよい。あるいは、回路ブロックCKT2のMOSトランジスタのゲート絶縁膜厚を回路ブロックCKT1のMOSトランジスタのゲート絶縁膜厚よりも厚くしてもよい。この場合には回路ブロックCKT1に印加される電源VDD2の電圧を電源VDDの電圧よりも高くすることが望ましい。これにより、チップ全体のリーク電流を効率よく削減できる。なお、MOSトランジスタのゲート絶縁膜厚については、回路ブロックCKT2aあるいはCKT2bを構成しているMOSトランジスタ、回路ブロックCK1を構成しているMOSトランジスタ、回路ブロックCKT3を構成しているMOSトランジスタの順に厚くしてもよい。回路ブロックCK1を構成しているMOSトランジスタは、回路ブロックCKT3を構成しているMOSトランジスタと同じゲート絶縁膜厚でもよい。

図３７は、図３６において電源VDD2の電圧を電源VDD電源の電圧よりも高くした場合に、電源VDDを電源VDD2から降圧して作成した場合の実施例である。VDCが降圧回路である。この降圧回路の構造は特に限定しないが、シリーズレギュレータ方式でもよいし、スイッチングレギュレータ方式でもよい。チップに供給される電源の種類を削減できる。

図３７の構成例において、降圧回路VDCとリーク制御回路PSM2aあるいはPSM2bの構成部品をマージして構成することもできる。図３８にその構成例を示す。PSW1は電源スイッチ、PSW2は電流源、OPAMPはオペアンプ、VREFは基準電源である。動作時にはVREFにVDD電位を印加することで仮想電源線VVDD2aに電位VDDを供給できる。一方、電源スイッチPSW1をオフするときには、VREFに十分低い電圧(例えば0V以下)の電圧を印加すればよい。PSW1sは、電源スイッチPSW1よりも駆動力が小さな電源スイッチである。待機状態から動作状態の遷移時の、ノイズ低減のために用いるが、動作方法は図２７に関連して説明した動作方法と同様である。なお、ここでも電源スイッチPSW1のしきい値電圧、ゲート絶縁膜厚は特に限定しないが、電源VDD2の電位に応じて最適なものを使用すればよい。

降圧回路は仮想電源線VVDD2aあるいはVVDD2bの電位をモニタし、回路ブロックCKT2aやCKT2bの消費電流が大きくなっても所望の電圧VDDが仮想電源線に印加されるように制御してもよい。チップの電源供給端子から回路ブロック内の回路までの経路が高いインピーダンスになると、回路ブロックCKT2aやCKT2bの消費電流によっていわゆるＩＲドロップが発生する。上記方式により、ＩＲドロップを防ぐことができる。また、動作時の仮想電源線VVDD2aあるいはVVDD2bの電圧は、チップの製造ばらつき情報や環境変動情報をもとに変化させ、回路ブロックCKT2aやCKT2bの特性が上記ばらつきや変動によって変化してしまうことを補償するようにしてもよい。

図３８の構成例は、図１７の構成例のように、待機時にVFNL電位を仮想電源線VVDDに直接印加する方法にも使用できる。この場合、図３８のPSW2は必要ない。この場合、二種類の制御方法がある。第一の方法は、動作時には、前述のようにVREFにはVDD電位を印加して、仮想電源線VVDD2aに電位VDDを供給する。待機時には、VREFにはVFNL(<VDD)電位を印加して、仮想電源線VVDD2aに電位VFNLを供給する。図１７の構成例では電圧源VFNLGENが必要であったが、それをオペアンプOPAMPと電源スイッチPSW1で代用することができるという利点がある。第二の方法は、オペアンプOPAMPや電源スイッチPSW1のほかに、図１７の構成例のように電圧源VFNLGENを仮想電源線VVDD2aに設置する。動作時には、前述のようにVREFにはVDD電位を印加して、仮想電源線VVDD2aに電位VDDを供給する。待機時には、VREFには0Vを印加して、電圧源VFNLGENから仮想電源線VVDD2aに電位VFNLを供給する。

いずれの方法でも、待機時に直接VFNLを仮想電源線VVDD2aに印加することで、待機時の仮想電源線VVDD2aの電位をVRTNに近い電圧に設計できるという利点がある。また、直接印加するVFNLの値を電源VDDの電圧、温度、プロセス条件等に応じて自動的に制御することもできる。

図３５から図３８の構成例では、電源スイッチはPMOSトランジスタを用いた例を示した。しかし、前記したように電源スイッチとしてNMOSトランジスタPSW1nを用いてもよい。図３９は、図３７の実施例において、電源スイッチとしてNMOSトランジスタを用いたリーク制御回路PSM2a2およびPSM2b2を使用した場合の実施例である。一般にNMOSトランジスタはPMOSトランジスタと比較して、ゲート幅あたりのオン抵抗が小さい。図３９の構成例の方が図３７の構成例よりも動作時の回路ブロックの速度低下を小さく抑えることが容易である。

また、第３の実施の形態におけるリーク削減回路には、第１の実施の形態において開示した様々な具体例、変形例を適用することができることはもちろんである。

なお、図３５から図３９では、回路ブロック間の信号授受形態に関しては省略しているが、本発明のリーク削減方法を用いた場合、待機時には回路ブロック内の回路へ供給される電圧は小さくなる。したがって、その回路から出力される信号の振幅は小さくなる。この小さくなった振幅の信号を、異常電流を発生させないで別の回路ブロックへ伝播するためには、回路ブロック間にレベル変換回路を設ける必要がある。図４０にレベル変換回路の構成例を示した。MP30、MP31、MP32、MP33はPMOSトランジスタ、MN30、MN31はNMOSトランジスタである。各トランジスタのしきい値電圧、ゲート絶縁膜厚は特に限定しない。

回路ブロックCKT2aが本発明のリーク削減方法によって待機状態になった場合、d1sおよびその相補信号である/d1sの信号振幅は、動作状態の時の信号振幅VDDと比較して小さくなる。しかし、図４０の実施例ではラッチ型レベル変換回路LVL1によって電源VDDの電圧振幅まで増幅され、d1eとして出力される。d1eを入力するCMOS回路に印加されている電源電圧がVDDでも、異常電流を発生させないで信号の授受が可能になる。

なお、一般にラッチ型レベル変換回路LVL1のトグル周波数は、入力信号振幅に大きく依存する。しかし、本発明ではラッチ型レベル変換回路LVL1の入力振幅が小さくなる時には、それを出力する回路(回路ブロックCKT2a)は待機状態であり、入力信号の論理レベルがトグルすることはない。したがって、ラッチ型レベル変換回路LVL1は論理レベルを保持して信号振幅のみを増幅しつづければ十分なため、上記トグル周波数低下は問題にならない。

なお、回路ブロックCKT2aに、図１８および図１９で説明したディープ待機状態を実施し、ディープ待機状態でd1sおよび/d1sがフローティング状態になった場合には、ラッチ型レベル変換回路LVL1に異常電流が流れる可能性がある。それを防ぐには例えば特開平１１−１９５９７５号公報で示された方法を用いることができる。また、図４０は、図１のように電源スイッチとしてPMOSトランジスタを用いた場合に有効なラッチ型レベル変換回路の実施例であるが、図２０のように電源スイッチとしてNMOSトランジスタを用いた場合には、図４０のラッチ型レベル変換回路の相補な形式のレベル変換回路が適用できる。

以上、本発明者によりなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば回路の具体的構造やレイアウト構造は、種々の実施形態を取ることができる。

本発明のリーク電流削減方法の実施例を示す図である。 図１の動作例のタイミングチャートを示す図である。 MOSトランジスタのしきい値電圧のドレイン・ソース間電圧依存性を示す図である。 擬似電源線を完全に放電させた場合のタイミングチャートを示す図である。 インバータの動作時の特性を示す図である。 インバータの待機時の特性を示す図である。 インバータの待機時の特性を示す図である。 回路ブロックの基板バイアス電位を制御した構成例を示す図である。 図８の動作例のタイミングチャートを示す図である。 図８の構成における、インバータの待機時の特性を示す図である。 回路ブロックの基板バイアス電位を制御した別の構成例を示す図である。 図１とは異なる電流源を用いた構成例を示す図である。 図１２の動作例のタイミングチャートを示す図である。 図１とは異なる電流源を用いた構成例を示す図である。 図１の電流源として抵抗を用いた構成例を示す図である。 図１の電流源として定電流回路を用いた構成例を示す図である。 図１の電流源の代わりに電圧源を用いた構成例を示す図である。 ディープ待機状態を実現する構成例を示す図である。 図１８の動作例のタイミングチャートを示す図である。 電源スイッチとして、NMOSトランジスタを用いた構成例を示す図である。 電源スイッチとして、PMOSトランジスタとNMOSトランジスタの両方を用いた場合の構成例を示す図である。 電源スイッチコントローラの外部インターフェースの構成例を示す図である。 仮想電源線のスルーレート制御を行う電源スイッチコントローラの構成例を示す図である。 図２３の動作例のタイミングチャートを示す図である。 仮想電源線のスルーレート制御を行う電源スイッチコントローラの別の構成例を示す図である。 図２５の動作例のタイミングチャートを示す図である。 仮想電源線のスルーレート制御を行う電源スイッチコントローラの別の構成例を示す図である。 図２７の動作例のタイミングチャートを示す図である。 仮想電源線のスルーレート制御を行う電源スイッチコントローラの別の構成例を示す図である。 図２９の動作例のタイミングチャートを示す図である。 本発明のスタティックメモリの構成例を示す図である。 図３１の動作例のタイミングチャートを示す図である。 本発明のスタティックメモリの別の構成例を示す図である。 図３３の動作例のタイミングチャートを示す図である。 本発明のチップの構成例を示す図である。 三種類の電源を入力した場合のチップの構成例を示す図である。 一つの電源を内部の降圧回路で生成したチップの構成例を示す図である。 電源スイッチと降圧回路をマージした構成例を示す図である。 電源スイッチをNMOSトランジスタを用いて構成した場合のチップの構成例を示す図である。 本発明のラッチ型レベル変換回路の構成例を示す図である。 MOSトランジスタのしきい値電圧Vthの定義を示す図である。

符号の説明

CKT、CKT1、CKT2a、CKT2b、CKT3 回路ブロック
PSW1、PSW1n 電源スイッチ
PSW2、PSW2n 電流源
VVDD、VL1、VLn、VVDD2a、VVDD2b 仮想電源線
VVSS、SL1、SLn、VVSS2a、VVSS2b 仮想接地線
PSC 電源スイッチコントローラ
INV インバータ
NAND NAND回路
NOR NOR回路
FF フリップフロップ
LG1 論理回路
MARY メモリセルアレイ
DEC ワードデコーダ
SA センスアンプ
MEM1 メモリ回路
a0、a1、a2、an アドレス信号
d0、d1、d2、dn データ信号
IN 入力信号
OUT 出力信号
VBC 基板バイアス制御回路
MP1、MP10、MP20、MP21a、MP22b、MP23、MP30、MP31、MP32、MP33 PMOSトランジスタ
MN1、MN10、MN20、MN21a、MN22b、MN23、MN30、MN31 NMOSトランジスタ
PSWGATE1、PSWGATE1a、PSWGATE2、PSWGATEn 電源スイッチPSW1のゲート信号
PSWGATE1n 電源スイッチPSW1nのゲート信号
R1 抵抗
IS10 定電流源
IS1 定電流回路
VFNLGEN 電圧源
REQ 要求線
ACK 応答線
PMG 電力制御回路（パワーマネージャ）
TIM1、TIM2 タイマ
SENS1、SENS2 仮想電源線電位検出回路
WL1、WLn ワード線
BL1、BLm、/BL1、/BLm ビット線
CELL11、CELLm1、CELL1n、CELLmn メモリセル
PSM2a、PSM2b、PSM2a2、PSM2b2 リーク削減回路
CTLa、CTLb リーク制御線
VDC 降圧回路
OPAMP オペアンプ
LVL1 ラッチ型レベル変換回路

Claims (18)

1. 第１回路ブロックと、
   前記第１回路ブロックに接続される第１電源線及び第２電源線と、
   前記第１電源線と第１電位を供給する第１電位点とを接続するための第１トランジスタと、
   前記第１トランジスタのゲートに接続される第１駆動回路と、
   前記第１トランジスタのゲートに接続され、前記第１駆動回路より駆動力の大きい第２駆動回路とを有し、
   第１の状態から前記第１の状態よりも前記第１電源線と前記第２電源線の間の電位差が大きい第２の状態へ遷移する場合に、第１の期間において前記第１トランジスタが前記第１駆動回路によって駆動され、その後第２の期間において前記第１トランジスタが前記第２駆動回路によって駆動されることを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記第１駆動回路と前記第２駆動回路とを接続するための要求線と、
   前記要求線と接続され、前記要求線を介して前記第１の状態から前記第２の状態への遷移を開始することを示す第１の信号を送信するための電源制御回路とをさらに有し、
   前記第１の状態から前記第２の状態へ遷移する場合に、前記第１駆動回路は、前記電源制御回路からの前記第１の信号を受けて、前記第１トランジスタのゲートの制御を開始することを特徴とする半導体集積回路装置。
3. 請求項２記載の半導体集積回路装置において、
   前記第１電源線の電位を検出するための第１電位検出回路をさらに有し、
   前記第１電位検出回路と前記第２駆動回路とを接続するための第１配線をさらに有し、
   前記第２電源線には第２電位が供給され、
   前記第１電位検出回路は、前記第１トランジスタにより前記第１電源線の電位が前記第１電位と前記第２電位の間の電位である第３電位に到達したことを検出した場合に、前記第１電源線の電位が前記第３電位に到達したことを示す第２の信号を前記第１配線を介して前記第２駆動回路に送信し、前記第２駆動回路は、前記第２の信号を受けて、前記第１トランジスタのゲートの制御を開始することを特徴とする半導体集積回路装置。
4. 請求項３記載の半導体集積回路装置において、
   前記第１電位検出回路と前記電源制御回路とを接続するための応答線をさらに有し、
   前記第１電位検出回路は、前記第２の信号を前記応答線を介して前記電源制御回路へ送信することを特徴とする半導体集積回路装置。
5. 請求項２記載の半導体集積回路装置において、
   前記第１トランジスタのゲートの電位を検出するための第１電位検出回路をさらに有し、
   前記第２電源線には第２電位が供給され、
   前記第１電位検出回路は、前記第１トランジスタのゲートの電位が前記第１電位と前記第２電位の間の電位である第３電位に到達したことを検出した場合に、前記第１トランジスタのゲートの電位が前記第３電位に到達したことを示す第３の信号を前記第２駆動回路に送信し、前記第２駆動回路は、前記第３の信号を受けて、前記第１トランジスタのゲートの制御を開始することを特徴とする半導体集積回路装置。
6. 請求項５記載の半導体集積回路装置において、
   前記第１電位検出回路が前記第３電位を検出したことを受けて、前記第１の状態から前記第２状態への遷移が完了したことを示す第２の信号が、前記電源制御回路に送信されることを特徴とする半導体集積回路装置。
7. 請求項６記載の半導体集積回路装置において、
   前記第１電位検出回路と接続され、前記電源制御回路と応答線を介して接続され、前記第２の信号を前記応答線を介して前記電源制御回路へ送信するためのタイマをさらに有し、
   前記タイマは、前記第１電位検出回路が前記第３電位を検出してから第３の期間経過後に、前記第２の信号を前記電源制御回路に送信することを特徴とする半導体集積回路装置。
8. 第１回路ブロックと、
   前記第１回路ブロックに接続される第１電源線及び第２電源線と、
   前記第１電源線と第１電位を供給する第１電位点とを接続するための第１トランジスタと、
   前記第１電源線と前記第１電位点とを接続し、前記第１トランジスタより駆動能力の大きい第２トランジスタと、
   前記第１トランジスタのゲートに接続される第１駆動回路と、
   前記第２トランジスタのゲートに接続される第２駆動回路と、
   前記第１駆動回路と前記第２駆動回路とを接続するための要求線と、
   前記要求線と接続され、前記要求線を介して前記第１の状態から前記第２の状態への遷移を開始することを示す第１の信号を送信するための電源制御回路と、を有し、
   第１の状態から前記第１の状態よりも前記第１電源線と前記第２電源線の間の電位差が大きい第２の状態へ遷移する場合において、前記第１トランジスタがオン状態となり、その後前記第２トランジスタがオン状態となり、
   前記第１の状態においては、前記第１トランジスタ及び前記第２トランジスタがオフ状態となり、
   前記第２の状態においては、前記第１トランジスタ及び前記第２トランジスタがオン状態となり、
   前記第１の状態から前記第２の状態へ遷移する場合に、前記第１駆動回路は、前記電源制御回路からの前記第１の信号を受けて、前記第１トランジスタをオン状態とすることを特徴とする半導体集積回路装置。
9. 請求項８記載の半導体集積回路装置において、
   前記第１電源線の電位を検出するための第１電位検出回路と、
   前記第１電位検出回路と前記第２駆動回路とを接続するための第１配線とをさらに有し、
   前記第２電源線には、第２電位が供給され、
   前記第１電位検出回路は、前記第１トランジスタにより前記第１電源線の電位が前記第１電位と前記第２電位の間の電位である第３電位に到達したことを検出した場合に、前記第１電源線の電位が前記第３電位に到達したことを示す第２の信号を前記第１配線を介して前記第２駆動回路に送信し、前記第２駆動回路は、前記第２の信号を受けて、前記第２トランジスタをオン状態とすることを特徴とする半導体集積回路装置。
10. 請求項９記載の半導体集積回路装置において、
    前記第１電位検出回路と前記電源制御回路とを接続するための応答線をさらに有し、
    前記第１電位検出回路は、前記第２信号を前記応答線を介して前記電源制御回路へ送信することを特徴とする半導体集積回路装置。
11. 請求項８記載の半導体集積回路装置において、
    前記第１電源線の電位を検出するための第１電位検出回路をさらに有し、
    前記第２電源線には、第２電位が供給され、
    前記第１電位検出回路が前記第１トランジスタにより前記第１電源線の電位が前記第１電位と前記第２電位の間の電位である第３電位に到達したことを検出した場合に、前記第２駆動回路が前記第２トランジスタをオン状態とすることを特徴とする半導体集積回路装置。
12. 請求項１１記載の半導体集積回路装置において、
    前記第１電位検出回路が前記第３電位を検出したことを受けて、前記第１電源線の電位が前記第３電位に到達したことを示す第２の信号が、前記応答線を介して前記電源回路に送信されることを特徴とする半導体集積回路装置。
13. 請求項１２記載の半導体集積回路装置において、
    前記第１電位検出回路と接続され、前記電源制御回路と応答線を介して接続され、前記第２の信号を前記応答線を介して前記電源制御回路へ送信するためのタイマをさらに有し、
    前記タイマは、前記第１電位検出回路が前記第３電位を検出してから第３の期間の経過後に、前記第２信号を前記電源制御回路に送信することを特徴とする半導体集積回路装置。
14. 請求項４又は１０に記載の半導体集積回路装置において、
    前記第２の状態から前記第１の状態に遷移する場合は、前記電源制御装置は、前記第１信号の送信を終了し、前記第１電位検出回路は、前記第２信号の送信を終了することを特徴とする半導体集積回路装置。
15. 請求項７又は１３に記載の半導体集積回路装置において、
    前記第２の状態から前記第１の状態に遷移する場合は、前記電源制御装置は、前記第１信号の送信を終了し、前記タイマは、前記第１信号の送信の終了から第４の期間の経過後に、前記第２信号の送信を終了することを特徴とする半導体集積回路装置。
16. 請求項４、７、１０又は１３のいずれか一つに記載の半導体集積回路装置において、
    前記電源制御回路は、前記応答線を介して前記第２信号が送信されている間は、前記第１回路ブロックは前記第２の状態であることを通知されていることを特徴とする半導体集積回路装置。
17. 請求項１から１６のいずれか一つに記載の半導体集積回路装置において、
    前記第１の状態は待機状態であり、
    前記第２の状態は動作状態であることを特徴とする半導体集積回路装置。
18. 請求項１から１６のいずれか一つに記載の半導体集積回路装置において、
    前記第１回路ブロックは、第３トランジスタをさらに有し、
    前記第１の状態において、前記第３トランジスタに流れるリーク電流は、前記第２の状態におけるリーク電流よりも小さいことを特徴とする半導体集積回路装置。

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