JPH09116417A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 スタンバイ状態においては論理回路部と電源
電圧との間に生じるリーク電流が大きく、消費電力の増
大につながるという課題があった。 【解決手段】 論理回路部１１と第１の電源電圧（ＶＤ
Ｄ）との間にｐＭＯＳトランジスタＱ１、論理回路部１
１と第２の電源電圧（ＧＮＤ）との間にｎＭＯＳトラン
ジスタを接続する。状態制御回路１２がスタンバイ状態
を検知したとき選択回路１５はｐＭＯＳトランジスタＱ
１にゲート電極にＶＤＤを昇圧した昇圧電圧ＶＰＰを入
力し、選択回路１６はｎＭＯＳトランジスタＱ２のゲー
ト電極にＧＮＤを降圧した降圧電圧ＶＢＢを入力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、トランジスタ回
路が動作を行うべき状態（アクティブ状態）、および動
作を行う必要のない状態（スタンバイ状態）に切り替え
られる半導体集積回路装置に関し、スタンバイ状態時に
はトランジスタ回路と電源電圧との間に発生するリーク
電流を低減し、アクティブ状態時にはトランジスタ回路
を高速に動作させる半導体集積回路装置に関するもので
ある。

【０００２】

【従来の技術】近年、半導体集積回路装置の高集積化と
高性能化とが進展し、その応用分野が広範囲に展開する
ようになった。特に半導体集積回路装置が携帯情報端末
器（例えば、携帯電話、電子手帳、小型パーソナルコン
ピュータを融合したもの）においては、その内蔵する電
池寿命の劣化を防ぐため、また高性能な情報処理装置
（例えばスーパーコンピュータ等）においては、その電
源装置および冷却装置の小型化のために回路の消費電力
を如何に低減するか、それと同時に回路を如何に高速動
作させるかが重要な技術的課題となってきた。

【０００３】例えば図１９は、「電子技術、１９９４年
９月号」第３０頁図１に掲載された半導体集積回路装置
（ＭＴ―ＣＭＯＳ回路）で、携帯端末器等で用いられる
回路である。図において、ＶＤＤは電源電圧、ＧＮＤは
グランド電圧（０Ｖ）、Ｑ１、Ｑ２はそれぞれｐチャネ
ル型ＭＯＳトランジスタ（以下、ｐＭＯＳトランジス
タ）、ｎチャネル型ＭＯＳトランジスタ（以下、ｎＭＯ
Ｓトランジスタ）、ＶＤＤＶはｐＭＯＳトランジスタＱ
１を介してＶＤＤが印加された仮想電源線、ＧＮＤＶは
ｎＭＯＳトランジスタＱ２を介してＧＮＤが印加された
仮想グランド線である。破線で囲まれた箇所はＣＭＯＳ
トランジスタ回路で構成された論理回路部で、ＶＤＤ
Ｖ、ＧＮＤＶの電圧を電源電圧として動作する。ＳＬ、
／ＳＬはそれぞれｐＭＯＳトランジスタＱ１、ｎＭＯＳ
トランジスタＱ２のゲート電極に入力され、互いに相補
的にハイレベル、またはローレベルとなるディジタル信
号であり、ハイレベル時にはＶＤＤを、ローレベル時に
はＧＮＤをそれぞれ示す。

【０００４】ＳＬがハイレベル、／ＳＬがローレベルの
とき、ＭＯＳトランジスタＱ１、Ｑ２はともにオフ状態
であり、論理回路部にはＶＤＤおよびＧＮＤが供給され
ず、論理回路部は動作しない。これにより論理回路部が
論理動作を行う必要のない状態となる（これをスタンバ
イ状態と呼ぶ）。逆にＳＬがローレベル、／ＳＬがハイ
レベルのとき、ＭＯＳトランジスタＱ１、Ｑ２はともに
オン状態であり、論理回路部にはＶＤＤおよびＧＮＤが
供給され、論理回路部が論理動作する状態となる（これ
をアクティブ状態と呼ぶ）。

【０００５】この半導体集積回路装置において、ｐＭＯ
ＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２のしき
い値電圧はそれぞれ−０．５〜−０．７Ｖ、０．５〜
０．７Ｖと設定され、論理回路部を構成するｐＭＯＳト
ランジスタ、ｎＭＯＳトランジスタのしきい値電圧はそ
れぞれ−０．２〜−０．３Ｖ、０．２〜０．３Ｖと設定
されている。論理回路部におけるＭＯＳトランジスタの
しきい値電圧は十分小さく設定されているので、論理回
路部はアクティブ状態には１Ｖ程度の低い電源電圧で動
作可能となる。またｐＭＯＳトランジスタＱ１、ｎＭＯ
ＳトランジスタＱ２のしきい値電圧は論理回路部におけ
るＭＯＳトランジスタのしきい値電圧より高く設定され
ているので、スタンバイ状態におけるリーク電流が大幅
に低減される。ＭＯＳトランジスタは非導通状態でもサ
ブスレッショルド電流（リーク電流）が生じ、典型的な
ＭＯＳトランジスタにおいてしきい値電圧を０．１Ｖ高
くすると、そのリーク電流の値は一桁以上減少する。

【０００６】図２０は、上記のＣＭＯＳトランジスタ回
路を実現するための半導体チップ構造を示す構造断面図
である。図において１はシリコン基板、２、３はそれぞ
れシリコン基板１主面上に形成されたｐ型半導体ウェル
層（以下、ｐウェル）およびｎ型半導体ウェル層（以
下、ｎウェル）、４ａ〜４ｄはｐウェル２に形成された
ｎ型半導体層、５ａ〜５ｄはｎウェル３に形成されたｐ
型半導体層、６ａ〜６ｃは絶縁酸化膜（図示せず）を介
してｐウェル２上に形成されたｎＭＯＳトランジスタの
ゲート電極、７ａ〜７ｃは絶縁酸化膜（図示せず）を介
してｎウェル３上に形成されたｐチャネルＭＯＳトラン
ジスタのゲート電極、８はｐウェル２とｎウェル３とを
分離する分離絶縁膜、９は他の部分より不純物濃度が高
いｐウェル２の領域、１０は他の部分より不純物濃度が
高いｎウェル３の領域である。

【０００７】ｎ型半導体層４ｂ、４ｃとゲート電極６ｂ
とによりｎＭＯＳトランジスタＴ１、ｎ型半導体層４
ｃ、４ｄとゲート電極６ｃとによりｎＭＯＳトランジス
タＴ２、ｐ型半導体層５ｂ、５ｃとゲート電極７ｂとに
よりｐＭＯＳトランジスタＴ３、およびｐ型半導体層５
ｃ、５ｄとゲート電極７ｃとによりｐＭＯＳトランジス
タＴ４がそれぞれ構成される。これらのＭＯＳトランジ
スタＴ１〜Ｔ４は論理回路部を構成する。一方、ｐ型半
導体層５ａ、５ｂとゲート電極７ａとによりｐＭＯＳト
ランジスタＱ１が、ｎ型半導体層４ａ、４ｂとゲート電
極６ａとによりｎＭＯＳトランジスタＱ２がそれぞれ構
成され、ゲート電極６ａ、７ａには信号／ＳＬ、ＳＬが
それぞれ入力される。ｎウェル領域１０およびｐウェル
領域９が形成されたのはＭＯＳトランジスタＱ１、Ｑ２
のしきい値電圧（絶対値）がＭＯＳトランジスタＴ１〜
Ｔ４より大きくするためである。

【０００８】ｐウェル２において、ｎ型半導体層４ａ〜
４ｄはそれぞれ同一の不純物ドーピング工程で同時に形
成され、その後ｎ型半導体層４ａ、４ｂの間のｐウェル
領域９のみにアルミニウム、ボロン等によるイオン注入
を行う。またｎウェル３においても、ｐ型半導体層５ａ
〜５ｄはそれぞれ同一の不純物ドーピング工程で同時に
形成され、その後ｎ型半導体層５ａ、５ｂの間のｎウェ
ル領域１０のみにリン等によるイオン注入を行う。

【０００９】

【発明が解決しようとする課題】上記構成の半導体集積
回路装置において、ｐＭＯＳトランジスタＱ１、ｎＭＯ
ＳトランジスタＱ２のしきい値電圧（絶対値）は、スタ
ンバイ時におけるリーク電流がその許容範囲を越えない
ように設定される。しかしながら不純物ドーピング等に
より所定のしきい値電圧どおりにＭＯＳトランジスタを
製造することは困難であり、ｐＭＯＳトランジスタＱ
１、ｎＭＯＳトランジスタＱ２には想定された以上のリ
ーク電流が生じてしまうことがある。したがって回路の
低消費電力を妨げるばかりでなく、このような回路は不
良として作製し直さなければならないという問題点が生
じていた。

【００１０】また、高しきい値電圧と低しきい値電圧と
を有するＭＯＳトランジスタを同一半導体基板に構成す
るには、ＭＯＳトランジスタをそれぞれ作り分ける必要
があるので、複雑な製造工程を新たに付加しなければな
らない。例えば図２０の場合は、ＭＯＳトランジスタＱ
１、Ｑ２のチャネル層に不純物をドープさせる工程を要
し、さらにそのドープさせる工程用のマスクが新たに必
要となる。よって回路の生産性が著しく低下するという
問題点が生じていた。

【００１１】さらに、図１９における高しきい値電圧の
ｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２
の導通抵抗が無視できず、この論理動作するトランジス
タ回路の高速動作の妨げとなってしまうという問題点が
生じていた。例えば、ｐＭＯＳトランジスタのしきい値
電圧を小さくする程、またはｎＭＯＳトランジスタのし
きい値電圧を大きくする程、非導通時のリーク電流が低
減されるが、逆に論理回路を駆動する能力を妨げるもの
となる。

【００１２】この発明は上記に問題点を解決するために
なされたもので、スタンバイ状態においてはトランジス
タ回路と電源電圧との間に生じるリーク電流を低減する
ことにより低消費電力化を図り、アクティブ状態におい
てはトランジスタ回路が高速に動作する半導体集積回路
装置を得ることを目的とする。

【００１３】

【課題を解決するための手段】この発明の請求項１に係
る半導体集積回路装置は、第１の電源電圧が印加される
第１の電位接点と、この第１の電源電圧より小さい第２
の電源電圧が印加される第２の電位接点との間に接続さ
れ、第１および第２の電源電圧により駆動されて動作す
るトランジスタ回路、このトランジスタ回路がアクティ
ブ状態またはスタンバイ状態となることを示す制御信号
が生成される状態制御回路、第１の電位接点とトランジ
スタ回路との間、もしくは第２の電位接点とトランジス
タ回路との間に接続されたｎチャネル型ＭＯＳトランジ
スタにより構成されたスイッチ回路、第２の電源電圧よ
り小さい電圧を発生し出力する電圧発生回路、および状
態制御回路より出力される制御信号に従い、ｎチャネル
型ＭＯＳトランジスタを導通させる電圧および非導通さ
せる電圧をそのゲート電極に選択的に入力させ、この非
導通させる電圧として電圧発生回路より出力される電圧
をゲート電極に入力させる選択回路を備えたものであ
る。

【００１４】この発明の請求項２に係る半導体集積回路
装置は、第１の電位接点とトランジスタ回路との間、も
しくは第２の電位接点とトランジスタ回路との間に接続
されたｎチャネル型ＭＯＳトランジスタにより構成され
たスイッチ回路、第１の電源電圧より大きい電圧を発生
し出力する電圧発生回路、および状態制御回路より出力
される制御信号に従い、ｎチャネル型ＭＯＳトランジス
タを導通させる電圧および非導通させる電圧をそのゲー
ト電極に選択的に入力させ、この導通させる電圧として
電圧発生回路より出力される電圧をゲート電極に入力さ
せるを備えたものである。

【００１５】この発明の請求項３に係る半導体集積回路
装置は、第１の電位接点とトランジスタ回路との間、も
しくは記第２の電位接点とトランジスタ回路との間に接
続されたｎチャネル型ＭＯＳトランジスタにより構成さ
れたスイッチ回路、第１の電源電圧より大きい電圧を発
生し出力する第１の電圧発生回路、第２の電源電圧より
小さい電圧を発生し出力する第２の電圧発生回路、およ
び状態制御回路より出力される制御信号に従い、ｎチャ
ネル型ＭＯＳトランジスタを導通させる電圧および非導
通させる電圧をそのゲート電極に選択的に入力させ、こ
の導通させる電圧として第１の電圧発生回路とり出力さ
れる電圧を、この非導通させる電圧として第２の電圧発
生回路より出力される電圧をそれぞれゲート電極に入力
させる選択回路を備えたものである。

【００１６】この発明の請求項４に係る半導体集積回路
装置は、トランジスタ回路を構成するｎチャネル型ＭＯ
Ｓトランジスタ、およびスイッチ回路を構成するｎチャ
ネル型ＭＯＳトランジスタにおいて、それぞれのソース
・ドレイン領域となるｎ型半導体層はそれぞれ同一物質
で同一不純物濃度プロファイルとなるようにｐ型半導体
ウェル層に形成され、そのチャネル領域となるｐ型半導
体ウェル層の部分は、それぞれ同一不純物濃度プロファ
イルとなるように形成されたものである。

【００１７】この発明の請求項５に係る半導体集積回路
装置は、トランジスタ回路を構成するｎチャネル型ＭＯ
Ｓトランジスタ、およびスイッチ回路を構成するｎチャ
ネル型ＭＯＳトランジスタにおいて、そのソース・ドレ
イン領域となるｎ型半導体層はそれぞれ同一物質で同一
不純物濃度プロファイルとなるようにｐ型半導体ウェル
層に形成され、そのチャネル領域となるｐ型半導体ウェ
ル層の部分は、それぞれ同一不純物濃度プロファイルと
なるように形成され、さらにそのゲート電極はそれぞれ
同一材料で同一膜厚となり、そのゲート電極とチャネル
領域との間に存在する絶縁膜はそれぞれ同一材料で同一
膜厚となるように形成されたものである。

【００１８】この発明の請求項６に係る半導体集積回路
装置は、第１の電位接点とトランジスタ回路との間、も
しくは第２の電位接点とトランジスタ回路との間に接続
され、状態制御回路より出力される制御信号により導通
または非導通されるｎチャネル型ＭＯＳトランジスタで
構成されたスイッチ回路、および状態制御回路より出力
される制御信号に従い、ｎチャネル型ＭＯＳトランジス
タの導通時には第１のバックゲート電圧を、非導通時に
はこの第１のバックゲート電圧より小さい第２のバック
ゲート電圧をそれぞれ出力し、ｎチャネル型ＭＯＳトラ
ンジスタのソース・ドレイン領域が形成されたｐ型半導
体ウェル層に供給する電圧供給回路を備えたものであ
る。

【００１９】この発明の請求項７に係る半導体集積回路
装置は、トランジスタ回路を構成するｎチャネル型ＭＯ
Ｓトランジスタ、およびスイッチ回路を構成するｎチャ
ネル型ＭＯＳトランジスタにおいて、ソース・ドレイン
領域の形成されたｐ型半導体ウェル層は、それぞれ同一
半導体基板上で互いに電気的に絶縁されるように形成さ
れたものである。

【００２０】この発明の請求項８に係る半導体集積回路
装置では、電圧供給回路は奇数個直列に接続されその最
終段のインバータ回路の出力が初段のインバータ回路の
入力に帰還された複数のインバータ回路によるリング発
振回路、一端子とゲート電極とが互いに接続され、他端
子が第１および第２のバックゲート電圧の出力端子につ
ながった第１のＭＯＳトランジスタ、一端子とゲート電
極とが第１のＭＯＳトランジスタの他端子に接続され、
他端子には第２の電源電圧が印加された第２のＭＯＳト
ランジスタ、第１のＭＯＳトランジスタの他端子と第２
のＭＯＳトランジスタの一端子との接続点、およびリン
グ発振回路の出力の間に接続されたキャパシタ、および
リング発振回路における最終段インバータ回路の出力と
初段インバータ回路の入力との間に接続され、状態制御
回路より出力される制御信号に応じて導通または非導通
する第３のＭＯＳトランジスタを有し、第１のバックゲ
ート電圧として第２の電源電圧を出力するように構成さ
れたものである。

【００２１】この発明の請求項９に係る半導体集積回路
装置は、第１の電位接点とトランジスタ回路との間、も
しくは第２の電位接点とトランジスタ回路との間に接続
されたｐチャネル型ＭＯＳトランジスタにより構成され
たスイッチ回路、第１の電源電圧より大きい電圧を発生
し出力する電圧発生回路、および状態制御回路より出力
される制御信号に従い、ｐチャネル型ＭＯＳトランジス
タを導通させる電圧および非導通させる電圧をｐチャネ
ル型ＭＯＳトランジスタのゲート電極に選択的に入力さ
せ、この非導通させる電圧として電圧発生回路より出力
される電圧をゲート電極に入力させる選択回路を備えた
ものである。

【００２２】この発明の請求項１０に係る半導体集積回
路装置は、第１の電位接点とトランジスタ回路との間、
もしくは第２の電位接点とトランジスタ回路との間に接
続されたｐチャネル型ＭＯＳトランジスタにより構成さ
れたスイッチ回路、第２の電源電圧より小さい電圧を発
生し出力する電圧発生回路、および、状態制御回路より
出力される制御信号に従い、ｐチャネル型ＭＯＳトラン
ジスタを導通させる電圧および非導通させる電圧をｐチ
ャネル型ＭＯＳトランジスタのゲート電極に選択的に入
力させ、この導通させる電圧として電圧発生回路より出
力される電圧をゲート電極に入力させる選択回路を備え
たものである。

【００２３】この発明の請求項１１に係る半導体集積回
路装置は、第１の電位接点とトランジスタ回路との間、
もしくは第２の電位接点とトランジスタ回路との間に接
続されたｐチャネル型ＭＯＳトランジスタにより構成さ
れたスイッチ回路、第１の電源電圧より大きい電圧を発
生し出力する第１の電圧発生回路、第２の電源電圧より
小さい電圧を発生し出力する第２の電圧発生回路、およ
び、状態制御回路より出力される制御信号に従い、ｐチ
ャネル型ＭＯＳトランジスタを導通させる電圧および非
導通させる電圧をそのゲート電極に選択的に入力させ、
その導通させる電圧として第２の電圧発生回路とり出力
される電圧を、その非導通させる電圧として第１の電圧
発生回路より出力される電圧をそれぞれゲート電極に入
力させる選択回路を備えたものである。

【００２４】この発明の請求項１２に係る半導体集積回
路装置は、トランジスタ回路を構成するｐチャネル型Ｍ
ＯＳトランジスタ、およびスイッチ回路を構成するｐチ
ャネル型ＭＯＳトランジスタにおいて、そのソース・ド
レイン領域となるｐ型半導体層はそれぞれ同一物質で同
一不純物濃度プロファイルとなるようにｎ型半導体ウェ
ル層に形成され、そのチャネル領域となるｎ型半導体ウ
ェル層の部分は、それぞれ同一不純物濃度プロファイル
となるように形成されたものである。

【００２５】この発明の請求項１３に係る半導体集積回
路装置は、トランジスタ回路を構成するｐチャネル型Ｍ
ＯＳトランジスタ、およびスイッチ回路を構成するｐチ
ャネル型ＭＯＳトランジスタにおいて、そのソース・ド
レイン領域となるｐ型半導体層はそれぞれ同一物質で同
一不純物濃度プロファイルとなるようにｎ型半導体ウェ
ル層に形成され、そのチャネル領域となるｎ型半導体ウ
ェル層の部分は、それぞれ同一不純物濃度プロファイル
となるように形成され、さらにそのゲート電極はそれぞ
れ同一材料で同一膜厚となり、そのゲート電極とチャネ
ル領域との間に存在する絶縁膜はそれぞれ同一材料で同
一膜厚となるように形成されたものである。

【００２６】この発明の請求項１４に係る半導体集積回
路装置は、第１の電位接点とトランジスタ回路との間、
もしくは第２の電位接点とトランジスタ回路との間に接
続され、状態制御回路より出力される制御信号により導
通または非導通されるｐチャネル型ＭＯＳトランジスタ
で構成されたスイッチ回路、および状態制御回路より出
力される制御信号に従い、ｐチャネル型ＭＯＳトランジ
スタが導通時には第１のバックゲート電圧、非導通時に
はこの第１のバックゲート電圧より大きい第２のバック
ゲート電圧をそれぞれ出力し、ｐチャネル型ＭＯＳトラ
ンジスタのソース・ドレイン領域が形成されたｎ型半導
体ウェル層に供給する電圧供給回路を備えたものであ
る。

【００２７】この発明の請求項１５に係る半導体集積回
路装置は、トランジスタ回路を構成するｐチャネル型Ｍ
ＯＳトランジスタ、およびスイッチ回路を構成するｐチ
ャネル型ＭＯＳトランジスタにおいて、そのソース・ド
レイン領域の形成されたｎ型半導体ウェル層は、それぞ
れ同一半導体基板上で互いに電気的に絶縁されるように
形成されたものである。

【００２８】この発明の請求項１６に係る半導体集積回
路装置では、電圧供給回路は奇数個直列に接続されその
最終段のインバータ回路の出力が初段のインバータ回路
の入力に帰還された複数のインバータ回路によるリング
発振回路、一端子とゲート電極とに第１の電源電圧が印
加された第１のＭＯＳトランジスタ、一端子とゲート電
極とが第１のＭＯＳトランジスタの他端子に接続され、
他端子が第１および第２のバックゲート電圧の出力端子
につながった第２のＭＯＳトランジスタ、第１のＭＯＳ
トランジスタの他端子と第２のＭＯＳトランジスタの一
端子との接続点、および上記リング発振回路の出力の間
に接続されたキャパシタ、および、リング発振回路にお
ける最終段インバータ回路の出力と初段インバータ回路
の入力との間に接続され、状態制御回路より出力される
制御信号に応じて導通または非導通する第３のＭＯＳト
ランジスタを有し、第１のバックゲート電圧として第１
の電源電圧を出力するように構成されたものである。

【００２９】

【発明の実施の形態】

実施の形態１．以下、この発明の一実施の形態を詳細に
説明する。図１は本実施の形態における半導体集積回路
装置の一例を示す回路構成図である。図において、ＶＤ
Ｄは電源電圧、ＧＮＤはＶＤＤより小さい電源電圧であ
るグランド電圧（０Ｖ）、Ｑ１、Ｑ２はそれぞれｐチャ
ネル型ＭＯＳトランジスタ（以下、ｐＭＯＳトランジス
タ）、ｎチャネル型ＭＯＳトランジスタ（以下、ｎＭＯ
Ｓトランジスタ）、ＶＤＤＶはｐＭＯＳトランジスタＱ
１を介してＶＤＤが印加された仮想電源線、ＧＮＤＶは
ｎＭＯＳトランジスタＱ２を介してＧＮＤが印加された
仮想グランド線をそれぞれ示す。ＳＬおよび／ＳＬはそ
れぞれｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジス
タＱ２のゲート電極に入力された信号を示す。

【００３０】１１はＶＤＤＶ、ＧＮＤＶの電圧を電源電
圧としてトランジスタ回路で、例えば図のようにＮＡＮ
Ｄ回路１１ａが含んだ論理回路部である。１２は論理回
路部１１がアクティブ状態またはスタンバイ状態となる
ことを示す制御信号Ｓ１、Ｓ２を生成する状態制御回
路、１３はＶＤＤより高い電圧（以下、ＶＰＰ）を発生
する高電圧発生回路、１４はＧＮＤより低い電圧（以
下、ＶＢＢ）を発生する低電圧発生回路、１５は入力さ
れるＶＰＰとＧＮＤとを制御信号Ｓ１に応じて選択的に
出力する選択回路、１６は入力されるＶＤＤとＶＢＢと
を制御信号Ｓ２に応じて選択的に出力する選択回路であ
る。このｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジ
スタＱ２はそれぞれＶＤＤ、ＧＮＤの電源電圧を論理回
路部に対して供給または遮断するスイッチ回路を構成す
る。

【００３１】図２は、図１の半導体集積回路装置が形成
されるＣＭＯＳトランジスタ構造の半導体チップ上の構
造断面図で、ＮＡＮＤ回路１１ａおよびｐＭＯＳトラン
ジスタＱ１、ｎＭＯＳトランジスタＱ２が形成された断
面部分を示す。図において、２１ａ〜２１ｄはｐウェル
２に形成されたｎ型半導体層、２２ａ〜２２ｄはｎウェ
ル３に形成されたｐ型半導体層、２３はその境界を挟ん
で不純物濃度の高くなるｐウェル２の領域、２４はその
境界を挟んで不純物濃度の高くなるｎウェル３の領域、
２５ａ〜２５ｃは絶縁酸化膜（図示せず）を介してｐウ
ェル２上に形成されたｎＭＯＳトランジスタのゲート電
極、２６ａ〜２６ｃは絶縁酸化膜（図示せず）を介して
ｎウェル３上に形成されたｐＭＯＳトランジスタのゲー
ト電極、２７はｐウェル２とｎウェル３とを分離する分
離絶縁膜、２８はｎ型半導体層２１ｄとｐ型半導体層２
２ｃとを接続する配線である。２９ａはＧＮＤをｎ型半
導体層２１ａ、ｐウェル領域２３に印加させる配線、２
９ｂはＶＤＤをｐ型半導体層２２ａ、ｎウェル領域２４
に印加させる配線である。３０はｎ型半導体層２１ａ、
２１ｂ間で、その境界を挟んで不純物濃度の高くなるｐ
ウェル２の領域、３１はｐ型半導体層２２ａ、２２ｂ間
で、その境界を挟んで不純物濃度の高くなるｎウェル３
の領域である。

【００３２】ｎ型半導体層２１ｂ、２１ｃをソース・ド
レイン領域とし、ゲート電極２５ｂによりｎＭＯＳトラ
ンジスタＴＮ１が構成され、ｎ型半導体層２１ｃ、２１
ｄをソース・ドレイン領域とし、ゲート電極２５ｃによ
りｎＭＯＳトランジスタＴＮ２が構成され、ｐ型半導体
層２２ｂ、２２ｃをソース・ドレイン領域とし、ゲート
電極２６ｂによりｐＭＯＳトランジスタＴＰ１が構成さ
れ、さらにｐ型半導体層２２ｃ、２２ｄをソース・ドレ
イン領域とし、ゲート電極２６ｃによりｐＭＯＳトラン
ジスタＴＰ２が構成される。ｎＭＯＳトランジスタＴＮ
１、ＴＮ２は、ＮＡＮＤ回路１１ａの直列に接続された
ｎＭＯＳトランジスタを示し、ｐＭＯＳトランジスタＴ
Ｐ１、ＴＰ２は論理回路部１の並列に接続されたｐＭＯ
Ｓトランジスタを示す。配線２８はＭＯＳトランジスタ
ＴＮ２とＭＯＳトランジスタＰＮ１およびＰＮ２との接
続に、ｎ型半導体層２１ｂへの接続配線はＧＮＤＶに、
ｐ型半導体層２２ｂ、２２ｄへの接続配線はＶＤＤＶに
それぞれ相当する。

【００３３】また図１に示すｎＭＯＳトランジスタＱ２
は、ｎ型半導体層２１ａ、２１ｂをソース・ドレイン領
域とし、ゲート電極２５ａにより構成され、ｐＭＯＳト
ランジスタＱ１はｐ型半導体層２２ａ、２２ｂをソース
・ドレイン領域とし、ゲート電極２６ａにより構成され
る。配線２９ａはｎ型半導体層２１ａ（Ｑ２のソース領
域）にＧＮＤを印加させ、配線２９ｂはｐ型半導体層２
２ａ（Ｑ１のソース領域）にＶＤＤを印加させる。同時
に配線２９ａはｐウェル２上に形成されたＭＯＳトラン
ジスタのバックゲート電位としてｐウェル領域２３にＧ
ＮＤを印加し、配線２９ｂはｎウェル３上に形成された
ＭＯＳトランジスタのバックゲート電位としてｎウェル
領域２４にＶＤＤを印加する。

【００３４】また論理回路部１１を構成するｎＭＯトラ
ンジスタはしきい値電圧が０．２〜０．３Ｖとなるよう
に形成される。一方ｎＭＯＳトランジスタＱ２はそのチ
ャネル領域となるｐウェル領域３０の存在によりこの
０．２〜０．３Ｖより高いしきい値電圧（例えば０．６
Ｖ）となるように構成される。また論理回路部１１を形
成するｐＭＯトランジスタはしきい値電圧が−０．２〜
−０．３Ｖとなるように構成される。一方ｐＭＯＳトラ
ンジスタＱ１はそのチャネル領域となるｎウェル領域３
１の存在によりこの−０．２〜−０．３Ｖより低いしき
い値電圧（例えば−０．６Ｖ）に構成される。

【００３５】なお、ＮＡＮＤ回路１１ａ以外の論理回路
部の部分を構成するｎＭＯＳトランジスタおよびｐＭＯ
Ｓトランジスタは、それぞれｐウェル２、ｎウェル３の
図示しない断面部分に形成され、また図示しないが図１
における状態制御回路１２、高電圧発生回路１３、低電
圧発生回路１４および選択回路１５、１６もまた図２に
示す論理回路部１１およびｐＭＯＳトランジスタＱ１、
ｎＭＯＳトランジスタＱ２と同一半導体チップ上に形成
されるものである。

【００３６】次に、図１の半導体集積回路装置の動作を
図３に示す動作波形図を参照しながら説明する。図３は
制御信号Ｓ１、Ｓ２、信号ＳＬ、／ＳＬのそれぞれ信号
レベルの波形図である。

【００３７】状態制御回路１２は図１に示さない他の回
路からの信号により論理回路部１１がアクティブ状態で
あるかスタンバイ状態であるかを検知する。例えばパー
ソナルコンピュータにおいては一定期間キーボード、マ
ウス等の入力装置からの入力がないとき、または論理回
路部１１が処理すべき仕事が存在しないことを検出した
ときは論理回路部１１がスタンバイ状態であることを検
知する。そして図３に示すように論理回路部１１がアク
ティブ状態のときはＶＤＤを出力し、スタンバイ状態の
ときはＧＮＤを出力する制御信号Ｓ１を生成する。同じ
くアクティブ状態のときはＧＮＤを出力し、スタンバイ
状態のときはＶＤＤを出力する制御信号Ｓ２を生成す
る。

【００３８】選択回路１５は制御信号Ｓ１がハイレベル
（すなわちＶＤＤ）のときにＧＮＤを選択し、ローレベ
ル（すなわちＧＮＤ）のときにＶＤＤより高い電圧であ
るＶＰＰを選択して信号ＳＬとして出力するように構成
されている。また選択回路１６は制御信号Ｓ２がハイレ
ベル（すなわちＶＤＤ）のときにＧＮＤより低い電圧で
あるＶＢＢを選択し、ローレベル（すなわちＧＮＤ）の
ときにＶＤＤを選択して信号／ＳＬとして出力するよう
に構成されている。したがって図３に示すように、信号
ＳＬは論理回路部１１がアクティブ状態のときはＧＮ
Ｄ、スタンバイ状態のときはＶＰＰを示し、信号／ＳＬ
は論理回路部１１がアクティブ状態のときはＶＤＤ、ス
タンバイ状態のときはＶＢＢを示す。

【００３９】論理回路部１１がアクティブ状態であると
き、ｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタ
Ｑ２のゲート電極にはそれぞれＧＮＤ、ＶＤＤが印加さ
れともに導通状態となる。したがってＶＤＤＶにはＶＤ
Ｄの電源電圧が供給され、ＧＮＤＶにはＧＮＤの電源電
圧が供給されるので、論理回路部１１はＶＤＤＶ、ＧＮ
ＤＶを電源電圧として論理動作を行う。論理回路部１１
を構成するＭＯＳトランジスタは絶対値で０．２〜０．
３Ｖ程度の小さいしきい値電圧で構成されたので、電源
電圧（ＶＤＤ）を低減させても動作可能となる。一方論
理回路部１１がスタンバイ状態であるとき、ｐＭＯＳト
ランジスタＱ１、ｎＭＯＳトランジスタＱ２のゲート電
極にはそれぞれＶＰＰ、ＶＢＢが印加されともに非導通
状態となる。

【００４０】ここで非導通時のＭＯＳトランジスタのリ
ーク電流はｎＭＯＳトランジスタを例にとると、ｅｘｐ
{(ＶＧＳ-Ｖｔｈ)/ｓ}に比例することが知られている。
ここでＶＧＳはゲート電位とソース電位との差、Ｖｔｈ
はｎＭＯＳトランジスタのしきい値電圧、ｓはサブスレ
ッショルド・リーク電流が一桁変化するのに必要な電圧
（一定値）である。この式によるとｎＭＯＳトランジス
タＱ２は、ゲート電極に印加される電圧が低い程サブス
レッショルド・リーク電流が少なくなる。同様にｐＭＯ
ＳトランジスタＱ１は、そのゲート電極に印加される電
圧が高い程サブスレッショルド・リーク電流が少なくな
る。

【００４１】一般にＭＯＳトランジスタを製造する場
合、その製造環境に応じて所定のしきい値電圧どおり製
造されるとは限らない。図２においてはｐウェル領域３
０はイオン注入により不純物ドーピングされたもので、
本来０．６Ｖのしきい値電圧を有するように設計された
ｎＭＯＳトランジスタＱ２が、そのイオン注入の工程で
環境が変化することにより０．５５Ｖのしきい値に結果
的に製造されたものとする。同じくｎウェル領域３１は
イオン注入により不純物ドーピングされたもので、本来
−０．６Ｖのしきい値電圧を有するように設計されたｐ
ＭＯＳトランジスタＱ１が、そのイオン注入の工程で環
境が変化することにより−０．５５Ｖのしきい値に結果
的に製造されたものとする。

【００４２】上式のとおりリーク電流は指数関数的に増
大するするため、例えばｎＭＯＳトランジスタＱ２にお
いては、しきい値電圧が０．０５Ｖ小さくなることでリ
ーク電流は著しく増大し、ｎＭＯＳトランジスタＱ２の
ゲート電極にＧＮＤを印加したとき許容以上のリーク電
流が生じてしまうことがある。このような回路は試験に
より不良として破棄される。本実施の形態のようにＧＮ
Ｄの代わりにＧＮＤより小さい電圧であるＶＢＢをその
ゲート電極に印加してその増大するリーク電流を低減す
ることができる。同様にｐＭＯＳトランジスタＱ１も、
非導通時にＶＤＤより大きい電圧であるＶＰＰをゲート
電極に印加してリーク電流を低減することができる。こ
れにより低消費電力化を図ることができるとともに半導
体集積回路装置を作り直す必要がなくこともなく歩留ま
りが向上する。

【００４３】図４は、ＶＢＢを発生させる低電圧発生回
路１４の詳細な回路構成図である。３５はインバータ回
路が奇数個接続され、最終段の出力を初段の入力に帰還
させたリング発振回路、３６ａ、３６ｂはそれぞれの一
端子がノードＮ１で接続されたｎＭＯＳトランジスタで
あり、それぞれのしきい値電圧をＶＤＤよ十分小さい同
一のＶｔｈｎに構成されたものである。ノードＮ１に
は、キャパシタＣ１を介してリング発振回路３５の出
力、およびｎＭＯＳトランジスタ３６ｂのゲート電極が
接続される。ｎＭＯＳトランジスタ３６ｂの他端子はＧ
ＮＤに接続され、ｎＭＯＳトランジスタ３６ａの他端子
とゲート電極とが接続され、ＶＢＢの出力端子３７とな
る。

【００４４】ここで、リング発振回路３５の出力電圧の
振れ幅をＶＤＤとする。リング発振回路３５の出力が正
に振れたときにはｎＭＯＳトランジスタ３６ａは非導通
状態であり、キャパシタＣ１の容量結合によりｎＭＯＳ
トランジスタ３６ｂを介してＧＮＤに放電され、ノード
Ｎ１の電位はＶｔｈｎとなる。キャパシタＣ１はリング
発振回路３５の直流成分を除去するためのものである。
次いでリング発振回路３５の出力が正から負に振れたと
き、寄生容量を無視するとノードＮ１の電位はキャパシ
タＣ１の容量結合により（Ｖｔｈｎ―ＶＤＤ）に変化す
る。そのとき、出力端子３７の電位が（Ｖｔｈｎ―ＶＤ
Ｄ）＋Ｖｔｈｎ＝２Ｖｔｈｎ―ＶＤＤとなる程度にｎＭ
ＯＳトランジスタ３６ａは導通し、一方ｎＭＯＳトラン
ジスタ３６ｂは非導通となる。次いでリング発振回路３
５の出力が負から正に振れたときノードＮ１の電位はＶ
ｔｈｎとなるまで放電され。正から負に振れたとき上記
と同様にノードＮ１の電位は（Ｖｔｈｎ―ＶＤＤ）とな
ることにより出力端子３７は（２Ｖｔｈｎ―ＶＤＤ）と
なる。このサイクルを繰り返すことにより出力端子３７
の電位は（２Ｖｔｈｎ―ＶＤＤ）に安定し、この電位が
ＧＮＤより小さいＶＢＢとして出力端子３７より出力さ
れる。

【００４５】図５はＶＰＰを発生させる高電圧発生回路
１３の詳細な回路構成図である。リング発振回路３５は
図４と同一のもの、３８ａ、３８ｂはそれぞれの一端子
がノードＮ２で接続されたｎＭＯＳトランジスタであ
り、それぞれのしきい値電圧を同一のＶｔｈｎとする。
ノードＮ２には、キャパシタＣ２を介してリング発振回
路３５の出力、およびｎＭＯＳトランジスタ３８ｂのゲ
ート電極が接続される。キャパシタＣ２は上記と同様に
リング発振回路３５の直流成分を除去する。ｎＭＯＳト
ランジスタ３８ａの他端子とゲート電極はＶＤＤに接続
され、ｎＭＯＳトランジスタ３８ｂの他端子はＶＰＰの
出力端子３９となる。

【００４６】この高電圧発生回路１３の基本的な動作
は、図４の回路と同一である。すなわちリング発振回路
３５が負に振れたとき、ｎＭＯＳトランジスタ３８ｂは
非導通状態であり、ノードＮ２の電位は（ＶＤＤ−Ｖｔ
ｈｎ）になる。リング発振回路３５が負から正に振れた
ときノードＮ２の電位は（ＶＤＤ―Ｖｔｈｎ）＋ＶＤＤ
＝２ＶＤＤ―Ｖｔｈｎに変化するとともに、ｎＭＯＳト
ランジスタ３８ｂが導通し、ｎＭＯＳトランジスタ３８
ａが非導通する。従って出力端子３９の電位は、（２Ｖ
ＤＤ―Ｖｔｈｎ）―Ｖｔｈｎ＝２（ＶＤＤ―Ｖｔｈｎ）
となる。このサイクルを繰り返すことにより出力端子３
９の電位は２（ＶＤＤ―Ｖｔｈｎ）に安定し、この電位
がＶＤＤより大きいＶＰＰとして出力端子３９より出力
される。

【００４７】この図４、図５の電圧発生回路においては
ＶＢＢ＝２Ｖｔｈｎ―ＶＤＤ、ＶＰＰ＝２（ＶＤＤ―Ｖ
ｔｈｎ）の電圧が生成されたが、図４においては端子３
７に対してさらにダイオード接続されたｎＭＯＳトラン
ジスタを複数個直列に接続することにより、その最終段
のｎＭＯＳトランジスタよりＧＮＤより小さく（２Ｖｔ
ｈｎ−ＶＤＤ）より大きいＶＢＢを得ることができ、図
５においては端子３９に対してさらにダイオード接続さ
れたｎＭＯＳトランジスタを複数個直列に接続すること
により、その最終段のｎＭＯＳトランジスタよりＶＤＤ
より大きく、２（ＶＤＤ−Ｖｔｈｎ）より小さいＶＰＰ
を得ることができる。

【００４８】図６は、選択回路１５の詳細な回路構成図
である。４０は両端子がそれぞれノードＮ３、Ｎ４に接
続され、ゲート電極にＶＤＤが印加されたｎＭＯＳトラ
ンジスタ、４１は両端子がそれぞれノードＮ３、Ｎ５で
接続され、ゲート電極にＧＮＤが印加されたｐＭＯＳト
ランジスタ、４２はソース端子が端子ａ１に接続され、
ドレイン端子がノードＮ４に接続され、ゲート電極がノ
ードＮ６に接続されたｐＭＯＳトランジスタ、４３はソ
ース端子が端子ａ１に接続され、ドレイン端子がノード
Ｎ６に接続され、ゲート電極がノードＮ４に接続された
ｐＭＯＳトランジスタ、４４はソース端子が端子ａ２に
接続され、ドレイン端子がノードＮ５に接続され、ゲー
ト電極がノードＮ６に接続されたｎＭＯＳトランジス
タ、４５はソース端子が端子ａ２に接続され、ドレイン
端子がノードＮ６に接続され、ゲート電極がノードＮ５
に接続されたｎＭＯＳトランジスタである。状態制御回
路１２より出力された制御信号Ｓ１はノードＮ３に入力
され、高電圧発生回路１３で生成されたＶＰＰは端子ａ
１に印加され、さらにＧＮＤが端子ａ２に印加される。
なお、ｎＭＯＳトランジスタ４０、４４、４５のしきい
値電圧を上記のＶｔｈｎとし、ｐＭＯＳトランジスタ４
１、４２、４３のしきい値電圧をＶｔｈｐ（＝―Ｖｔｈ
ｎ）とする。

【００４９】次いで動作について説明する。制御信号Ｓ
１がＶＤＤの電位を示したとき（アクティブ状態時）、
ノードＮ４はその電位が（ＶＤＤ―Ｖｔｈｎ）に充電さ
れ、ノードＮ５はその電位がＶＤＤに充電される。これ
によりｐＭＯＳトランジスタ４３のゲート・ソース間電
圧は―（ＶＰＰ―（ＶＤＤ―Ｖｔｈｎ））＝Ｖｔｈｎ―
ＶＤＤであり、ｎＭＯＳトランジスタ４５のゲート・ソ
ース間電圧はＶＤＤである。ｐＭＯＳトランジスタ４３
はｎＭＯＳトランジスタ４５に比べてその導通状態が弱
いので、ｐＭＯＳトランジスタ４３と交差結合するｐＭ
ＯＳトランジスタ４２、およびｎＭＯＳトランジスタ４
５と交差結合するｎＭＯＳトランジスタ４４により、ｐ
ＭＯＳトランジスタ４３の導通状態がより弱くなり、ｎ
ＭＯＳトランジスタ４５の導通状態がより強くなるよう
に増幅され、最終的にノードＮ６の電位はＧＮＤに達す
る。

【００５０】制御信号Ｓ１がＧＮＤの電位を示したとき
（スタンバイ状態時）、ノードＮ４はその電位がＧＮＤ
になり、ノードＮ５はその電位が―Ｖｔｈｐとなる。こ
れによりｐＭＯＳトランジスタ４３のゲート・ソース間
電圧は―（ＶＰＰ―ＧＮＤ）＝―ＶＰＰ＝２Ｖｔｈｎ―
２ＶＤＤであり、ｎＭＯＳトランジスタ４５のゲート・
ソース間電圧は―Ｖｔｈｐ＝Ｖｔｈｎである。ｐＭＯＳ
トランジスタ４３はｎＭＯＳトランジスタ４５に比べて
その導通状態が強いので、ｐＭＯＳトランジスタ４３と
交差結合するｐＭＯＳトランジスタ４２、およびｎＭＯ
Ｓトランジスタ４５と交差結合するｎＭＯＳトランジス
タ４４により、ｐＭＯＳトランジスタ４３の導通状態が
より強くなり、ｎＭＯＳトランジスタ４５の導通状態が
より弱くなるように増幅される。よって最終的にノード
Ｎ６の電位はＶＰＰを示す。ノードＮ６から出力される
信号はこの選択回路１５の出力する信号ＳＬとなる。

【００５１】また、図７は選択回路１６の詳細な回路構
成図である。この選択回路１６は図６と同一の回路構成
を有する。異なる点は端子ａ１にＶＤＤが印加され、端
子ａ２にＶＢＢが印加され、さらにノードＮ３に状態制
御回路１２より出力される制御信号Ｓ２が入力されるこ
とである。

【００５２】この選択回路１６の動作についても、図６
のものと基本的には同一である。制御信号Ｓ２がＧＮＤ
の電位を示したとき（アクティブ状態時）、上記の動作
に従って端子ａ１に印加されたＶＤＤがノードＮ６から
最終的に出力され、Ｓ２がＶＤＤの電位を示したとき、
（スタンバイ状態時）、端子ａ２に印加されたＶＢＢが
ノードＮ６から最終的に出力される。ノードＮ６から出
力される信号はこの選択回路１６の出力する信号／ＳＬ
となる。

【００５３】なおｎＭＯＳトランジスタ４０、ｐＭＯＳ
トランジスタ４１の役割りは交差結合回路（ｐＭＯＳト
ランジスタ４２、４３の交差結合とｎＭＯＳトランジス
タ４４、４５の交差結合）の状態が確定するまでの間、
ノードＮ４、Ｎ５の電位をノードＮ３と絶縁させるため
のものである。

【００５４】ＶＰＰ、ＶＢＢの値はそれぞれ２ＶＤＤ―
２Ｖｔｈｎ、２Ｖｔｈｎ―ＶＤＤとしたが、ＭＯＳトラ
ンジスタＱ１、Ｑ２のサブスレッショルド・リーク電流
の許容量を越えない程度に設定することが適切である。
実際この許容量は作製されたＭＯＳトランジスタＱ１、
Ｑ２のしきい値電圧の他、使用される電源電圧（ＶＤ
Ｄ）、ＭＯＳトランジスタの信頼性、論理回路部１１を
含めた回路全体の規模および特性等により決定される。
このときは高電圧発生回路１３、低電圧発生回路１４の
構成を変更することによりＶＰＰ、ＶＢＢの値を設定し
直す。

【００５５】また、論理回路部１１はＣＭＯＳトランジ
スタで構成されたものに限らない。ｐＭＯＳトランジス
タを含まない論理回路部、ｎＭＯＳトランジスタを含ま
ない論理回路部、あるいはバイポーラトランジスタを含
んだ論理回路でもよい。さらにはアクティブ状態または
スタンバイ状態をなすトランジスタ回路であれば論路回
路にも限ることなくアナログ回路等でもよい。

【００５６】実施の形態２．図８は図１に示した半導体
集積回路装置において、図２とは異なる半導体チップ構
造を示した構造断面図である。図２のものと異なる点は
図１に示す不純物濃度が高いｐウェル領域３０、および
ｎウェル領域３１が存在しないことのみで、その他は同
一である。

【００５７】図８に示した断面構造において、ｎ型半導
体層２１ａ〜２１ｄはｐウェル２上面からのイオン注入
により同時に形成され、ｐ型半導体層２２ａ〜２２ｄは
ｎウェル３上面からのイオン注入により同時に形成され
たものである。さらにゲート電極２５ａ〜２５ｃ、２６
ａ〜２６ｃはすべて同一プロセスにより同時に形成され
たものである。さらに図示しないそれぞれのゲート電極
下の絶縁酸化膜もまた同一プロセスにより同時に形成さ
れたものである。すなわち、図１に示すｎＭＯＳトラン
ジスタＱ２と論理回路部１１を構成するすべてのｎＭＯ
Ｓトランジスタとは全く同一の製造プロセスで同時に形
成されたものであり、それらの断面構造は同一のものと
なる。同様にｐＭＯＳトランジスタＱ１と論理回路部１
１を構成するすべてのｐＭＯＳトランジスタとは全く同
一の製造プロセスで同時に形成されたものであり、それ
らの断面構造は同一のものとなる。

【００５８】よってｐウェル２上に形成されたｎＭＯＳ
トランジスタにおいてソース・ドレイン領域となるｎ型
半導体層の物質、不純物濃度プロファイルは同一にな
り、ｎウェル３上に形成されたｐＭＯＳトランジスタに
おいてソース・ドレイン領域となるｐ型半導体層の物
質、不純物濃度プロファイルも同一になる。また、ｐウ
ェル２における各ｎＭＯＳトランジスタのチャネル領域
部分もまた同一のｐ型半導体物質で同一の不純物濃度プ
ロファイルになり、ｎウェル３における各ｐＭＯＳトラ
ンジスタのチャネル領域部分もまた同一のｎ型半導体物
質で同一の不純物濃度プロファイルになる。さらにゲー
ト電極、およびそのゲート電極下に形成された絶縁酸化
膜はそれぞれ同一の材料で、ほぼ同一の膜厚を有するも
のとなる。

【００５９】ここで、ｎＭＯＳトランジスタＱ２および
論理回路部１１を構成するｎＭＯＳトランジスタは理想
的にはそれぞれ同一のしきい値電圧となるが、実際には
その製造プロセスで生じる断面構成のばらつき等によ
り、作製後は０．２〜０．３Ｖ程度のしきい値電圧とな
るように構成されたものとする。同様にｐＭＯＳトラン
ジスタＱ１および論理回路部１１を構成するｐＭＯＳト
ランジスタも作製後は―０．２〜―０．３Ｖ程度のしき
い値電圧となるように構成されたものとする。

【００６０】図８の半導体チップ構造において、ゲート
電極２５ａ、２６ａにはそれぞれ信号ＳＬ、／ＳＬが接
続される。図３に示すように論理回路部１１がアクティ
ブ状態のときＳＬはＧＮＤ、／ＳＬはＶＤＤを示し、Ｍ
ＯＳトランジスタＱ１、Ｑ２はともに導通となる。一方
スタンバイ状態のときＳＬはＶＰＰ、／ＳＬはＶＢＢを
示し、ＭＯＳトランジスタＱ１、Ｑ２はともに非導通と
なる。

【００６１】本実施の形態に示す半導体集積回路装置に
おいて、従来技術と同様に論理回路部１１をしきい値電
圧（絶対値）の小さいＭＯＳトランジスタで構成するこ
とで低消費電力で動作させることができる。またｐＭＯ
ＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２は、図
２に示すｐウェル領域３０、ｎウェル領域３１を形成す
るイオン注入の不純物ドーピング工程を要することもな
く、さらには論理回路部１１と同一半導体チップ上に全
く同一製造プロセスにより同時に形成されるので、互い
に作り分けることなく単純な製造工程により回路を作製
できる。ここでｐＭＯＳトランジスタＱ１、ｎＭＯＳト
ランジスタＱ２が非導通状態のときに、そのしきい値電
圧（絶対値）が小さくなることによるリーク電流増大が
懸念されるが、ｐＭＯＳトランジスタＱ１のゲート電極
にＶＤＤより大きい電圧のＶＰＰ、ｎＭＯＳトランジス
タＱ２のゲート電極にＧＮＤより小さい電圧のＶＢＢが
それぞれ印加されることによりリーク電流の増大を防ぐ
ことができる。したがって生産性、製造歩留りの向上が
図れる。

【００６２】さらに、図１９の従来技術に比べｐＭＯＳ
トランジスタＱ１、ｎＭＯＳトランジスタＱ２はそのし
きい値電圧（絶対値）が小さく構成されているので、ア
クティブ時における論理回路部１１への電流供給能力が
増大し、論理回路部１１を高速に動作させることができ
る。

【００６３】実施の形態３．図９は本実施の形態に示す
半導体集積回路装置の回路構成図である。図１において
選択回路１５に入力されたＧＮＤの代わりに低電圧発生
回路１４より生成されたＶＢＢを入力し、選択回路１６
に入力されたＶＤＤに代わりに高電圧発生回路１３より
生成されたＶＰＰを入力するものである。すなわち図６
に示す選択回路１５において、端子ａ２にＧＮＤの代わ
りにＶＢＢを印加し、図７に示す選択回路１６において
端子ａ１にＶＤＤの代わりにＶＰＰを印加するものであ
る。その他の回路構成については図１と全く同一であ
る。

【００６４】この回路において選択回路１５、１６から
出力される信号ＳＬ、／ＳＬの信号レベルは、図１０に
示す波形図のように決定される。すなわち、論理回路部
１１がアクティブ状態のときＳＬはＶＢＢを、／ＳＬは
ＶＰＰをそれぞれ出力し、一方スタンバイ状態のときＳ
ＬはＶＰＰ、／ＳＬはＶＢＢをそれぞれ出力する。

【００６５】この半導体集積回路装置が図１と異なる点
は、論理回路部１１がアクティブ状態のときに、ｐＭＯ
ＳトランジスタＱ１のゲート電極にＧＮＤより小さい電
圧のＶＢＢが印加され、ｎＭＯＳトランジスタＱ２のゲ
ート電極にＶＤＤより大きい電圧のＶＰＰが印加される
ことである。ｎＭＯＳトランジスタを例にとると、ゲー
ト電極に印加する電圧を上昇させると、そのｎＭＯＳト
ランジスタは線形領域で動作するようになり、そのチャ
ネルコンダクタンス（電気抵抗の逆数）は（ＶＧＳ−Ｖ
ｔｈｎ）に比例することが知られている。従ってＶＰＰ
がゲート電極として与えたれたｎＭＯＳトランジスタＱ
２のアクティブ時におけるコンダクタンスは、例えばＶ
ｔｈｎ＝０．４Ｖ、ＶＧＳ＝ＶＰＰ＝２．５Ｖの場合は
Ｖｔｈｎ＝０．４Ｖ、ＶＧＳ＝ＶＤＤ＝１．５Ｖの場合
に比べ約２倍である。ｐＭＯＳトランジスタＱ１におい
ても同様で、そのゲート電極に与えられる電圧をＧＮＤ
より小さくするほどコンダクタンスは大きくなる。よっ
て仮想電源線ＶＤＤＶおよびＧＮＤＶのインピーダンス
が小さくなり、論理回路部１１内の各接続ノードに対す
る充放電に要する時間が短縮され、論理回路部の回路動
作が高速になる。

【００６６】なお、この半導体集積回路装置は論理回路
部１１、ｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジ
スタＱ２を構成する半導体装置が図２に示された構造、
および図８に示された構造のいずれの場合にも適用され
るものである。従って回路を構成するＭＯＳトランジス
タがどのような製造工程で製造されても、ＭＯＳトラン
ジスタ固有のしきい値電圧による制御だけでなく、その
ゲート電極に印加される信号電圧により、リーク電流の
低減かつ回路動作の高速化を制御できる。

【００６７】またこの実施の形態において、論理回路部
１１がアクティブ状態時にＳＬがＶＢＢ、／ＳＬがＶＰ
Ｐとなり、スタンバイ状態時にＳＬがＶＤＤ、／ＳＬが
ＧＮＤとなるように構成してもよい。すなわち図６に示
す選択回路１５において端子ａ１にＧＮＤを印加し、端
子ａ２にＶＢＢを印加する。一方選択回路１６において
端子ａ１にＶＰＰを印加し、端子ａ２にＧＮＤを印加す
る。この回路構成はアクティブ状態時における論理回路
部１１の動作の高速化のみをねらったものであり、アプ
リケーションからの要求、論理回路構成の特殊性からス
タンバイ状態時におけるｐＭＯＳトランジスタＱ１、ｎ
ＭＯＳトランジスタＱ２のリーク電流の低減を特に必要
としない場合に用いられる。

【００６８】実施の形態４．本実施の形態では、実施の
形態１〜３に示す半導体集積回路装置において論理回路
部およびこの論理回路部のアクティブ・スタンバイ状態
の切り替え回路の変形例を示す。図１１はその一例を示
す半導体集積回路装置の回路構成図である。５１、５２
はＣＭＯＳトランジスタからなる論理回路部である。論
理回路部５１はＶＤＤＶとＧＮＤとの間に接続され、こ
のＶＤＤＶおよびＧＮＤの電圧を電源電圧として動作す
る。一方論理回路部５２はＶＤＤとＧＮＤＶとの間に接
続され、このＶＤＤおよびＧＮＤＶの電圧を電源電圧と
して動作する。その他の符号および記号は図１と同一の
ものを示す。

【００６９】この半導体集積回路装置は、実施形態１〜
３において図１に示したｐＭＯＳトランジスタＱ１を介
さずＶＤＤと論理回路部とを直接に接続したもの、ある
いはｎＭＯＳトランジスタＱ２を介さずＧＮＤと論理回
路部とを直接に接続したものに相当する。すなわち論理
回路部５１のアクティブ・スタンバイ状態の切り替えは
ｐＭＯＳトランジスタＱ１のみの導通・非導通で実行さ
れる。一方論理回路部５２のアクティブ・スタンバイ状
態の切り替えはｎＭＯＳトランジスタＱ２のみの導通・
非導通で実行される。このような回路構成を採用するか
否かは、回路の製造プロセスからの要求、論理回路部の
回路特性、回路のアプリケーションからの要求等により
決定される。

【００７０】また別の変形例として図１２（Ａ）は、ｎ
ＭＯＳトランジスタで構成された論理回路部５３におい
て、ＶＤＤと論理回路部５３との間に接続されたｎＭＯ
ＳトランジスタＱ３、ＧＮＤと論理回路部５３との間に
接続されたｎＭＯＳトランジスタＱ４を備え、ｎＭＯＳ
トランジスタＱ３、Ｑ４のゲート電極には図１に示す選
択回路１６より出力される信号線／ＳＬが接続された半
導体集積回路装置である。一方、図１２（Ｂ）は、ｐＭ
ＯＳトランジスタで構成された論理回路部５４におい
て、ＶＤＤと論理回路部５４との間に接続されたｐＭＯ
ＳトランジスタＱ５、ＧＮＤと論理回路部５４との間に
接続されたｐＭＯＳトランジスタＱ６を備え、ｐＭＯＳ
トランジスタＱ５、Ｑ６のゲート電極には図１に示す選
択回路１５より出力される信号線ＳＬが接続された半導
体集積回路装置である。

【００７１】これらの半導体集積回路装置は、実施の形
態１〜３において図１に示したｐＭＯＳトランジスタＱ
１の代わりにｎＭＯＳトランジスタを採用したもの、あ
るいはｎＭＯＳトランジスタＱ２の代わりにｐＭＯＳト
ランジスタを採用したものである。上記と同様に、回路
の製造プロセスからの要求、論理回路部の回路特性、回
路のアプリケーションからの要求があればこのような回
路構成も可能である。さらに図１２（Ａ）においてｎＭ
ＯＳトランジスタＱ４を取り除きＧＮＤと論理回路部５
３とを直接に接続した構成、あるいは（Ｂ）においてｐ
ＭＯＳトランジスタＱ５を取り除きＶＤＤと論理回路部
５４とを直接に接続した構成でもよい。

【００７２】このように、図１１または図１２（Ａ）
（Ｂ）でも実施形態１〜３と同様に、その製造工程にか
かわらずリーク電流の低減化または論理回路部の高速化
を図ることができる。

【００７３】実施の形態５．図１３は本実施の形態を示
す半導体集積回路装置の回路構成図である。図において
６１はＧＮＤを降圧した降圧電圧ＶＢＢを発生させると
ともに、制御信号Ｓ１のレベル変化に応じてＧＮＤおよ
びＶＢＢを選択して出力する低電圧発生回路で、その出
力された電圧はｐＭＯＳトランジスタＱ１のバックゲー
トに入力される。６２はＶＤＤを昇圧した昇圧電圧ＶＰ
Ｐを発生させるとともに、制御信号Ｓ２のレベル変化に
応じてＶＤＤおよびＶＰＰを選択して出力する高電圧発
生回路で、その出力された電圧はｎＭＯＳトランジスタ
Ｑ２のバックゲートに入力される。Ｓ３、Ｓ４はそれぞ
れ低電圧発生回路６１、高電圧発生回路６２より出力さ
れる信号を示す。さらに状態制御回路１２の制御信号Ｓ
１はｎＭＯＳトランジスタＱ２のゲート電極に、制御信
号Ｓ２はｐＭＯＳトランジスタＱ１のゲート電極にそれ
ぞれ印加される。その他の符号は図１と同一のものを示
す。

【００７４】また図１４は図１３の半導体集積回路装置
が形成されたＣＭＯＳトランジスタ構造の半導体チップ
の構造断面図である。制御信号Ｓ１の出力される配線６
２ａはゲート電極２５ａに接続され、制御信号Ｓ２の出
力される配線６２ｂはゲート電極２６ａに接続される。
さらに低電圧発生回路６１からＶＢＢの出力する配線６
３ａはｐウェル領域２３に接続され、高電圧発生回路６
２からＶＰＰの出力する配線６３ｂはｎウェル領域２４
に接続される。その他の符号は図８と同一のものを示
す。なお図示しないが、状態制御回路１２および低電圧
発生回路６１、高電圧発生回路６２もまた同一の半導体
基板上に構成されたものとする。

【００７５】さらに図８に示した半導体チップ構造と同
様に、図１４においてｐウェル２上に形成されたｎＭＯ
Ｓトランジスタは全く同一の工程により同時に形成され
たものであり、ｎウェル３上に形成されたｐＭＯＳトラ
ンジスタもまた全く同一の工程により同時に形成された
ものである。ここでｐウェル２上に形成されたｎＭＯＳ
トランジスタはそのしきい値電圧が０．２〜０．３Ｖと
なるように構成され、ｎウェル３上に形成されたｐＭＯ
Ｓトランジスタはそのしきい値電圧が−０．２〜−０．
３Ｖとなるように構成されたものとする。

【００７６】次に、図１３の半導体集積回路装置の動作
を図１５に示す動作波形図を参照しながら説明する。図
１５はそれぞれ制御信号Ｓ１、Ｓ２、Ｓ３、Ｓ４の信号
レベルの波形図である。

【００７７】図３と同様に状態制御回路１２より出力さ
れる制御信号Ｓ１は、論理回路部１１がアクティブ状態
のときはＶＤＤを示し、スタンバイ状態のときはＧＮＤ
を示す。また制御信号Ｓ２は論理回路部１１がアクティ
ブ状態のときはＧＮＤを示し、スタンバイ状態のときは
ＶＤＤを示す。低電圧発生回路６１は制御信号Ｓ１を入
力し、制御信号Ｓ１がハイレベル（ＶＤＤ）のときにＧ
ＮＤを、ローレベル（ＧＮＤ）のときに降圧電圧ＶＢＢ
を出力信号Ｓ３として出力するように構成されている。
したがって図１４のように、出力信号Ｓ３の電圧はｐウ
ェル領域２３を介してｐウェル２全体に印加され、各ｎ
ＭＯＳトランジスタのバックゲート電圧となる。一方、
高電圧発生回路６２は制御信号Ｓ２を入力し、制御信号
Ｓ２がハイレベル（ＶＤＤ）のときに降圧電圧ＶＰＰ
を、ローレベル（ＧＮＤ）のときにＶＤＤを出力信号Ｓ
４として出力するように構成されている。したがって図
１４のように、出力信号Ｓ４の電圧はｎウェル領域２４
を介してｎウェル３全体に印加され、各ｐＭＯＳトラン
ジスタのバックゲート電圧となる。

【００７８】ｐＭＯＳトランジスタＱ１において、制御
信号Ｓ２と出力信号Ｓ４により、論理回路部１１がアク
ティブ状態のときゲート電圧はＧＮＤ、バックゲート電
圧はＶＤＤとなり、一方スタンバイ状態のときゲート電
圧はＶＤＤ、バックゲート電圧はＶＰＰとなる。ｎＭＯ
ＳトランジスタＱ２において、制御信号Ｓ１と出力信号
Ｓ３により、論理回路部１１がアクティブ状態のときゲ
ート電圧はＶＤＤ、バックゲート電圧はＧＮＤとなり、
一方スタンバイ状態のときゲート電圧はＧＮＤとなり、
バックゲート電圧はＶＢＢとなる。

【００７９】上述したｐＭＯＳトランジスタＱ１のしき
い値電圧（−０．２〜−０．３Ｖ）はバックゲート電圧
としてＶＤＤが印加されたときのしきい値電圧を、ｎＭ
ＯＳトランジスタＱ２のしきい値電圧（０．２〜０．３
Ｖ）はバックゲート電圧としてＧＮＤが印加されたとき
のしきい値電圧をそれぞれ示す。ｐＭＯＳトランジスタ
Ｑ１のバックゲート電圧がＶＤＤより大きいＶＰＰとな
ることによりそのしきい値電圧が上記の値より実質的に
小さくなる。同様にｎＭＯＳトランジスタＱ２のバック
ゲート電圧がＧＮＤより小さいＶＢＢとなることにより
そのしきい値電圧が上記の値より実質的に大きくなる。
したがって論理回路部１１がスタンバイ状態のときにｐ
ＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２の
リーク電流がともに小さくなり、半導体集積回路装置の
低消費電力化が達成される。

【００８０】図１６はＶＢＢを発生させる低電圧発生回
路６１を示す詳細な回路構成図である。図において７１
はインバータ回路が奇数個直列に接続されたインバータ
回路群で、最終段の出力が初段の入力に帰還させたもの
である。７２はインバータ回路群７１の最終段の出力と
初段の入力との間に接続されたｎＭＯＳトランジスタ、
７３はインバータ回路群７１とｎＭＯＳトランジスタ７
２とで構成され、インバータ回路群７１の最終段から発
振信号を出力するリング発振回路、７４、７５はそれぞ
れの一端子がノードＮ１０で接続されたｎＭＯＳトラン
ジスタで、それぞれのしきい値電圧をＶＤＤより小さい
同一のＶｔｈｎとする。ｎＭＯＳトランジスタ７５の他
端子はＧＮＤに接続され、ゲート電極はノードＮ１０に
接続される。またｎＭＯＳトランジスタ７４の他端子と
ゲート電極とがノードＮ１１で接続される。７６はノー
ドＮ１１とＧＮＤとの間に接続されたｎＭＯＳトランジ
スタ、７７はその出力がｎＭＯＳトランジスタ７７のゲ
ート電極に接続されたインバータ回路である。リング発
振回路７３の出力はキャパシタＣ１０を介してノードＮ
１０に接続されている。また状態制御回路１２より出力
される制御信号Ｓ１はインバータ回路７７に入力される
とともに、ｎＭＯＳトランジスタ７６のゲート電極に入
力される。ノードＮ１１はこの低電圧発生回路６１がＶ
ＢＢを出力する出力端子７８となる。

【００８１】次にこの電圧発生回路の動作について説明
する。制御信号Ｓ１がローレベル（ＧＮＤ）のとき、ｎ
ＭＯＳトランジスタ７６のゲート電極にはローレベルが
入力され、一方インバータ回路７７を介してｎＭＯＳト
ランジスタ７２のゲート電極にはハイレベルが入力され
る。ｎＭＯＳトランジスタ７６は非導通となり、ｎＭＯ
Ｓトランジスタ７２は導通となるので、リング発振回路
７３、キャパシタＣ１０およびｎＭＯＳトランジスタ７
４、７５により（２Ｖｔｈｎ−ＶＤＤ）の降圧電圧ＶＢ
Ｂが出力端子７８より出力される。このＶＢＢの発生動
作は図４の回路と全く同一であるのでその説明を省略す
る。

【００８２】一方制御信号Ｓ２がハイレベル（ＶＤＤ）
のとき、インバータ回路７７を介してｎＭＯＳトランジ
スタ７２のゲート電極にローレベルが入力され、ｎＭＯ
Ｓトランジスタ７２は非導通となりリング発振回路７３
の発振動作は停止する。さらにｎＭＯＳトランジスタ７
６のゲート電極にハイレベルが入力されるので、ｎＭＯ
Ｓトランジスタ７６は導通となり出力端子７８からＧＮ
Ｄが出力される。したがって図１５に示したとおり、低
電圧発生回路６１は出力信号Ｓ３として論理回路部１１
がアクティブ状態のときにＧＮＤを出力し、スタンバイ
状態のときにＶＢＢを出力する。

【００８３】図１７はＶＰＰを発生させる高電圧発生回
路６２を示す詳細な回路構成図である。図において８
０、８１はそれぞれの一端子がノードＮ１２で接続され
たｎＭＯＳトランジスタで、それぞれのしきい値電圧を
ＶＤＤより小さい同一のＶｔｈｎとする。ｎＭＯＳトラ
ンジスタ８０の他端子およびゲート電極はＶＤＤに接続
される。またｎＭＯＳトランジスタ８１の他端子はノー
ドＮ１３で接続され、ゲート電極はノードＮ１２に接続
される。８２はノードＮ１３とＶＤＤとの間に接続され
たｎＭＯＳトランジスタ、８３は出力がｎＭＯＳトラン
ジスタ８２のゲート電極に接続されたインバータ回路で
ある。リング発振回路７３の出力はキャパシタＣ１１を
介してノードＮ１２に接続されている。また状態制御回
路１２より出力される制御信号Ｓ２はインバータ回路８
３に入力されるとともに、ｎＭＯＳトランジスタ７２の
ゲート電極に入力される。ノードＮ１１はこの高電圧発
生回路６２がＶＰＰを出力する出力端子８４となる。そ
の他の符号は図１６と同一のものを示す。

【００８４】次にこの高電圧発生回路の動作について説
明する。制御信号Ｓ２がハイレベル（ＶＤＤ）のとき、
ｎＭＯＳトランジスタ７２のゲート電極にはハイレベル
が入力され、インバータ回路８３を介してｎＭＯＳトラ
ンジスタ８２のゲート電極にはローレベルが入力され
る。したがってｎＭＯＳトランジスタ８２は非導通とな
り、ｎＭＯＳトランジスタ７２は導通となるので、リン
グ発振回路７３、キャパシタＣ１１およびｎＭＯＳトラ
ンジスタ８０、８１により２（ＶＤＤ―Ｖｔｈｎ）の昇
圧電圧ＶＰＰが出力端子８４より出力される。このＶＰ
Ｐの発生動作は図５に示した回路と全く同一であるので
その説明を省略する。

【００８５】一方制御信号Ｓ２がローレベル（ＧＮＤ）
のとき、ｎＭＯＳトランジスタ７２のゲート電極にロー
レベルが入力されるので、ｎＭＯＳトランジスタ７２は
非導通しリング発振器７３の発振動作は停止する。一方
インバータ回路８３を介してｎＭＯＳトランジスタ８２
のゲート電極にハイレベルが入力されるので、ｎＭＯＳ
トランジスタ８２は導通し出力端子８４からＶＤＤが出
力される。したがって図１５に示したとおり、高電圧発
生回路６２は出力信号Ｓ４として論理回路部１１がアク
ティブ状態のときにＶＤＤを出力し、スタンバイ状態の
ときにＶＰＰを出力する。

【００８６】この図１６、図１７に示す低電圧発生回
路、高電圧発生回路において、ｎＭＯＳトランジスタ７
２により発振動作が不要なアクティブ状態の間はリング
発振回路７３の動作を停止させるので、そのリング発振
回路の消費電圧を低減することができる。またスタンバ
イ状態からアクティブ状態へのモード切り替えとともに
素早くＶＢＢからＧＮＤへ、およびＶＰＰからＶＤＤへ
変化させるため、図１６に示すｎＭＯＳトランジスタ７
６によりアクティブ状態で出力端子７８を素早くＧＮＤ
に短絡する。また図１７に示すｎＭＯＳトランジスタ８
２も同様の機能を有する。

【００８７】また図１３において、論理回路部１１のア
クティブ状態にさらに高速に動作させたい場合、アクテ
ィブ状態においてｎＭＯＳトランジスタＱ２のバックゲ
ート電圧をＧＮＤより高い電圧にしてｎＭＯＳトランジ
スタＱ２の実質のしきい値電圧を低くすれなよい。同じ
くアクティブ状態においてｐＭＯＳトランジスタＱ１の
バックゲート電圧をＶＤＤより低い電圧にしてｐＭＯＳ
トランジスタＱ１の実質のしきい値電圧を高くすればよ
い。この場合図１５に示した低電圧発生回路６１は論理
回路部１１のアクティブ状態時にはＧＮＤより高い電圧
を発生させるように構成し、高電圧発生回路６２は論理
回路部１１のアクティブ状態時にはＶＤＤより低い電圧
を発生させるように構成すればよい。すなわち高電圧発
生回路６２、低電圧発生回路６１は、論理回路部１１の
それぞれアクティブ状態とスタンバイ状態とで２種類の
バックゲート電圧を出力し、それぞれｐウェル２、ｎウ
ェル３に供給することにより、アクティブ状態の高速動
作、スタンバイ時のリーク電流低減をそれぞれ独立に調
整することができる。

【００８８】実施の形態６．図１８は本実施の形態に示
す半導体チップの構造断面図である。図において、９０
はｎＭＯＳトランジスタＱ２が形成されるｐウェルで、
ｎ型半導体層２１ａ、２１ｅがｎＭＯＳトランジスタＱ
２のソース・ドレイン領域となる。９１は論理回路部１
１におけるｎＭＯＳトランジスタ（図ではＴＮ１、ＴＮ
２）が形成されるｐウェル、９２はｐＭＯＳトランジス
タＱ１が形成されるｎウェルで、ｐ型半導体層２２ａ、
２２ｅがｐＭＯＳトランジスタＱ１のソース・ドレイン
領域となる。９３は論理回路部１１におけるｐＭＯＳト
ランジスタ（図ではＴＰ１、ＴＰ２）が構成されるｐウ
ェルである。９４はｐウェル９０、９１を互いに電気的
に絶縁する分離絶縁膜、９５はｎウェル９２、９３を互
い電気的に絶縁する分離絶縁膜である。９６はその境界
を挟んで不純物濃度の高くなるｐウェル９１の領域、９
７はその境界を挟んで不純物濃度の高くなるｎウェル９
３の領域である。ｎ型半導体層２１ｅ、２１ｂがＧＮＤ
Ｖとなる配線で接続され、ｐ型半導体層２２ｅ、２２
ｂ、２２ｄがＶＤＤＶとなる配線で接続される。その他
の符号は図１４と同一のものを示す。

【００８９】ここでｐウェル９０、９１に形成されたｎ
ＭＯＳトランジスタは全く同一の工程により同時に形成
されたものであり、そのしきい値電圧が０．２〜０．３
Ｖとする。またｎウェル９２、９３上に形成されたｐＭ
ＯＳトランジスタは全く同一の工程により同時に形成さ
れたものであり、そのしきい値電圧が−０．２〜−０．
３Ｖとする。

【００９０】上記の半導体チップの構造によると、ｐウ
ェル９０にはその不純物濃度の高い領域２３を介して低
電圧発生回路６１より出力される電圧が与えられ、ｎウ
ェル９２にはその不純物濃度の高い領域２４を介して高
電圧発生回路６２より出力される電圧が与えられる。一
方ｐウェル９１にはｐウェル領域９６を介して常時ＧＮ
Ｄが与えられ、ｎウェル９３にはｎウェル領域９７を介
して常時ＶＤＤが与えられる。したがって実施の形態５
と同様にスタンバイ状態時のリーク電流の低減を図るこ
とができる。

【００９１】さらに図１４に示す半導体集積回路装置に
おいては低電圧発生回路６１、高電圧発生回路６２は、
それぞれｐウェル２、ｎウェル３上に形成されたすべて
のＭＯＳトランジスタのバックゲートに電圧を与えたの
で、ｐウェル２あるいはｎウェル３に対する電圧供給の
負担が大きくなり、これを補うために低電圧発生回路６
１、高電圧発生回路６２の回路規模を大きくし、このた
め消費電力を増大させることが考えられる。しかし図１
８に示す半導体集積回路装置では、低電圧発生回路６１
はｎＭＯＳトランジスタＱ２が形成されるｐウェル９０
のみにＧＮＤまたはＶＢＢの電圧を与え、高電圧発生回
路６２はｐＭＯＳトランジスタＱ１が形成されるｎウェ
ル３のみにＶＤＤまたはＶＰＰの電圧を与えるので、そ
れぞれの電圧供給負担が軽くなる。したがって小規模な
回路設計、消費電力の低減、さらにｐウェル２、ｎウェ
ル３へ高速に電荷が充放電するのでスタンバイ状態とア
クティブ状態との移行に要する時間の短縮等の利点が得
られる。

【００９２】実施の形態７．なお、図１３の半導体集積
回路装置においてｐＭＯＳトランジスタＱ１を削除し論
理回路部１１とＶＤＤを直接に接続し、ｎＭＯＳトラン
ジスタＱ２のみでアクティブ・スタンバイの切り替えを
行ってもよい。逆にｎＭＯＳトランジスタＱ２を削除し
論理回路部１１とＧＮＤを直接に接続し、ｐＭＯＳトラ
ンジスタＱ１のみでアクティブ・スタンバイの切り替え
を行ってもよい。これらは図１１の回路構成に相当する
ものである。

【００９３】さらには、図１２（Ａ）のように論理回路
部１１とＶＤＤとの間にｎＭＯＳトランジスタを接続す
る構成でもよい。この場合状態制御回路１２より出力さ
れる制御信号Ｓ１をその論理回路部１１とＶＤＤとの間
に接続されたｎＭＯＳトランジスタのゲート電極に入力
し、低電圧発生回路６１の出力信号Ｓ３をそのバックゲ
ート電圧とする。また必要に応じて図１２（Ａ）のｎＭ
ＯＳトランジスタＱ２を削除して論理回路部１１とＧＮ
Ｄとを直接に接続する構成でもよい。逆に図１２（Ｂ）
のように論理回路部１１とＧＮＤとの間にｐＭＯＳトラ
ンジスタを接続する構成でもよい。この場合状態制御回
路１２より出力される制御信号Ｓ２をその論理回路部１
１とＧＮＤとの間に接続されたｐＭＯＳトランジスタの
ゲート電極に入力し、高電圧発生回路６２の出力信号Ｓ
２をそのバックゲート電圧とする。また必要に応じて図
１２（Ａ）のｐＭＯＳトランジスタＱ１を削除して論理
回路部１１とＶＤＤとを直接に接続した構成でもよい。
上記のいずれかの回路構成を採用するかは、回路の製造
プロセスからの要求、論理回路部の回路特性、回路のア
プリケーションからの要求等により決定される。

【００９４】

【発明の効果】以上説明したとおりこの発明に係る半導
体集積回路装置は、第２の電源電圧より小さい電圧を発
生し出力する電圧発生回路、および状態制御回路より出
力される制御信号に従いスイッチ回路を構成するｎチャ
ネル型ＭＯＳトランジスタを導通させる電圧および非導
通させる電圧をそのゲート電極に選択的に入力させ、そ
の非導通電圧として電圧発生回路より出力される電圧を
入力させる選択回路を備えたので、スイッチ回路を構成
するｎチャネル型ＭＯＳトランジスタのしきい値電圧が
どのように設定されても、電圧発生回路より出力される
第２の電源電圧より小さい電圧がそのゲート電極に入力
されることによりトランジスタ回路がスタンバイ状態の
ときｎチャネル型ＭＯＳトランジスタに生じるリーク電
流を著しく低減でき、もって低消費電力化を図ることが
できるという効果を奏する。

【００９５】またこの発明に係る半導体集積回路装置
は、第１の電源電圧より大きい電圧を発生し出力する電
圧発生回路、および状態制御回路より出力される制御信
号に従いスイッチ回路を構成するｎチャネル型ＭＯＳト
ランジスタを導通させる電圧および非導通させる電圧を
そのゲート電極に選択的に入力させ、その導通電圧とし
て電圧発生回路より出力される電圧を入力させるする選
択回路を備えたので、スイッチ回路を構成するｎチャネ
ル型ＭＯＳトランジスタのしきい値電圧がどのように設
定されても、電圧発生回路より出力される第１の電源電
圧より大きい電圧がそのゲート電極に入力されることに
よりトランジスタ回路がアクティブ状態のとき、トラン
ジスタ回路に第１の電源電圧または第２の電源電圧を供
給するｎチャネル型ＭＯＳトランジスタにおける電流供
給能力が向上し、もってトランジスタ回路を高速動作さ
せることができるという効果を奏する。

【００９６】また、この発明に係る半導体集積回路装置
は、第１の電源電圧より大きい電圧を発生し出力する第
１の電圧発生回路、第２の電源電圧より小さい電圧を発
生し出力する第２の電圧発生回路、および状態制御回路
より出力される制御信号に従い、スイッチ回路を構成す
るｎチャネル型ＭＯＳトランジスタを導通させる電圧お
よび非導通させる電圧をそのゲート電極に選択的に入力
させ、その導通電圧として第１の電圧発生回路より出力
された電圧を、その非導通電圧として第２の電圧発生回
路より出力される電圧をそれぞれ入力させる選択回路を
備えたので、スイッチ回路を構成するｎチャネル型ＭＯ
Ｓトランジスタのしきい値電圧がどのように設定されて
も、トランジスタ回路がアクティブ状態のときトランジ
スタ回路の高速動作を可能とし、かつトランジスタ回路
がスタンバイ状態のとき、このｎチャネル型ＭＯＳトラ
ンジスタに生じるリーク電流を著しく低減でき、低消費
電力化を図ることができるという効果を奏する。

【００９７】また、この発明に係る半導体集積回路装置
は、トランジスタ回路を構成するｎチャネル型ＭＯＳト
ランジスタ、およびスイッチ回路を構成するｎチャネル
型ＭＯＳトランジスタにおいて、そのソース・ドレイン
領域となるｎ型半導体層はそれぞれ同一物質で同一不純
物濃度プロファイルとなるようにｐ型半導体ウェル層に
形成され、そのチャネル領域となるｐ型半導体ウェル層
の部分は、それぞれ同一不純物濃度プロファイルとなる
ように形成されたので、スイッチ回路を構成するｎチャ
ネル型ＭＯＳトランジスタの不純物領域は新たな不純物
ドーピングを行うことなく、トランジスタ回路を構成す
るｎチャネル型ＭＯＳトランジスタの不純物領域と全く
同一の製造工程で同時に形成することができる。したが
ってトランジスタ回路がスタンバイ状態のとき、ｎチャ
ネル型ＭＯＳトランジスタに生じるリーク電流を著しく
低減できること、あるいはアクティブ状態のときトラン
ジスタ回路の高速動作が得られるという上記効果を奏す
るとともに、生産性や製造の歩留まりの向上を図ること
ができるという新たな効果を奏する。

【００９８】また、この発明に係る半導体集積回路装置
は、さらにそのゲート電極はそれぞれ同一材料で同一膜
厚となり、そのゲート電極とチャネル領域との間に存在
する絶縁膜はそれぞれ同一材料で同一膜厚となるように
形成されたので、スイッチ回路を構成するｎチャネル型
ＭＯＳトランジスタはトランジスタ回路を構成するｎチ
ャネル型ＭＯＳトランジスタと全く同一製造工程により
同時に形成することができ、回路全体が単純な製造工程
にて作製される。したがってトランジスタ回路がスタン
バイ状態のとき、ｎチャネル型ＭＯＳトランジスタに生
じるリーク電流を著しく低減できること、あるいはアク
ティブ状態のときトランジスタ回路の高速動作が得られ
るという上記効果を奏するとともに、生産性や製造の歩
留まりの向上を図ことができるという新たな効果を奏す
る。

【００９９】また、この発明に係る半導体集積回路装置
は、状態制御回路より出力される制御信号に従い、スイ
ッチ回路を構成するｎチャネル型ＭＯＳトランジスタが
導通時には第１のバックゲート電圧、非導通時にはこの
第１のバックゲート電圧より小さい第２のバックゲート
電圧をそれぞれ出力し、ｎチャネル型ＭＯＳトランジス
タのソース・ドレイン領域が形成されたｐ型半導体ウェ
ル層に供給する電圧供給回路を備えたので、トランジス
タ回路のアクティブ状態・スタンバイ状態でそれぞれｎ
チャネルＭＯＳトランジスタのしきい値電圧が調整さ
れ、スタンバイ状態時のリーク電流の低減、もしくはア
クティブ状態時のトランジスタの高速化を促進させるこ
とができるという効果を奏する。

【０１００】また、この発明に係る半導体集積回路装置
は、トランジスタ回路を構成するｎチャネル型ＭＯＳト
ランジスタ、およびスイッチ回路を構成するｎチャネル
型ＭＯＳトランジスタにおいて、そのソース・ドレイン
領域の形成されたｐ型半導体ウェル層は、それぞれ同一
半導体基板上で互いに電気的に絶縁されるように形成さ
れたので、トランジスタ回路側のｎチャネル型ＭＯＳト
ランジスタのチャネル領域となるｐ型半導体ウェル層に
第１および第２のバックゲート電圧の切り替えが及ば
ず、バックゲート電圧の供給負担が軽減することができ
るという効果を奏する。

【０１０１】また、この発明に係る半導体集積回路装置
は、電圧発生回路においては、状態制御回路より出力さ
れる制御信号に応じて導通または非導通させる第３のＭ
ＯＳトランジスタを備えたので、トランジスタ回路がア
クティブ状態の間はリング発振回路を停止させることが
でき、リング発振回路による消費電力を節約することが
できるという効果を奏する。

【０１０２】また、この発明に係る半導体集積回路装置
は、第１の電源電圧より大きい電圧を発生し出力する電
圧発生回路、および状態制御回路より出力される制御信
号に従い、スイッチ回路を構成するｐチャネル型ＭＯＳ
トランジスタを導通させる電圧および非導通させる電圧
をそのゲート電極に選択的に入力させ、この非導通させ
る電圧として電圧発生回路より出力される電圧を入力さ
せる選択回路を備えたので、スイッチ回路を構成するｐ
チャネル型ＭＯＳトランジスタのしきい値電圧がどのよ
うに設定されても、電圧発生回路より出力される第１の
電源電圧より大きい電圧がそのゲート電極に入力される
ことによりトランジスタ回路がスタンバイ状態のときｎ
チャネル型ＭＯＳトランジスタに生じるリーク電流を著
しく低減でき、もって低消費電力化を図ることができる
という効果を奏する。

【０１０３】また、この発明に係る半導体集積回路装置
は、第２の電源電圧より小さい電圧を発生し出力する電
圧発生回路、および状態制御回路より出力される制御信
号に従い、スイッチ回路を構成するｐチャネル型ＭＯＳ
トランジスタを導通させる電圧および非導通させる電圧
をそのゲート電極に選択的に入力させ、この導通させる
電圧として電圧発生回路より出力される電圧を入力させ
る選択回路を備えたので、スイッチ回路を構成するｎチ
ャネル型ＭＯＳトランジスタのしきい値電圧がどのよう
に設定されても、電圧発生回路より出力される第２の電
源電圧より小さい電圧がそのゲート電極に入力されるこ
とによりトランジスタ回路がアクティブ状態のとき、ト
ランジスタ回路に第１の電源電圧または第２の電源電圧
を供給するｎチャネル型ＭＯＳトランジスタにおける電
流供給能力が向上し、もってトランジスタ回路を高速動
作させることができるという効果を奏する。

【０１０４】また、この発明に係る半導体集積回路装置
は、第１の電源電圧より大きい電圧を発生し出力する第
１の電圧発生回路、第２の電源電圧より小さい電圧を発
生し出力する第２の電圧発生回路、および状態制御回路
より出力される制御信号に従い、スイッチ回路を構成す
るｐチャネル型ＭＯＳトランジスタを導通させる電圧お
よび非導通させる電圧をそのゲート電極に選択的に入力
させ、その導通電圧として第２の電圧発生回路より出力
された電圧を、その非導通電圧として第１の電圧発生回
路より出力される電圧をそれぞれ入力させる選択回路を
備えたので、スイッチ回路を構成するｐチャネル型ＭＯ
Ｓトランジスタのしきい値電圧がどのように設定されて
も、トランジスタ回路がアクティブ状態のときトランジ
スタ回路の高速動作を可能とし、かつトランジスタ回路
がスタンバイ状態のとき、このｐチャネル型ＭＯＳトラ
ンジスタに生じるリーク電流を著しく低減でき、低消費
電力化を図ることができるという効果を奏する。

【０１０５】また、この発明に係る半導体集積回路装置
は、トランジスタ回路を構成するｐチャネル型ＭＯＳト
ランジスタ、およびスイッチ回路を構成するｐチャネル
型ＭＯＳトランジスタにおいて、そのソース・ドレイン
領域となるｐ型半導体層はそれぞれ同一物質で同一不純
物濃度プロファイルとなるようにｎ型半導体ウェル層に
形成され、そのチャネル領域となるｎ型半導体ウェル層
の部分は、それぞれ同一不純物濃度プロファイルとなる
ように形成されたので、スイッチ回路を構成するｐチャ
ネル型ＭＯＳトランジスタの不純物領域は新たな不純物
ドーピングを行うことなく、トランジスタ回路を構成す
るｐチャネル型ＭＯＳトランジスタの不純物領域と全く
同一の製造工程で同時に形成することができる。したが
ってトランジスタ回路がスタンバイ状態のとき、ｐチャ
ネル型ＭＯＳトランジスタに生じるリーク電流を著しく
低減できること、あるいはアクティブ状態のときトラン
ジスタ回路の高速動作が得られるという上記効果を奏す
るとともに、生産性や製造の歩留まりの向上を図ること
ができるという新たな効果を奏する。

【０１０６】また、この発明に係る半導体集積回路装置
は、さらにそのゲート電極はそれぞれ同一材料で同一膜
厚となり、そのゲート電極とチャネル領域との間に存在
する絶縁膜はそれぞれ同一材料で同一膜厚となるように
形成されたので、スイッチ回路を構成するｐチャネル型
ＭＯＳトランジスタはトランジスタ回路を構成するｐチ
ャネル型ＭＯＳトランジスタと全く同一製造工程により
同時に形成することができ、回路全体が単純な製造工程
にて作製される。したがってトランジスタ回路がスタン
バイ状態のとき、ｐチャネル型ＭＯＳトランジスタに生
じるリーク電流を著しく低減できること、あるいはアク
ティブ状態のときトランジスタ回路の高速動作が得られ
るという上記効果を奏するとともに、生産性や製造の歩
留まりの向上を図ことができるという新たな効果を奏す
る。

【０１０７】また、この発明に係る半導体集積回路装置
は、状態制御回路より出力される制御信号に従い、スイ
ッチ回路を構成するｐチャネル型ＭＯＳトランジスタが
導通時には第１のバックゲート電圧、非導通時にはこの
第１のバックゲート電圧より大きい第２のバックゲート
電圧をそれぞれ出力し、ｐチャネル型ＭＯＳトランジス
タのソース・ドレイン領域が形成されたｎ型半導体ウェ
ル層に供給する電圧供給回路を備えたので、トランジス
タ回路のアクティブ状態・スタンバイ状態でそれぞれｎ
チャネルＭＯＳトランジスタのしきい値電圧が調整さ
れ、スタンバイ状態時のリーク電流の低減、もしくはア
クティブ状態時のトランジスタの高速化を促進させるこ
とができるという効果を奏する。

【０１０８】また、この発明に係る半導体集積回路装置
は、トランジスタ回路を構成するｐチャネル型ＭＯＳト
ランジスタ、およびスイッチ回路を構成するｐチャネル
型ＭＯＳトランジスタにおいて、そのソース・ドレイン
領域の形成されたｎ型半導体ウェル層は、それぞれ同一
半導体基板上で互いに電気的に絶縁されるように形成さ
れたので、トランジスタ回路側のｐチャネル型ＭＯＳト
ランジスタのチャネル領域となるｎ型半導体ウェル層に
第１および第２のバックゲート電圧の切り替えが及ば
ず、バックゲート電圧の供給負担が軽減することができ
るという効果を奏する。

【０１０９】また、この発明に係る半導体集積回路装置
は、電圧発生回路においては、状態制御回路より出力さ
れる制御信号に応じて導通または非導通させる第３のＭ
ＯＳトランジスタを備えたので、トランジスタ回路がア
クティブ状態の間はリング発振回路を停止させることが
でき、リング発振回路による消費電力を節約することが
できるという効果を奏する。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に示した半導体集積
回路装置の回路構成図である。

【図２】 図１の半導体集積回路装置を実現する半導体
チップを示す構造断面図である。

【図３】 図１の半導体集積回路装置における状態制御
回路１２より出力される制御信号Ｓ１、Ｓ２および選択
回路１５、１６より出力される信号ＳＬ、／ＳＬの信号
レベル波形図である。

【図４】 図１の半導体集積回路装置における低電圧発
生回路１６を示した回路構成図である。

【図５】 図１の半導体集積回路装置における高電圧発
生回路１５を示した回路構成図である。

【図６】 図１の半導体集積回路装置における選択回路
１５を示した回路構成図である。

【図７】 図１の半導体集積回路装置における選択回路
１６を示した回路構成図である。

【図８】 この発明の実施の形態２に示した、図１の半
導体集積回路装置を実現する半導体チップを示す構造断
面図である。

【図９】 この発明の実施の形態３に示した半導体集積
回路装置の回路構成図である。

【図１０】 図９の半導体集積回路装置における状態制
御回路１２より出力される制御信号Ｓ１、Ｓ２および選
択回路１５、１６より出力される信号ＳＬ、／ＳＬの信
号レベル波形図である。

【図１１】 この発明の実施の形態４に示した半導体集
積回路装置の回路構成図である。

【図１２】 この発明の実施の形態４に示した別の半導
体集積回路装置の回路構成図である。

【図１３】 この発明の実施の形態５に示した半導体集
積回路装置の回路構成図である。

【図１４】 図１３の半導体集積回路装置を実現する半
導体チップを示す構造断面図である。

【図１５】 図１３の半導体集積回路装置における状態
制御回路１２より出力される制御信号Ｓ１、Ｓ２、低電
圧発生回路１５および高電圧発生回路１６より出力され
る信号Ｓ３、Ｓ４の信号レベル波形図である。

【図１６】 図１３の半導体集積回路装置における低電
圧発生回路６１を示した回路構成図である。

【図１７】 図１３の半導体集積回路装置における高電
圧発生回路６２を示した回路構成図である。

【図１８】 この発明の実施の形態６に示した、図１３
の半導体集積回路装置を実現する別の半導体チップを示
す構造断面図である。

【図１９】 従来技術による半導体集積回路装置の回路
構成図である。

【図２０】 図１９の半導体集積回路装置を実現するた
めの半導体チップを示す構造断面図である。

【符号の説明】

Ｑ１…ｐチャネルＭＯＳトランジスタ（スイッチ回
路）、Ｑ２…ｎチャネルＭＯＳトランジスタ（スイッチ
回路）、１１…論理回路部、１２…状態制御回路、１３
…高電圧発生回路、１４…低電圧発生回路、１５、１６
…選択回路、２１ａ〜２１ｄ…ｎ型半導体層、２２ａ〜
２２ｄ…ｐ型半導体層、２３…ｐウェル領域、２４…ｎ
ウェル領域、２５ａ〜２５ｃ、２６ａ〜２６ｃ…ゲート
電極、２７…分離絶縁膜、６１…低電圧発生回路、６２
…高電圧発生回路、７１…インバータ回路群、７２…ｎ
チャネルＭＯＳトランジスタ、７３…リング発振回路、
９０、９１…ｐウェル、９２、９３…ｎウェル、９４、
９５…分離絶縁膜、ＶＤＤ…電源電圧、ＧＮＤ…グラン
ド電圧、ＶＰＰ…昇圧電圧、ＶＢＢ…降圧電圧、

Claims (16)

【特許請求の範囲】
1. 【請求項１】 第１の電源電圧が印加される第１の電位
   接点と、当該第１の電源電圧より小さい第２の電源電圧
   が印加される第２の電位接点との間に接続され、上記第
   １および第２の電源電圧により駆動されて動作するトラ
   ンジスタ回路、 このトランジスタ回路がアクティブ状態またはスタンバ
   イ状態となることを示す制御信号が生成される状態制御
   回路、 上記第１の電位接点とトランジスタ回路との間、もしく
   は上記第２の電位接点とトランジスタ回路との間に接続
   されたｎチャネル型ＭＯＳトランジスタにより構成され
   たスイッチ回路、 上記第２の電源電圧より小さい電圧を発生し出力する電
   圧発生回路、 および、上記状態制御回路より出力される制御信号に従
   い、上記ｎチャネル型ＭＯＳトランジスタを導通させる
   電圧および非導通させる電圧をそのゲート電極に選択的
   に入力させ、当該非導通させる電圧として上記電圧発生
   回路より出力される電圧を当該ゲート電極に入力させる
   選択回路を備えたことを特徴とする半導体集積回路装
   置。
2. 【請求項２】 第１の電源電圧が印加される第１の電位
   接点と、当該第１の電源電圧より小さい第２の電源電圧
   が印加される第２の電位接点との間に接続され、上記第
   １および第２の電源電圧により駆動されて動作するトラ
   ンジスタ回路、 このトランジスタ回路がアクティブ状態またはスタンバ
   イ状態となることを示す制御信号が生成される状態制御
   回路、 上記第１の電位接点とトランジスタ回路との間、もしく
   は上記第２の電位接点とトランジスタ回路との間に接続
   されたｎチャネル型ＭＯＳトランジスタにより構成され
   たスイッチ回路、 上記第１の電源電圧より大きい電圧を発生し出力する電
   圧発生回路、 および、上記状態制御回路より出力される制御信号に従
   い、上記ｎチャネル型ＭＯＳトランジスタを導通させる
   電圧および非導通させる電圧をそのゲート電極に選択的
   に入力させ、当該導通させる電圧として上記電圧発生回
   路より出力される電圧を当該ゲート電極に入力させる選
   択回路をを備えたことを特徴とする半導体集積回路装
   置。
3. 【請求項３】 第１の電源電圧が印加される第１の電位
   接点と、当該第１の電源電圧より小さい第２の電源電圧
   が印加される第２の電位接点との間に接続され、上記第
   １および第２の電源電圧により駆動されて動作するトラ
   ンジスタ回路、 このトランジスタ回路がアクティブ状態またはスタンバ
   イ状態となることを示す制御信号が生成される状態制御
   回路、 上記第１の電位接点とトランジスタ回路との間、もしく
   は上記第２の電位接点とトランジスタ回路との間に接続
   されたｎチャネル型ＭＯＳトランジスタにより構成され
   たスイッチ回路、 上記第１の電源電圧より大きい電圧を発生し出力する第
   １の電圧発生回路、 上記第２の電源電圧より小さい電圧を発生し出力する第
   ２の電圧発生回路、 および、上記状態制御回路より出力される制御信号に従
   い、上記ｎチャネル型ＭＯＳトランジスタを導通させる
   電圧および非導通させる電圧をそのゲート電極に選択的
   に入力させ、当該導通させる電圧として上記第１の電圧
   発生回路とり出力される電圧を、当該非導通させる電圧
   として上記第２の電圧発生回路より出力される電圧をそ
   れぞれ当該ゲート電極に入力させる選択回路を備えたこ
   とを特徴とする半導体集積回路装置。
4. 【請求項４】 トランジスタ回路はｎチャネル型ＭＯＳ
   トランジスタを含んだＭＯＳトランジスタで構成され、 上記トランジスタ回路を構成するｎチャネル型ＭＯＳト
   ランジスタ、およびスイッチ回路を構成するｎチャネル
   型ＭＯＳトランジスタにおいて、そのソース・ドレイン
   領域となるｎ型半導体層はそれぞれ同一物質で同一不純
   物濃度プロファイルとなるようにｐ型半導体ウェル層に
   形成され、そのチャネル領域となる上記ｐ型半導体ウェ
   ル層の部分は、それぞれ同一不純物濃度プロファイルと
   なるように形成されたことを特徴とする請求項１ないし
   請求項３のいずれか一項に記載の半導体集積回路装置。
5. 【請求項５】 トランジスタ回路はｎチャネル型ＭＯＳ
   トランジスタを含んだＭＯＳトランジスタで構成され、 上記トランジスタ回路を構成するｎチャネル型ＭＯＳト
   ランジスタ、およびスイッチ回路を構成するｎチャネル
   型ＭＯＳトランジスタにおいて、そのソース・ドレイン
   領域となるｎ型半導体層はそれぞれ同一物質で同一不純
   物濃度プロファイルとなるようにｐ型半導体ウェル層に
   形成され、そのチャネル領域となる上記ｐ型半導体ウェ
   ル層の部分は、それぞれ同一不純物濃度プロファイルと
   なるように形成され、さらにそのゲート電極はそれぞれ
   同一材料で同一膜厚となり、そのゲート電極とチャネル
   領域との間に存在する絶縁膜はそれぞれ同一材料で同一
   膜厚となるように形成されたことを特徴とする請求項１
   ないし請求項３のいずれか一項に記載の半導体集積回路
   装置。
6. 【請求項６】 第１の電源電圧が印加される第１の電位
   接点と、当該第１の電源電圧より小さい第２の電源電圧
   が印加される第２の電位接点との間に接続され、上記第
   １および第２の電源電圧により駆動されて動作するトラ
   ンジスタ回路、 このトランジスタ回路がアクティブ状態またはスタンバ
   イ状態となることを示す制御信号が生成される状態制御
   回路、 上記第１の電位接点とトランジスタ回路との間、もしく
   は上記第２の電位接点とトランジスタ回路との間に接続
   され、上記状態制御回路より出力される制御信号により
   導通または非導通されるｎチャネル型ＭＯＳトランジス
   タで構成されたスイッチ回路、 および、上記状態制御回路より出力される制御信号に従
   い、上記ｎチャネル型ＭＯＳトランジスタの導通時には
   第１のバックゲート電圧、非導通時にはこの第１のバッ
   クゲート電圧より小さい第２のバックゲート電圧をそれ
   ぞれ出力し、上記ｎチャネル型ＭＯＳトランジスタのソ
   ース・ドレイン領域が形成されたｐ型半導体ウェル層に
   供給する電圧供給回路を備えたことを特徴とする半導体
   集積回路装置。
7. 【請求項７】 トランジスタ回路はｎチャネル型ＭＯＳ
   トランジスタを含んだＭＯＳトランジスタで構成され、 上記トランジスタ回路を構成するｎチャネル型ＭＯＳト
   ランジスタ、およびスイッチ回路を構成するｎチャネル
   型ＭＯＳトランジスタにおいて、そのソース・ドレイン
   領域の形成されたｐ型半導体ウェル層は、それぞれ同一
   半導体基板上で互いに電気的に絶縁されるように形成さ
   れたことを特徴とする請求項６に記載の半導体集積回路
   装置。
8. 【請求項８】 電圧供給回路は、 奇数個直列に接続されその最終段のインバータ回路の出
   力が初段のインバータ回路の入力に帰還された複数のイ
   ンバータ回路により構成されたリング発振回路、 一端子とゲート電極とが互いに接続され、他端子が第１
   および第２のバックゲート電圧の出力端子につながった
   第１のＭＯＳトランジスタ、 一端子とゲート電極とが上記第１のＭＯＳトランジスタ
   の他端子に接続され、他端子には第２の電源電圧が印加
   された第２のＭＯＳトランジスタ、 上記第１のＭＯＳトランジスタの他端子と第２のＭＯＳ
   トランジスタの一端子との接続点、および上記リング発
   振回路の出力の間に接続されたキャパシタ、 および、上記リング発振回路における最終段インバータ
   回路の出力と初段インバータ回路の入力との間に接続さ
   れ、上記状態制御回路より出力される制御信号に応じて
   導通または非導通する第３のＭＯＳトランジスタを有
   し、 上記第１のバックゲート電圧として上記第２の電源電圧
   を出力するように構成されたことを特徴とする請求項６
   もしくは請求項７に記載の半導体集積回路装置。
9. 【請求項９】 第１の電源電圧が印加される第１の電位
   接点と、当該第１の電源電圧より小さい第２の電源電圧
   が印加される第２の電位接点との間に接続され、上記第
   １および第２の電源電圧により駆動されて動作するトラ
   ンジスタ回路、 このトランジスタ回路がアクティブ状態またはスタンバ
   イ状態となることを示す制御信号が生成される状態制御
   回路、 上記第１の電位接点とトランジスタ回路との間、もしく
   は上記第２の電位接点とトランジスタ回路との間に接続
   されたｐチャネル型ＭＯＳトランジスタにより構成され
   たスイッチ回路、 上記第１の電源電圧より大きい電圧を発生し出力する電
   圧発生回路、 および、上記状態制御回路より出力される制御信号に従
   い、上記ｐチャネル型ＭＯＳトランジスタを導通させる
   電圧および非導通させる電圧をそのゲート電極に選択的
   に入力させ、当該非導通させる電圧として電圧発生回路
   より出力される電圧を当該ゲート電極に入力させる選択
   回路を備えたことを特徴とする半導体集積回路装置。
10. 【請求項１０】 第１の電源電圧が印加される第１の電
    位接点と、該第１の電源電圧より小さい第２の電源電圧
    が印加される第２の電位接点との間に接続され、上記第
    １および第２の電源電圧により駆動されて動作するトラ
    ンジスタ回路、 このトランジスタ回路がアクティブ状態またはスタンバ
    イ状態となることを示す制御信号が生成される状態制御
    回路、 上記第１の電位接点とトランジスタ回路との間、もしく
    は上記第２の電位接点とトランジスタ回路との間に接続
    されたｐチャネル型ＭＯＳトランジスタにより構成され
    たスイッチ回路、 上記第２の電源電圧より小さい電圧を発生し出力する電
    圧発生回路、 および、上記状態制御回路より出力される制御信号に従
    い、上記ｐチャネル型ＭＯＳトランジスタを導通させる
    電圧および非導通させる電圧をそのゲート電極に選択的
    に入力させ、当該導通させる電圧として電圧発生回路よ
    り出力される電圧を当該ゲート電極に入力させる選択回
    路を備えたことを特徴とする半導体集積回路装置。
11. 【請求項１１】 第１の電源電圧が印加される第１の電
    位接点と、該第１の電源電圧より小さい第２の電源電圧
    が印加される第２の電位接点との間に接続され、上記第
    １および第２の電源電圧により駆動されて動作するトラ
    ンジスタ回路、 このトランジスタ回路がアクティブ状態またはスタンバ
    イ状態となることを示す制御信号が生成される状態制御
    回路、 上記第１の電位接点とトランジスタ回路との間、もしく
    は上記第２の電位接点とトランジスタ回路との間に接続
    されたｐチャネル型ＭＯＳトランジスタにより構成され
    たスイッチ回路、 上記第１の電源電圧より大きい電圧を発生し出力する第
    １の電圧発生回路、 上記第２の電源電圧より小さい電圧を発生し出力する第
    ２の電圧発生回路、 および、上記状態制御回路より出力される制御信号に従
    い、上記ｐチャネル型ＭＯＳトランジスタを導通させる
    電圧および非導通させる電圧をそのゲート電極に選択的
    に入力させ、当該導通させる電圧として上記第２の電圧
    発生回路とり出力される電圧を、当該非導通させる電圧
    として上記第１の電圧発生回路より出力される電圧をそ
    れぞれ当該ゲート電極に入力させる選択回路を備えたこ
    とを特徴とする半導体集積回路装置。
12. 【請求項１２】 トランジスタ回路はｐチャネル型ＭＯ
    Ｓトランジスタを含んだＭＯＳトランジスタで構成さ
    れ、 上記トランジスタ回路を構成するｐチャネル型ＭＯＳト
    ランジスタ、およびスイッチ回路を構成するｐチャネル
    型ＭＯＳトランジスタにおいて、そのソース・ドレイン
    領域となるｐ型半導体層はそれぞれ同一物質で同一不純
    物濃度プロファイルとなるようにｎ型半導体ウェル層に
    形成され、そのチャネル領域となる上記ｎ型半導体ウェ
    ル層の部分は、それぞれ同一不純物濃度プロファイルと
    なるように形成されたことを特徴とする請求項９ないし
    請求項１１のいずれか一項に記載の半導体集積回路装
    置。
13. 【請求項１３】 トランジスタ回路はｐチャネル型ＭＯ
    Ｓトランジスタを含んだＭＯＳトランジスタで構成さ
    れ、 上記トランジスタ回路を構成するｐチャネル型ＭＯＳト
    ランジスタ、およびスイッチ回路を構成するｐチャネル
    型ＭＯＳトランジスタにおいて、そのソース・ドレイン
    領域となるｐ型半導体層はそれぞれ同一物質で同一不純
    物濃度プロファイルとなるようにｎ型半導体ウェル層に
    形成され、そのチャネル領域となる上記ｎ型半導体ウェ
    ル層の部分は、それぞれ同一不純物濃度プロファイルと
    なるように形成され、さらにそのゲート電極はそれぞれ
    同一材料で同一膜厚となり、そのゲート電極とチャネル
    領域との間に存在する絶縁膜はそれぞれ同一材料で同一
    膜厚となるように形成されたことを特徴とする請求項９
    ないし請求項１１のいずれか一項に記載の半導体集積回
    路装置。
14. 【請求項１４】 第１の電源電圧が印加される第１の電
    位接点と、当該第１の電源電圧より小さい第２の電源電
    圧が印加される第２の電位接点との間に接続され、上記
    第１および第２の電源電圧により駆動されて動作するト
    ランジスタ回路、 このトランジスタ回路がアクティブ状態またはスタンバ
    イ状態となることを示す制御信号が生成される状態制御
    回路、 上記第１の電位接点とトランジスタ回路との間、もしく
    は上記第２の電位接点とトランジスタ回路との間に接続
    され、上記状態制御回路より出力される制御信号により
    導通または非導通されるｐチャネル型ＭＯＳトランジス
    タで構成されたスイッチ回路、 および、上記状態制御回路より出力される制御信号に従
    い、上記ｐチャネル型ＭＯＳトランジスタが導通時には
    第１のバックゲート電圧、非導通時にはこの第１のバッ
    クゲート電圧より大きい第２のバックゲート電圧をそれ
    ぞれ出力し、上記ｐチャネル型ＭＯＳトランジスタのソ
    ース・ドレイン領域が形成されたｎ型半導体ウェル層に
    供給する電圧供給回路を備えたことを特徴とする半導体
    集積回路装置。
15. 【請求項１５】 トランジスタ回路はｐチャネル型ＭＯ
    Ｓトランジスタを含んだＭＯＳトランジスタで構成さ
    れ、 上記トランジスタ回路を構成するｐチャネル型ＭＯＳト
    ランジスタ、およびスイッチ回路を構成するｐチャネル
    型ＭＯＳトランジスタにおいて、そのソース・ドレイン
    領域の形成されたｎ型半導体ウェル層は、それぞれ同一
    半導体基板上で互いに電気的に絶縁されるように形成さ
    れたことを特徴とする請求項１４に記載の半導体集積回
    路装置。
16. 【請求項１６】 電圧供給回路は、 奇数個直列に接続されその最終段のインバータ回路の出
    力が初段のインバータ回路の入力に帰還された複数のイ
    ンバータ回路により構成されたリング発振回路、 一端子とゲート電極とに第１の電源電圧が印加された第
    １のＭＯＳトランジスタ、 一端子とゲート電極とが上記第１のＭＯＳトランジスタ
    の他端子に接続され、他端子が第１および第２のバック
    ゲート電圧の出力端子につながった第２のＭＯＳトラン
    ジスタ、 上記第１のＭＯＳトランジスタの他端子と第２のＭＯＳ
    トランジスタの一端子との接続点、および上記リング発
    振回路の出力の間に接続されたキャパシタ、 および、上記リング発振回路における最終段インバータ
    回路の出力と初段インバータ回路の入力との間に接続さ
    れ、上記状態制御回路より出力される制御信号に応じて
    導通または非導通する第３のＭＯＳトランジスタを有
    し、 上記第１のバックゲート電圧として上記第１の電源電圧
    を出力するように構成されたことを特徴とする請求項１
    ４もしくは請求項１５に記載の半導体集積回路装置。