JP3341681B2 - 半導体集積論理回路 - Google Patents

半導体集積論理回路

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積論理回
路に関し、特に、論理回路の低電圧動作とリーク電流低
減による低電力化を容易にする集積回路に関する。
【０００２】
【従来の技術】従来、半導体集積論理回路において、そ
の動作電圧が１Ｖ程度に低電圧化されると、半導体集積
論理回路を構成する絶縁ゲート電界効果トランジスタ
（以下、ＭＯＳＦＥＴという）の閾値電圧は０．２Ｖ程
度に低減しなければならなくなる。しかし、このように
閾値電圧が下がると、このようなＭＯＳＦＥＴで構成さ
れる論理回路のリーク電流が増加し、論理回路の非動作
時での消費電力が高くなってしまう。
【０００３】そこで、上記のような問題を解決する方法
として、特開平６−０２９８３４号公報には、上記の論
理回路に直接に電源を接続せず、高い閾値を有するＭＯ
ＳＦＥＴを介して高電位側電源および低電位側電源を接
続する回路構成が提案されている。そして、ここでは、
疑似電源線が直接に論理回路に接続されることになる。
このような高い閾値を有するＭＯＳＦＥＴを介して構成
される論理回路をリーク遮断回路付きの論理回路と呼称
する。
【０００４】しかし、このようにして形成される疑似電
源線が半導体集積論理回路に具体的に適用されると、多
くの解決すべき課題が生じてくる。
【０００５】以下、具体的な論理回路としてバス駆動回
路群の場合について説明する。図９は、トライステート
型インバータ回路群に疑似ＧＮＤ電源線が設けられた場
合の論理回路図である。そして、図１０は、図９の論理
回路における信号のタイミングチャートである。
【０００６】図９に示すように、バス駆動回路群は、２
個のバス駆動回路ＢＤ１ＡおよびＢＤ２Ａから構成さ
れ、其の他としてバス受信回路ＢＲ、およびバス配線Ｂ
ＵＳから構成されている。ここで、バス駆動回路ＢＤ１
ＡおよびＢＤ２Ａは、論理機能的な呼称としてはトライ
ステート型インバータ回路に相当する。
【０００７】図９に示すように、イネーブル信号ＥＮ１
およびＥＮ２の各々が能動状態、すなわちＥＮ１＝
「１」およびＥＮ２＝「１」とするならばデータ信号Ｄ
Ｔ１およびＤＴ２の各々を入力データ信号として、その
反転信号をバス配線ＢＵＳへと出力することができる。
他方、イネーブル信号ＥＮ１およびＥＮ２が非能動状
態、すなわちＥＮ１＝「０」およびＥＮ２＝「０」とす
るならばバス配線ＢＵＳからみて、バス駆動回路ＢＤ１
ＡおよびＢＤ２Ａは高インピーダンスな状態となり得
る。以上の構成においてバス構成、すなわち一本のバス
配線ＢＵＳに多数の入力要素または出力要素を接続し、
このバス配線ＢＵＳを仲介として、何れの出力要素か
ら、何れの入力要素へも信号を伝播することが出来る構
成をいう。但し、バス配線ＢＵＳに対して有効とすべき
信号を出力する要素は任意の時間において唯一個であ
り、複数個あってはならない（これをバス競合状態とい
う）。さらにいえば任意の時間においてバス配線ＢＵＳ
に対して有効とすべき信号を出力する要素が皆無であっ
てはならない（以下、これをバス浮遊状態という）。
【０００８】上記のバス駆動回路ＢＤ１Ａは、２個のイ
ンバータ回路ＬＶ１１とＬＶ１２、および伝送ゲート回
路ＴＭ１から構成される。データ信号ＤＴ１が入力され
たインバータ回路ＬＶ１１は、其の反転信号を伝送ゲー
ト回路ＴＭ１を仲介としてバス配線ＢＵＳへと出力し、
且つイネーブル信号ＥＮ１およびイネーブル信号ＥＮ１
を入力としてインバータ回路ＬＶ１２から出力される反
転信号から成るいわゆる差動信号に応答して、伝送ゲー
トＴＭ１は導通状態または非導通状態に制御される。
【０００９】バス駆動回路ＢＤ２Ａもバス駆動回路ＢＤ
１Ａと同一の回路ブロック構成および制御方法を有する
ので、説明は省略する。
【００１０】なお、インバータ回路ＬＶ１１、ＬＶ１
２、ＬＶ２１およびＬＶ２２は、低閾値のｐチャネル型
ＭＯＳＦＥＴから成るトランジスタおよび低閾値のｎチ
ャネル型ＭＯＳＦＥＴから成るトランジスタによって構
成され、各ゲート電極を共通接続して入力端子とし、各
ドレイン電極を共通接続して各インバータ回路の反転出
力端子とする。また、各インバータ回路を構成するｐチ
ャネル型およびｎチャネル型ＭＯＳＦＥＴから成る各ト
ランジスタのソース電極には、高電位な電源および低電
位な電源を各々供給する。
【００１１】以上のように、インバータ回路ＬＶ１１、
ＬＶ１２、ＬＶ２１およびＬＶ２２は、低閾値のトラン
ジスタから構成されているために高速に信号反転出力の
動作が可能となる。ちなみに、同図でインバータ回路Ｌ
Ｖ１２およぼＬＶ２２は簡略化した一般的な論理記号図
によって表現した。インバータ回路ＬＶ１１、ＬＶ１
２、ＬＶ２１およびＬＶ２２に対して高電位側電源ＶＤ
Ｄを供給する一方で、スリープモード切替え信号の反転
信号であるスリープモード切替え反転信号ＳＬＢに応答
して電気的な接続を導通または遮断することができる高
閾値のｎチャネル型ＭＯＳＦＥＴから成る制御トランジ
スタＨＮＳを仲介として低電位側電源ＧＮＤをインバー
タ回路ＬＶ１１、ＬＶ１２、ＬＶ２１およびＬＶ２２の
低電位側電源として各々を供給する。ここで、インバー
タ回路ＬＶ１１、ＬＶ１２、ＬＶ２１およびＬＶ２２に
共通に配給される低電位な電源は、低電位側電源ＧＮＤ
を制御トランジスタＨＮＳを介して配給されるので低電
位側の疑似電源ＶＧＮＤと呼称する。
【００１２】本構成によって、低電位のスリープモード
切替え反転信号ＳＬＢ（ＳＬＢ＝「０」）が印加される
スリープモード時に於いては、制御トランジスタＨＮＳ
が遮断状態となってインバータ回路ＬＶ１１、ＬＶ１
２、ＬＶ２１およびＬＶ２２各々に対する低電位側の電
源供給を遮断でき、且つ制御トランジスタＨＮＳは高閾
値のｎチャネル型ＭＯＳＦＥＴであるために、遮断状態
に於いてもサブスレショルドリーク電流が少なく、この
リーク電流に基づく消費電力の低減を図ることが可能と
なる。
【００１３】伝送ゲートＴＭ１およびＴＭ２は、低閾値
のｐチャネル型ＭＯＳＦＥＴから成るトランジスタおよ
び低閾値のｎチャネル型ＭＯＳＦＥＴから成るトランジ
スタによって構成され、各トランジスタのソース電極お
よびドレイン電極を互い違いに並列接続され、双方向性
を有する一方の電極端子を入力とし、他方の電極端子を
出力とする。インバータ回路ＬＶ１１、ＬＶ１２、ＬＶ
２１およびＬＶ２２と同様に、伝送ゲートＴＭ１および
ＴＭ２は低閾値のトランジスタから構成されているため
に高速に信号伝送の動作が可能となる。
【００１４】以上ような回路構成において、スリープ時
のリーク遮断回路付きのバス駆動回路群の動作を図１０
に示したタイミングチャートを使用して説明する。
【００１５】まず、高電位のスリープモード切替え反転
信号ＳＬＢ（ＳＬＢ＝「１」）が印加された状態に於い
て、制御トランジスタＨＮＳが導通状態となって、２個
のバス駆動回路ＢＤ１ＡおよびＢＤ２Ａに対し低電位側
電源を供給することができ、且つデータ信号ＤＴ１およ
びＤＴ２がインバータ回路ＬＶ１１およびＬＶ２１の各
々から反転出力することができ、且つイネーブル信号Ｅ
Ｎ１およびＥＮ２がインバータ回路ＬＶ１２およびＬＶ
２２の各々から反転出力することができる、いわゆるア
クティブモード時に於ける動作を、図１０のタイミング
チャートにおいて最初のタイムシーケンスであるアクテ
ィブモード期間について説明する。
【００１６】この初期状態では、低電位のイネーブル信
号ＥＮ１（ＥＮ１＝「０」）且つ高電位のイネーブル信
号ＥＮ２（ＥＮ２＝「１」）であり、また高電位のデー
タ信号ＤＴ１（ＤＴ１＝「１」）且つ低電位のデータ信
号ＤＴ２（ＤＴ２＝「０」）であり、したがってバス駆
動回路ＢＤ１Ａはディセーブル状態、すなわちバス配線
ＢＵＳに対して高インピーダンス状態にあって、データ
信号ＤＴ１はバス配線ＢＵＳへ伝播されず、他方バス駆
動回路ＢＤ２Ａはイネーブル状態に在るためにデータ信
号ＤＴ２はバス配線ＢＵＳへと反転信号、すなわち高電
位のバス配線電位（ＢＵＳ＝「１」）が伝播される。
【００１７】次のタイムシーケンスにおいて、バス駆動
回路ＢＤ１Ａはディセーブル状態からイネーブル状態、
すなわち高電位のイネーブル信号ＥＮ１（ＥＮ１＝
「１」）へと変移し、且つバス駆動回路ＢＤ２Ａはイネ
ーブル状態からディセーブル状態、すなわち低電位のイ
ネーブル信号ＥＮ２（ＥＮ２＝「０」）へと変移するこ
とによって、バス駆動回路ＢＤ２Ａはディセーブル状
態、すなわちバス配線ＢＵＳに対して高インピーダンス
状態にあってデータ信号ＤＴ２はバス配線ＢＵＳへ伝播
されず、他方バス駆動回路ＢＤ１Ａはイネーブル状態に
在るためにデータ信号ＤＴ１はバス配線ＢＵＳへと反転
信号、すなわち低電位のバス配線電位（ＢＵＳ＝
「０」）が伝播される。
【００１８】さらに次のタイムシーケンスにおいて、バ
ス駆動回路ＢＤ１ＡおよびＢＤ２Ａに対してのイネーブ
ル状態およびディセーブル状態の各々の状態が維持され
たままに、高電位で在ったデータ信号ＤＴ１は低電位の
データ信号ＤＴ１（ＤＴ１＝「０」）へと変移し、且つ
低電位で在ったデータ信号ＤＴ２は高電位のデータ信号
ＤＴ２（ＤＴ２＝「１」）へと変移する。しかしなが
ら、バス駆動回路ＢＤ２Ａはディセーブル状態にあるた
めにデータ信号ＤＴ２の変移はバス配線ＢＵＳへは伝播
されず、他方のバス駆動回路ＢＤ１Ａはイネーブル状態
にあるためにデータ信号ＤＴ１の変移がバス配線ＢＵＳ
へと伝播し、よって低電位で在ったバス配線電位は高電
位のバス配線電位ＢＵＳ（ＢＵＳ＝「１」）へと変移す
る。
【００１９】以上説明したように、高電位のスリープモ
ード切替え反転信号ＳＬＢ（ＳＬＢ＝「１」）が印加さ
れた状態に於いて、制御トランジスタＨＮＳが導通状態
となって、２個のバス駆動回路ＢＤ１ＡおよびＢＤ２Ａ
に対し低電位側電源を供給することができ、且つデータ
信号ＤＴ１およびＤＴ２がインバータ回路ＬＶ１１およ
びＬＶ２１の各々から反転出力することができ、且つイ
ネーブル信号ＥＮ１およびＥＮ２がインバータ回路ＬＶ
１２およびＬＶ２２の各々から反転出力することがで
き、いわゆるアクティブモード時に於いて本スリープ時
のリーク遮断回路付きのバス駆動回路群１０は、低閾値
のＭＯＳＦＥＴから成るトランジスタから構成されたＣ
ＭＯＳ論理回路であるが故に、正に高速のバス駆動回路
として機能動作することができる。
【００２０】次に、低電位のスリープモード切替え反転
信号ＳＬＢ（ＳＬＢ＝「０」）が印加された状態に於い
て、制御トランジスタＨＮＳが遮断状態となって、２個
のバス駆動回路ＢＤ１ＡおよびＢＤ２Ａに対し低電位側
電源の供給を停止し、且つデータ信号ＤＴ１およびＤＴ
２がインバータ回路ＬＶ１１およびＬＶ２１の各々から
反転出力することができず、且つイネーブル信号ＥＮ１
およびＥＮ２がインバータ回路ＬＶ１２およびＬＶ２２
の各々から反転出力することもできない、いわゆるスリ
ープモード時に於ける動作を、図１０のタイミングチャ
ートにおいては前述したアクティブモード期間の次に現
れるタイムシーケンスであるところのスリープモード期
間について説明する。
【００２１】ここで、アクティブモードからスリープモ
ード（ＳＬＢ＝「０」）へ移行するに先立って考慮すべ
き事項を先ず以下に説明する。半導体集積論理回路上に
おいては、本スリープ時のリーク遮断回路付きのバス駆
動回路群のような複数個のＣＭＯＳ論理回路が存在し、
且つ他の種類のやはり複数個のＣＭＯＳ論理回路も併せ
て共存し、且つそれらが有機的に回路結合され信号の授
受がなされている。
【００２２】従って、図９に示したスリープ時のリーク
遮断回路付きのバス駆動回路群は、一つの機能を達成す
る半導体集積論理回路を構成する一部分であり、したが
ってバス駆動回路群を構成する２個のバス駆動回路ＢＤ
１ＡおよびＢＤ２Ａに印加されるデータ信号ＤＴ１およ
びＤＴ２、イネーブル信号ＥＮ１およびＥＮ２は、前記
の半導体集積論理回路を構成する其の他のスリープ時の
リーク遮断回路付きのＣＭＯＳ論理回路から出力された
信号であることを明記しておく。
【００２３】そこで、特開平７−１３５４６１号公報に
開示されているように、特開平６−０２９８３４号公報
で示されるようなスリープ時のリーク遮断回路付きのＣ
ＭＯＳ論理回路への入力をスリープモード前後において
一致させて、このスリープモードの間欠動作が支障無く
実行できる回路の制御方法を本スリープ時のリーク遮断
回路付きのバス駆動回路群に適用する方法が考えられ
る。
【００２４】つまり、このスリープ時のリーク遮断回路
付きのバス駆動回路群および其の他のスリープ時のリー
ク遮断回路付きのＣＭＯＳ論理回路を含み、其れ一つで
任意の機能を達成できる半導体集積論理回路に対して入
力される信号は、スリープモードへの投入時にはスリー
プモードに移行する前に固定し、その後にスリープモー
ドに移行し、復帰時にはアクティブモードに移行した後
に其の固定していた入力信号の固定状態を解除すること
によって、スリープモードの期間前後における半導体集
積論理回路の内部の信号状態を一致させることができ、
支障なく其の後の動作に移行することができると示され
ている。
【００２５】そこで、アクティブモードからスリープモ
ード（ＳＬＢ＝「０」）へ移行するに先立って、低電位
のデータ信号ＤＴ１（ＤＴ１＝「０」）、高電位のデー
タ信号ＤＴ２（ＤＴ２＝「１」）、高電位のイネーブル
信号ＥＮ１（ＥＮ１＝「１」）、および低電位のイネー
ブル信号ＥＮ２（ＥＮ２＝「０」）に固定される。然る
後にアクティブモードからスリープモード（ＳＬＢ＝
「０」）へ移行させたならば、制御トランジスタＨＮＳ
が遮断状態となって２個のバス駆動回路ＢＤ１Ａおよび
ＢＤ２Ａに対する低電位側電源の供給が停止し、さらに
制御トランジスタＨＮＳが高閾値のｎチャネル型ＭＯＳ
ＦＥＴであることから定常的に電源間を貫通するサブス
レショルドリーク電流が少なく、したがってリーク電流
に基づく消費電力の低減を図ることが可能となる。
【００２６】なお、スリープモードへ移行する直前の半
導体集積論理回路に入力する信号の固定化により低電位
が現れているデータ信号ＤＴ１（ＤＴ１＝「０」）およ
びイネーブル信号ＥＮ２（ＥＮ２＝「０」）は、スリー
プモードへの移行によってリーク電流の少ない高閾値な
ＭＯＳＦＥＴである制御トランジスタＨＮＳが遮断され
て低電位側の疑似電源線ＶＧＮＤが電位的に浮遊状態と
なることから高電位側電源ＶＤＤから低閾値のＭＯＳＦ
ＥＴから成るＣＭＯＳ論理回路を介したリーク電流によ
って充電され、データ信号ＤＴ１の場合は沈着時間ｔＤ
１Ｃを経た後に高電位な信号（ＤＴ１＝「１」）が現
れ、同様にイネーブル信号ＥＮ２には沈着時間ｔＥ２Ｃ
を経た後に高電位な信号（ＥＮ２＝「１」）が現れる。
【００２７】次に、スリープモードからアクティブモー
ド（ＳＬＢ＝「１」）への復帰について、図１０のタイ
ミングチャートにおいては前述したスリープモード期間
の次に現れるタイムシーケンスであるところのアクティ
ブモード期間について説明する。
【００２８】スリープモードからアクティブモード（Ｓ
ＬＢ＝「１」）へ移行させたならば、制御トランジスタ
ＨＮＳがまた導通状態となって２個のバス駆動回路ＢＤ
１ＡおよびＢＤ２Ａに対する低電位側電源の供給が復帰
されて、浮遊状態であった低電位側の疑似電源線ＶＧＮ
Ｄは、ほぼ低電位側電源ＧＮＤの電位に復帰する。ま
た、アクティブモードに移行した直後は本半導体集積論
理回路の入力信号を固定にしていたことにより、低電位
のデータ信号ＤＴ１（ＤＴ１＝「０」）、高電位のデー
タ信号ＤＴ２（ＤＴ２＝「１」）、高電位のイネーブル
信号ＥＮ１（ＥＮ１＝「１」）、および低電位のイネー
ブル信号ＥＮ２（ＥＮ２＝「０」）が現れて、スリープ
モード前後において一致するのでスリープモードの間欠
動作が支障無く実行できる。然る後に固定していた上記
の半導体集積論理回路の入力信号の固定状態を解除する
ことにより、データ信号ＤＴ１およびＤＴ２、イネーブ
ル信号ＥＮ１およびイネーブル信号ＥＮ２が応答し其の
後の論理動作を開始する。
【００２９】なお、上記したようにリーク電流によって
充電されて高電位な信号が現れていたデータ信号ＤＴ１
（ＤＴ１＝「１」）およびイネーブル信号ＥＮ２（ＥＮ
２＝「１」）は、アクティブモードへ移行した後に、固
定されていた半導体集積論理回路への入力信号によって
本来あるべき信号状態、すなわち低電位なデータ信号Ｄ
Ｔ１（ＤＴ１＝「０」）および低電位なイネーブル信号
ＥＮ２（ＥＮ２＝「０」）へと、復帰時間ｔＤ１ＢＣお
よびｔＥ２ＢＣを経た後に復帰される。
【００３０】
【発明が解決しようとする課題】しかしながら、従来の
技術よりなるスリープ時サブスレッショルドリーク電流
の遮断回路付きのバス駆動回路には、アクティブモード
からスリープモードへの遷移過程およびスリープモード
からアクティブモードへの遷移過程に於いて、高電位電
源ＶＤＤと低電位電源ＧＮＤとの電源間で直接的に貫通
電流が存在して消費電力の増大を生じる、という問題点
がある。
【００３１】図９に示す従来の技術によりなる半導体集
積論理回路の一回路部分として含まれるスリープ時サブ
スレッショルドリーク電流の遮断回路付きのバス駆動回
路群、および図１０に示す其のタイミングチャートに依
って上記の問題点が生じる理由を説明する。
【００３２】まず、アクティブモードからスリープモー
ドへと遷移するに先立って、低電位のデータ信号ＤＴ１
（ＤＴ１＝「０」）、高電位のデータ信号ＤＴ２（ＤＴ
２＝「１」）、高電位のイネーブル信号ＥＮ１（ＥＮ１
＝「１」）、および低電位のイネーブル信号ＥＮ２（Ｅ
Ｎ２＝「０」）に既に図１０に示したタイミングチャー
トのように固定されいたと仮定する。然る後にアクティ
ブモードからスリープモードへと遷移させた場合に、図
９に示されるスリープ時サブスレッショルドリーク電流
の遮断回路付きのバス駆動回路群において高電位側電源
ＶＤＤから低電位側の実電源ＧＮＤに向かって同図内の
矢印付き太幅破線によって示される経路に沿ってバス配
線ＢＵＳを経由して、貫通電流Ｉ０が流れて無駄な電力
を消費してしまう。
【００３３】さらに詳細に説明するならば、半導体集積
論理回路上においては複数個の本スリープ時のリーク遮
断回路付きのバス駆動回路群が存在し、また他の種類の
やはり複数個のスリープ時のリーク遮断回路付きのＣＭ
ＯＳ論理回路も併せて共存して、それらが有機的に回路
結合されて信号授受が行われているために必然的に半導
体集積論理回路には任意の論理的な深度が生じ、且つス
リープモードとアクティブモードとのモード間遷移につ
いても任意スリープ時のリーク遮断回路付きのＣＭＯＳ
論理回路毎に差異が生じる。
【００３４】したがって、バス駆動回路群を構成する２
個のバス駆動回路ＢＤ１ＡおよびＢＤ２Ａに印加される
データ信号ＤＴ１およびＤＴ２、イネーブル信号ＥＮ１
およびＥＮ２は、前記の半導体集積論理回路を構成する
前段のスリープ時のリーク遮断回路付きのＣＭＯＳ論理
回路から出力された信号であって、また其のＣＭＯＳ論
理回路の入力信号は、さらに前段のＣＭＯＳ論理回路か
ら出力される、といったように複数のＣＭＯＳ論理と複
数の信号経路を経た結果として生成されるために、アク
ティブモードからスリープモードへと遷移した後に低電
位であったデータ信号ＤＴ１（ＤＴ１＝「０」）および
イネーブル信号ＥＮ２（ＥＮ２＝「０」）が低閾値ＭＯ
ＳＦＥＴから成るＣＭＯＳ論理回路を介した高電位側電
源ＶＤＤからのサブスレッショルドリーク電流による充
電に因って高電位に充電される迄の時間、すなわち、図
１０に示す沈着時間ｔＤ１Ｃおよび沈着時間ｔＥ２Ｃの
各々には必然的に差異が生じる。
【００３５】図１０に示したタイミングチャートの例に
おいては、沈着時間ｔＥ２Ｃよりも沈着時間ｔＤ１Ｃが
遥かに遅く充電されており、その結果としてイネーブル
信号ＥＮ１（ＥＮ１＝「１」）とイネーブル信号ＥＮ２
（ＥＮ２＝「１」）とが共に高電位な状態であるバス競
合状態、図１０においてはバス競合時間幅ｔＢＷ１にあ
って、且つ高電位なデータ信号ＤＴ２（ＤＴ２＝
「１」）と低電位なデータ信号ＤＴ１（ＤＴ１＝
「０」）とに在って貫通電流を生じる経路が成立する。
【００３６】すなわち、高電位電源ＶＤＤを貫通電流の
供給源として導通状態に在るインバータ回路ＬＶ２１を
構成するｐチェネル型ＭＯＳＦＥＴを通過し、導通状態
に在る伝送ゲートＴＭ２を通過した後にバス配線ＢＵＳ
を経由して、同じく導通状態に在るＴＭ１を通過し、導
通状態に在るインバータ回路ＬＶ１１を構成するｎチェ
ネル型ＭＯＳＦＥＴを通過した後に低電位側の疑似電源
線ＶＧＮＤを経由して、さらに完全に遮断状態に遷移し
きれていない制御トランジスタＨＮＳを通過して、貫通
電流の受給源となる低電位側電源ＧＮＤに流れ込む。
【００３７】なお、制御トランジスタＨＮＳが完全に遮
断状態に遷移しきれいないと仮定した理由は、前記した
ように半導体集積論理回路上においては複数個の本スリ
ープ時のリーク遮断回路付きのバス駆動回路群が存在
し、また他の種類のやはり複数個のスリープ時のリーク
遮断回路付きのＣＭＯＳ論理回路も併せて共存して、そ
れらが有機的に回路結合されて信号授受が行われている
ために必然的に半導体集積論理回路には任意の論理的な
深度が生じ、且つスリープモードとアクティブモードと
のモード間遷移についても任意スリープ時のリーク遮断
回路付きのＣＭＯＳ論理回路毎に差異が生じることによ
る。
【００３８】次に逆に遷移する場合、すなわち、図１０
に示したタイミングチャートのように高電位のデータ信
号ＤＴ１（ＤＴ１＝「１」）、高電位のデータ信号ＤＴ
２（ＤＴ２＝「１」）、高電位のイネーブル信号ＥＮ１
（ＥＮ１＝「１」）、および高電位のイネーブル信号Ｅ
Ｎ２（ＥＮ２＝「１」）にあって、然る後にスリープモ
ード（ＳＬＢ＝「０」）からアクティブモード（ＳＬＢ
＝「１」）へと遷移させた場合にも、図９に示されるス
リープ時サブスレッショルドリーク電流の遮断回路付き
のバス駆動回路群において高電位側電源ＶＤＤから低電
位側電源ＧＮＤに向かって同図内の矢印付き太幅破線に
よって示される経路に沿ってバス配線ＢＵＳを経由し
て、貫通電流が流れて無駄な電力を消費してしまう。
【００３９】さらに詳細に説明するならば、スリープモ
ードからアクティブモードへと遷移した後に高電位で在
ったデータ信号ＤＴ１（ＤＴ１＝「１」）およびイネー
ブル信号ＥＮ２（ＥＮ２＝「１」）がスリープモードに
遷移する直前の状態に復帰される迄の時間、すなわち図
１０に示す復帰時間ｔＤ１Ｂおよび復帰時間ｔＥ２Ｂの
各々には必然的に差異が生じる。図１０に示したタイミ
ングチャートの例においては、復帰時間ｔＤ１Ｂよりも
復帰時間ｔＥ２Ｂが遥かに遅く復帰されており、その結
果としてイネーブル信号ＥＮ１（ＥＮ１＝「１」）とイ
ネーブル信号ＥＮ２（ＥＮ２＝「１」）とが共に高電位
な状態であるバス競合状態、図１０においてはバス競合
時間幅ｔＢＷ２にあって、且つ高電位なデータ信号ＤＴ
２（ＤＴ２＝「１」）と低電位なデータ信号ＤＴ１（Ｄ
Ｔ１＝「０」）とに在って貫通電流を生じる経路が成立
する。すなわち、高電位電源ＶＤＤを貫通電流の供給源
として導通状態に在るインバータ回路ＬＶ２１を構成す
るｐチェネル型ＭＯＳＦＥＴを通過し、導通状態に在る
伝送ゲートＴＭ２を通過した後にバス配線ＢＵＳを経由
して、同じく導通状態に在るＴＭ１を通過し、導通状態
に在るインバータ回路ＬＶ１１を構成するｎチェネル型
ＭＯＳＦＥＴを通過した後に低電位側の疑似電源線ＶＧ
ＮＤを経由し、完全に導通状態に遷移しきれている制御
トランジスタＨＮＳを通過して、貫通電流の受給源とな
る低電位側電源ＧＮＤに流れ込む。
【００４０】なお、制御トランジスタＨＮＳが完全に導
通状態に遷移しきれていると仮定した理由は、スリープ
モードからアクティブモードへの遷移が任意スリープ時
のリーク遮断回路付きのＣＭＯＳ論理回路毎に差異が生
じることは確かだが、特にアクティブモードへの遷移の
場合は制御トランジスタＨＮＳが導通状態の方向に変化
するために急速に低電位側の疑似電源線ＶＧＮＤが低電
位側電源ＧＮＤの電位へと放電されることによる。
【００４１】本発明の目的は、上記のようなスリープモ
ードとアクティブモードとの間のモード遷移を実行する
場合に、確実且つ安定した両モード間を遷移させること
が出来ると共に同モード遷移時に電源間の貫通電流が流
れて消費電力が増大することを回避できるようなスリー
プ時リーク遮断回路付きの半導体集積論理回路を提供す
ることである。
【００４２】
【課題を解決するための手段】このために本発明の半導
体集積論理回路では、論理回路群へ電力を供給するため
の高電位電源あるいは低電位電源と前記論理回路群との
間に高い閾値電圧のＭＯＳＦＥＴを有する半導体集積論
理回路であって、前記ＭＯＳＦＥＴの導通状態（アクテ
ィブモード）と非導通状態（スリープモード）との間で
の切り替わり時であって前記論理回路群が電気的に確定
するまでの遷移期間に前記高電位電源と前記低電位電源
との間で発生する貫通電流を遮断するように、開閉回路
素子が前記論理回路群と次段の回路配線との間に設けら
れている。
【００４３】ここで、前記論理回路群はバス駆動回路で
構成され、前記次段の回路配線はバス配線となってい
る。また、前記論理回路群は低い閾値電圧のＭＯＳＦＥ
Ｔで構成されている。
【００４４】そして、前記スリープモードにある期間
は、前記開閉回路素子は遮断状態になるように設定され
る。また、前記スリープモードからアクティブモードに
切り替わった後であっても所定の期間は、前記開閉回路
素子は遮断状態になるように設定される。
【００４５】そして、上記開閉回路素子は、高閾値のＭ
ＯＳＦＥＴから構成されたものである。あるいは、前記
開閉回路素子は、導電型の異なる高閾値のＭＯＳＦＥＴ
の組合わせから構成され、双方向のゲート特性をもつも
のである。
【００４６】また、前記論理回路群は、トライステート
型インバータ回路で構成されたものである。
【００４７】さらには、本発明の半導体集積論理回路に
は、前記開閉回路素子が遮断状態の期間は前記回路配線
が所定の電位になるように、フローティング防止回路が
組み込まれている。ここで、前記開閉回路素子の開閉を
決める信号と前記フローティング防止回路を作動させる
信号とが同期するように設定されている。あるいは、前
記回路配線にはラッチ回路が接続されている。
【００４８】論理回路群へ電力を供給するための高電位
電源あるいは低電位電源とこの論理回路群との間に高い
閾値電圧のＭＯＳＦＥＴを有する半導体集積論理回路に
おいては、この高い閾値電圧のＭＯＳＦＥＴがアクティ
ブモードとスリープモードとの間での切り替わる時に、
高電位電源と低電位電源との間で次段の共通の回路配線
を介した貫通電流が発生するようになる。
【００４９】そこで、上記論理回路と次段の回路配線と
の間に開閉回路素子素子が設けられると、上記のような
貫通電流は皆無になる。このようにして、論理回路の消
費電力は大幅に低減するようになる。
【００５０】
【発明の実施の形態】次に、本発明の第１の実施の形態
として、図１と図２に基づいて本発明の基本構成につい
て説明する。図１は、本発明になる半導体集積論理回路
において、アクティブモードとスリープモードとのモー
ド遷移時に於ける電源間貫通電流の遮断回路を含む、ス
リープ時リーク遮断回路付きのＣＭＯＳ論理回路の構成
法からなるバス駆動回路の回路構成図を示している。
【００５１】図１においてバス駆動回路群１０は従来の
技術からなるスリープ時のリーク遮断回路付きのＣＭＯ
Ｓ論理回路であって、ｎ個（ここで、ｎは２以上の自然
数を表すとする）のバス駆動回路ＢＤ１〜ＢＤｎから構
成され、これらバス駆動回路は論理機能的な呼称として
はトライステート型インバータ回路に相当し、イネーブ
ル信号ＥＮｍ（ここで、ｍはｎ以下の任意の自然数を表
すとする）が能動状態、すなわちＥＮｍ＝「１」である
ならばデータ信号ＤＴｍを入力データ信号として反転出
力することができる。
【００５２】他方、イネーブル信号ＥＮｍが非能動状
態、すなわちＥＮｍ＝「０」であるならばその出力端子
からみて、バス駆動回路ＢＤｍは高インピーダンスな状
態となり得る。また、バス駆動回路ＢＤｍは低閾値のト
ランジスタから構成されているために高速に信号反転出
力の動作が可能であり、高電位側電源ＶＤＤを供給する
一方で、スリープモード切替え信号の反転信号であるス
リープモード切替え反転信号ＳＬＢに応答して電気的な
接続を導通または遮断することができる高閾値のｎチャ
ネル型ＭＯＳＦＥＴから成る制御トランジスタＨＮＳを
仲介として低電位側電源ＧＮＤが供給される。ここで、
バス駆動回路ＢＤｍに共通に配給される低電位な電源
は、低電位側電源ＧＮＤを制御トランジスタＨＮＳを介
して配給されるので低電位側の疑似電源ＶＧＮＤと呼称
する。
【００５３】本構成によって、低電位のスリープモード
切替え反転信号ＳＬＢ（ＳＬＢ＝「０」）が印加される
スリープモード時に於いては、制御トランジスタＨＮＳ
が遮断状態となってバス駆動回路ＢＤｍに対する低電位
側の電源供給を遮断でき、且つ制御トランジスタＨＮＳ
は高閾値のｎチャネル型ＭＯＳＦＥＴであるために、遮
断状態に於いてもサブスレショルドリーク電流が少な
く、このリーク電流に基づく消費電力の低減を図ること
が可能であり、スリープ時のリーク遮断回路付きのバス
駆動回路と呼称される所以である。
【００５４】さらに、これらバス駆動回路ＢＤｍは低閾
値のＭＯＳＦＥＴから成るトランジスタによって構成さ
れているために高速な回路動作が可能となる。もちろ
ん、通常のバス制御方法と同様に、バス配線に対して有
効とすべき信号を出力するバス駆動回路は任意の時間に
おいて唯一個であり、複数個あってはならない。さらに
いえば任意の時間においてバス配線に対して有効とすべ
き信号を出力するバス駆動回路が皆無であってはならな
い。
【００５５】そこで、本発明では、図１に示すように、
スリープ時のリーク遮断回路付きのバス駆動回路群１０
と、バス受信回路ＢＲ等が接続されたバス配線ＢＵＳと
の間にバス分離回路群２０が直列に接続される。
【００５６】さらに詳しく述べるならば、バス分離回路
群２０は、ｎ個の開閉回路素子であるスイッチ回路ＳＷ
１〜ＳＷｎから構成されており、ｎ個のバス駆動回路Ｂ
Ｄ１〜ＢＤｎの出力とバス配線ＢＵＳとの間の各々にｎ
個のスイッチ回路ＳＷ１〜ＳＷｎが直列に接続され、且
つバス分離制御信号の反転信号であるバス分離制御反転
信号ＫＰＢに応答して電気的な接続を導通または遮断す
ることができる。また、スイッチ回路ＳＷｍ（ここで、
ｍはｎ以下の任意の自然数を表すとする）は、低閾値ま
たは高閾値の何れかのＭＯＳＦＥＴから成るトランジス
タ回路で構成されている。
【００５７】図１ような構成において、アクティブモー
ドとスリープモードとのモード遷移時に於ける電源間貫
通電流の遮断回路であるバス分離回路群２０の動作につ
いてスリープ時リーク遮断回路付きのバス駆動回路群１
０とを交えた動作説明について図２に示した本発明にな
る構成回路の動作を表すタイミングチャートと併せて動
作説明する。
【００５８】まず、高電位のスリープモード切替え反転
信号ＳＬＢ（ＳＬＢ＝「１」）が印加された状態に於い
て制御トランジスタＨＮＳが導通状態となってｎ個（こ
こで、ｎは２以上の自然数を表すとする）のバス駆動回
路ＢＤ１〜ＢＤｎに対し低電位側電源を供給することが
でき、データ信号ＤＴｍ（ここで、ｍはｎ以下の任意の
自然数を表すとする）およびイネーブル信号ＥＮｍがバ
ス駆動回路ＢＤｍに対して論理上において有効となり得
る、いわゆるアクティブモード時に於ける動作を、図２
のタイミングチャートにおいて最初のタイムシーケンス
であるアクティブモード期間に於いて説明する。なお前
提条件として、イネーブル信号ＥＮ３〜ＥＮｎは低電位
の信号入力（「０」）であってバス駆動回路ＢＤ３〜Ｂ
Ｄｎはディセーブル状態、すなわちデータ信号ＤＴ３〜
ＤＴｍは各々のバス駆動回路の出力には伝播しない状態
であると仮定し、ここではバス駆動回路ＢＤ１およびＢ
Ｄ２、イネーブル信号ＥＮ１およびＥＮ２、データ信号
ＤＴ１およびＤＴ２について特に着目して説明する。
【００５９】そこで、初期状態では低電位のイネーブル
信号ＥＮ１（ＥＮ１＝「０」）且つ高電位のイネーブル
信号ＥＮ２（ＥＮ２＝「１」）であり、また高電位のデ
ータ信号ＤＴ１（ＤＴ１＝「１」）且つ低電位のデータ
信号ＤＴ２（ＤＴ２＝「０」）であり、したがってバス
駆動回路ＢＤ１はディセーブル状態、すなわちデータ信
号ＤＴ１は出力へは伝播されずに高インピーダンス状態
にあり、またバス駆動回路ＢＤ２はイネーブル状態に在
るためデータ信号ＤＴ２は出力へと反転信号である高電
位の出力信号が伝播される。他方、バス分離制御反転信
号ＫＰＢは高電位な信号（ＫＰＢ＝「１」）であり応答
するｎ個のスイッチ回路ＳＷ１〜ＳＷｎは全て導通状態
にある。
【００６０】したがって、バス配線ＢＵＳに対してバス
駆動回路ＢＤ１およびバス駆動回路ＢＤ３〜ＢＤｎは全
て高インピーダンス状態にあり、データ信号ＤＴ１およ
びデータ信号ＤＴ３〜ＤＴｎはバス配線ＢＵＳへ伝播さ
れず、他方バス駆動回路ＢＤ２はイネーブル状態に在る
ためにデータ信号ＤＴ２が導通状態にあるスイッチ回路
ＳＷ２を仲介としてバス配線ＢＵＳへと反転出力され、
高電位のバス配線電位（ＢＵＳ＝「１」）が伝播され
る。次のタイムシーケンスにおいて、バス駆動回路ＢＤ
１はディセーブル状態からイネーブル状態、すなわち高
電位のイネーブル信号ＥＮ１（ＥＮ１＝「１」）へと変
移し、且つバス駆動回路ＢＤ２はイネーブル状態からデ
ィセーブル状態、すなわち低電位のイネーブル信号ＥＮ
２（ＥＮ２＝「０」）へと変移することによって、バス
駆動回路ＢＤ２はディセーブル状態、すなわち出力が高
インピーダンス状態にあってデータ信号ＤＴ２は出力へ
伝播されず、他方バス駆動回路ＢＤ１はイネーブル状態
に在るためにデータ信号ＤＴ１は導通状態にあるスイッ
チ回路ＳＷ１を仲介としてバス配線ＢＵＳへと反転信
号、すなわち低電位のバス配線電位（ＢＵＳ＝「０」）
が伝播される。
【００６１】さらに、次のタイムシーケンスにおいて、
バス駆動回路ＢＤ１およびＢＤ２に対してのイネーブル
状態およびディセーブル状態の各々の状態が維持された
ままに、高電位で在ったデータ信号ＤＴ１は低電位のデ
ータ信号ＤＴ１（ＤＴ１＝「０」）へと変移し、且つ低
電位で在ったデータ信号ＤＴ２は高電位のデータ信号Ｄ
Ｔ２（ＤＴ２＝「１」）へと変移する。しかしながら、
バス駆動回路ＢＤ２はディセーブル状態にあるためにデ
ータ信号ＤＴ２の変移はバス配線ＢＵＳへは伝播され
ず、他方のバス駆動回路ＢＤ１はイネーブル状態にある
ためにデータ信号ＤＴ１の変移が導通状態にあるスイッ
チ回路ＳＷ１を仲介としてバス配線ＢＵＳへと伝播し、
よって低電位で在ったバス配線電位は高電位のバス配線
電位ＢＵＳ（ＢＵＳ＝「１」）へと変移する。
【００６２】以上に説明したように、高電位のスリープ
モード切替え反転信号ＳＬＢ（ＳＬＢ＝「１」）が印加
された状態に於いて、制御トランジスタＨＮＳが導通状
態となって、２個のバス駆動回路ＢＤ１およびＢＤ２に
対し低電位側電源を供給されて、イネーブル信号ＥＮ１
およびＥＮ２の各々に応答してデータ信号ＤＴ１および
ＤＴ２を反転出力することが出来る、いわゆるアクティ
ブモード時に於いて本スリープ時のリーク遮断回路付き
のバス駆動回路群１０は、低閾値のＭＯＳＦＥＴから成
るトランジスタから構成されたＣＭＯＳ論理回路である
が故に、まさに高速のバス駆動回路として機能動作する
ことができる。
【００６３】次に、低電位のスリープモード切替え反転
信号ＳＬＢ（ＳＬＢ＝「０」）が印加された状態に於い
て、制御トランジスタＨＮＳが遮断状態となって、２個
のバス駆動回路ＢＤ１およびＢＤ２に対し低電位側電源
を供給されて、イネーブル信号ＥＮ１およびＥＮ２の各
々に応答してデータ信号ＤＴ１およびＤＴ２を反転出力
することが出来無い、いわゆるスリープモード時に於け
る動作を、図２のタイミングチャートにおいては前述し
たアクティブモード期間の次に現れるタイムシーケンス
であるところのスリープモード期間について説明する。
【００６４】ここで、従来の技術で説明したように、ア
クティブモードからスリープモードへ移行するについて
考慮すべき事項を以下に説明する。半導体集積論理回路
上においては、本スリープ時のリーク遮断回路付きのバ
ス駆動回路群１０のような複数個のＣＭＯＳ論理回路が
前段回路として存在し、且つ他の種類のやはり複数個の
ＣＭＯＳ論理回路も併せて共存し、且つそれらが有機的
に回路結合され信号の授受が成されている。従って、図
１に示したスリープ時のリーク遮断回路付きのバス駆動
回路群１０は、一つの機能を達成する半導体集積論理回
路を構成する一部分であり、したがってバス駆動回路群
１０を構成する２個のバス駆動回路ＢＤ１およびＢＤ２
に印加されるデータ信号ＤＴ１およびＤＴ２、イネーブ
ル信号ＥＮ１およびＥＮ２は、前記の半導体集積論理回
路を構成する其の他のスリープ時のリーク遮断回路付き
のＣＭＯＳ論理回路から出力された信号であることを明
記しておく。
【００６５】そこで、従来の技術で説明したのと同様に
して、特開平７−１３５４６１号公報に開示されるよう
に、スリープ時のリーク遮断回路付きのＣＭＯＳ論理回
路への入力をスリープモード前後に於いて一致させて、
このスリープモードの間欠動作が支障無く実行できる回
路の制御方法を本スリープ時のリーク遮断回路付きのバ
ス駆動回路群１０に適用する。つまり、本スリープ時の
リーク遮断回路付きのバス駆動回路群１０および其の他
のスリープ時のリーク遮断回路付きのＣＭＯＳ論理回路
を含み、其れ一つで任意の機能を達成できる半導体集積
論理回路に対して入力される信号は、スリープモードへ
の投入時にはスリープモードに移行する前に固定し、そ
の後にスリープモードに移行し、復帰時にはアクティブ
モードに移行した後に其の固定していた入力信号の固定
状態を解除することによって、スリープモードの期間前
後における半導体集積論理回路の内部の信号状態を一致
させることができ支障なく其の後の動作に移行する。
【００６６】そこで、アクティブモードからスリープモ
ード（ＳＬＢ＝「０」）へ移行するに先立って、低電位
のデータ信号ＤＴ１（ＤＴ１＝「０」）、高電位のデー
タ信号ＤＴ２（ＤＴ２＝「１」）、高電位のイネーブル
信号ＥＮ１（ＥＮ１＝「１」）、および低電位のイネー
ブル信号ＥＮ２（ＥＮ２＝「０」）に固定される。
【００６７】前述したように半導体集積論理回路上にお
いては、本スリープ時のリーク遮断回路付きのバス駆動
回路群１０のような複数個のＣＭＯＳ論理回路が存在
し、且つ他の種類のやはり複数個のＣＭＯＳ論理回路も
併せて共存しており、それら各々にスリープ時にサブス
レッショルドリークを遮断するための回路が具備されて
スリープモード切替え反転信号ＳＬＢに応答してスリー
プモードあるいはアクティブモードのモード切替え制御
が実行されている。
【００６８】しかしながら、スリープ時のリーク遮断回
路付きのＣＭＯＳ論理回路は、半導体集積論理回路上で
複数個が存在するために、任意のスリープ時のリーク遮
断回路付きのＣＭＯＳ論理回路に着目した場合に、その
論理的な深度に差異があったり、また遅延時間にとって
は負荷となる素子数や電源線に寄生する容量成分などの
差異に起因して、スリープモードとアクティブモードと
のモード間の遷移する時間にも差異を生じる。
【００６９】そこで、先ずアクティブモードからスリー
プモードへ遷移させる以前に、バス分離制御信号の反転
信号であるバス分離制御反転信号ＫＰＢをバス結合状態
（ＫＰＢ＝「１」）からバス分離状態（ＫＰＢ＝
「０」）にセットアップ時間ｔＫＳだけ前以って切り換
えておく必要がある。
【００７０】然る後にアクティブモードからスリープモ
ードへ移行させたならば、制御トランジスタＨＮＳが遮
断状態となってバス駆動回路ＢＤ１およびＢＤ２に対す
る低電位側電源の供給が停止し、さらに制御トランジス
タＨＮＳが高閾値のｎチャネル型ＭＯＳＦＥＴであるこ
とから定常的に電源間を貫通するサブスレショルドリー
ク電流が少なく、したがってリーク電流に基づく消費電
力の低減を図ることが可能となる。
【００７１】なお、スリープモードへ移行する直前の半
導体集積論理回路に入力する信号の固定化により低電位
が現れているデータ信号ＤＴ１（ＤＴ１＝「０」）およ
びイネーブル信号ＥＮ２（ＥＮ２＝「０」）は、スリー
プモードへの移行によってリーク電流の少ない高閾値な
ＭＯＳＦＥＴである制御トランジスタＨＮＳが遮断され
て低電位側の疑似電源線ＶＧＮＤが電位的に浮遊状態と
なることから高電位側電源ＶＤＤから低閾値のＭＯＳＦ
ＥＴから成るＣＭＯＳ論理回路を介したリーク電流によ
って充電され、データ信号ＤＴ１の場合は沈着時間ｔＤ
１Ｃを経た後に高電位な信号（ＤＴ１＝「１」）が現
れ、同様にイネーブル信号ＥＮ２には沈着時間ｔＥ２Ｃ
を経た後に高電位な信号（ＥＮ２＝「１」）が現れる。
【００７２】ここで、図２に示したタイミングチャート
の例においては、沈着時間ｔＥ２Ｃよりも沈着時間ｔＤ
１Ｃが遥かに遅く充電されており、その結果としてイネ
ーブル信号ＥＮ１（ＥＮ１＝「１」）とイネーブル信号
ＥＮ２（ＥＮ２＝「１」）とが共に高電位な状態である
バス競合状態に在って、且つ高電位なデータ信号ＤＴ２
（ＤＴ２＝「１」）と低電位なデータ信号ＤＴ１（ＤＴ
１＝「０」）とに在って貫通電流を生じる経路が成立す
る可能性がある。すなわち、高電位信号を出力するバス
駆動回路ＢＤ２に接続される高電位電源ＶＤＤが貫通電
流の供給源となってバス配線ＢＵＳを経由して、低電位
信号を出力するバス駆動回路ＢＤ１に接続される低電位
側の疑似電源線ＶＧＮＤを経由して、さらに完全に遮断
状態に遷移しきれていない制御トランジスタＨＮＳを通
過して、貫通電流の受給源となる低電位側電源ＧＮＤに
流れ込む。なお、制御トランジスタＨＮＳが完全に遮断
状態に遷移しきれていないと仮定した理由は、前記した
ように半導体集積論理回路上においては複数個の本スリ
ープ時のリーク遮断回路付きのバス駆動回路群１０が存
在し、また他の種類のやはり複数個のスリープ時のリー
ク遮断回路付きのＣＭＯＳ論理回路も併せて共存して、
それらが有機的に回路結合されて信号授受が行われてい
るために、必然的に半導体集積論理回路には任意の論理
的な深度が生じ、且つスリープモードとアクティブモー
ドとのモード間遷移についても任意スリープ時のリーク
遮断回路付きのＣＭＯＳ論理回路ごとに差異が生じるこ
とによる。
【００７３】しかし、本発明によれば、上記のように貫
通電流が流れる可能性のある経路上にスイッチ回路ＳＷ
１およびＳＷ２が存在し、且つ、スリープモードに遷移
する以前に予め遮断状態としてあるが故に貫通電流が流
れことは決してなく、したがって貫通電流の基づく消費
電力の増大も有り得ない。
【００７４】次に、スリープモードからアクティブモー
ドへの復帰について、図２のタイミングチャートにおい
ては前述したスリープモード期間の次に現れるタイムシ
ーケンスであるところのアクティブモード期間について
説明する。
【００７５】スリープモードからアクティブモードへ移
行させたならば、制御トランジスタＨＮＳがまた導通状
態となってバス駆動回路ＢＤ１およびＢＤ２に対する低
電位側電源の供給が復帰されて、浮遊状態であった低電
位側の疑似電源線ＶＧＮＤは、ほぼ低電位側電源ＧＮＤ
の電位に復帰する。また、アクティブモードに移行した
直後は本半導体集積論理回路の入力信号を固定にしてい
たことにより、低電位のデータ信号ＤＴ１（ＤＴ１＝
「０」）、高電位のデータ信号ＤＴ２（ＤＴ２＝
「１」）、高電位のイネーブル信号ＥＮ１（ＥＮ１＝
「１」）、および低電位のイネーブル信号ＥＮ２（ＥＮ
２＝「０」）が現れて、スリープモード前後に於いて一
致するのでスリープモードの間欠動作が支障無く実行で
きる。
【００７６】然る後に、固定していた上記の半導体集積
論理回路の入力信号の固定状態を解除することにより、
データ信号ＤＴ１およびＤＴ２、イネーブル信号ＥＮ１
およびイネーブル信号ＥＮ２が応答して其の後の論理動
作を開始する。なお、上記したようにリーク電流によっ
て充電されて高電位な信号が現れて居たデータ信号ＤＴ
１（ＤＴ１＝「１」）およびイネーブル信号ＥＮ２（Ｅ
Ｎ２＝「１」）は、アクティブモードへ移行した後に、
固定されていた半導体集積論理回路への入力信号によっ
て本来あるべき信号状態、すなわち低電位なデータ信号
ＤＴ１（ＤＴ１＝「０」）および低電位なイネーブル信
号ＥＮ２（ＥＮ２＝「０」）へと、復帰時間ｔＤ１ＢＣ
およびｔＥ２ＢＣを経た後に復帰される。
【００７７】ここで、図２に示したタイミングチャート
の例においては、復帰時間ｔＤ１Ｂよりも復帰時間ｔＥ
２Ｂが遥かに遅く復帰されており、その結果としてイネ
ーブル信号ＥＮ１（ＥＮ１＝「１」）とイネーブル信号
ＥＮ２（ＥＮ２＝「１」）とが共に高電位な状態である
バス競合状態に在って、且つ高電位なデータ信号ＤＴ２
（ＤＴ２＝「１」）と低電位なデータ信号ＤＴ１（ＤＴ
１＝「０」）とに在って貫通電流を生じる経路が成立す
る可能性がある。すなわち、高電位信号を出力するバス
駆動回路ＢＤ２に接続される高電位電源ＶＤＤが貫通電
流の供給源となってバス配線ＢＵＳを経由して、低電位
信号を出力するバス駆動回路ＢＤ１に接続される低電位
側の疑似電源線ＶＧＮＤを経由して、さらに完全に遮断
状態に遷移しきれていない制御トランジスタＨＮＳを通
過して、貫通電流の受給源となる低電位側電源ＧＮＤに
流れ込む。
【００７８】しかし、この場合でも、貫通電流が流れる
可能性のある経路上にスイッチ回路ＳＷ１およびＳＷ２
が存在し、且つ、アクティブモードに遷移した後も暫く
の間は遮断状態を維持してあるが故に貫通電流が流れこ
とは決してなく、したがって貫通電流の基づく消費電力
の増大も有り得ない。
【００７９】ここで、スリープモードからアクティブモ
ードへの遷移させる場合のバス分離制御反転信号ＫＰＢ
の制御方法について更に詳しく説明する。
【００８０】前述したように半導体集積論理回路上にお
いては、本スリープ時のリーク遮断回路付きのバス駆動
回路群１０のような複数個のＣＭＯＳ論理回路が存在
し、且つ他の種類のやはり複数個のＣＭＯＳ論理回路も
併せて共存しており、それら各々にスリープ時にサブス
レッショルドリークを遮断するための回路が具備されて
スリープモード切替え反転信号ＳＬＢに応答してスリー
プモードあるいはアクティブモードのモード切替え制御
が実行されている。しかしながら、スリープ時のリーク
遮断回路付きのＣＭＯＳ論理回路は、半導体集積論理回
路上で複数個存在するために、任意のスリープ時のリー
ク遮断回路付きのＣＭＯＳ論理回路に着目した場合に、
その論理的な深度に差異があったり、また遅延時間にと
っては負荷となる素子数や電源線に寄生する容量成分な
どの差異に起因して、スリープモードとアクティブモー
ドとのモード間の遷移させて、全体回路が完全に固定化
させる迄の時間にも差異を生じる。
【００８１】そこで先ず、スリープモードからアクティ
ブモードへ遷移させた後も、バス分離制御信号の反転信
号であるバス分離制御反転信号ＫＰＢをホールド時間ｔ
ＫＤだけ維持した後にバス遮断状態（ＫＰＢ＝「０」）
からバス結合状態（ＫＰＢ＝「１」）に切り換える必要
がある。そして然る後に、固定していた上記の半導体集
積論理回路の入力信号の固定状態を解除することによ
り、データ信号ＤＴ１およびＤＴ２、イネーブル信号Ｅ
Ｎ１およびイネーブル信号ＥＮ２が応答して其の後の論
理動作を開始することになる。
【００８２】次に、本発明の第２の実施の形態を図３に
基づいて説明する。ここで、図３では、第１の実施の形
態と異なるバス分離回路が使用されている。また、図３
のバス駆動回路群１０ａは、２個のスリープ時のリーク
遮断回路付きのバス駆動回路ＢＤ１ＡおよびＢＤ２Ａの
みから構成され、イネーブル信号ＥＮ１およびＥＮ２の
各々によりイネーブル状態とディセーブル状態とを制御
してデータ信号ＤＴ１およびＤＴ２の各々を反転出力す
ることができる。そして、バス駆動回路ＢＤ１Ａおよび
ＢＤ２Ａは、低閾値のトランジスタから構成されている
ために高速に信号反転出力の動作が可能であり、また高
電位側電源ＶＤＤを供給する一方で、スリープモード切
替え信号の反転信号であるスリープモード切替え反転信
号ＳＬＢに応答して電気的な接続を導通または遮断する
ことができる高閾値のｎチャネル型ＭＯＳＦＥＴから成
る制御トランジスタＨＮＳを仲介として低電位側電源Ｇ
ＮＤが供給されるので、この制御トランジスタＨＮＳが
遮断状態に於いてはサブスレショルドリーク電流が少な
く、このリーク電流に基づく消費電力の低減を図ること
が可能である。
【００８３】なお、図３のバス駆動回路ＢＤ１Ａおよび
ＢＤ２Ａはより具体的なトランジスタ回路に依って構成
されており、従来の技術で示したバス駆動回路を構成す
るトライステート型インバータ回路と同一のトランジス
タ回路構成を有する。そこで、図３においては、スリー
プ時のリーク遮断回路付きのバス駆動回路群１０ａと、
バス受信回路ＢＲ等が接続されたバス配線ＢＵＳ、との
間に直列に接続されるバス分離回路群２０ａについてよ
り具体的なトランジスタ回路に依って構成されている。
【００８４】さらに詳しく述べるならば、バス分離回路
群２０ａは、先ず２個のバス駆動回路ＢＤ１ＡおよびＢ
Ｄ２Ａの各々の出力とバス配線ＢＵＳとの間の各々に２
個のスイッチ回路ＳＷ１およびＳＷ２を直列に接続して
バス分離制御信号の反転信号であるバス制御反転信号Ｋ
ＰＢに応答して電気的な接続を導通または遮断すること
ができる。スイッチ回路ＳＷ１およびＳＷ２は、低閾値
または高閾値の何れかのｐチャネル型ＭＯＳＦＥＴから
成るトランジスタおよび低閾値または高閾値の何れかの
ｎチャネル型ＭＯＳＦＥＴから成るトランジスタによっ
て構成され、各トランジスタのソース電極およびドレイ
ン電極を互い違いに並列接続して、一方の双方向性を有
する電極をバス駆動回路ＢＤ１ＡおよびＢＤ２Ａの各々
の出力端子に接続し、他方の双方向性を有する電極は共
にバス配線ＢＵＳへ接続する。
【００８５】そして、イッチ回路ＳＷ１およびＳＷ２を
構成するｎチャネル型ＭＯＳＦＥＴから成るトランジス
タのゲート電極には、バス分離制御信号の反転信号であ
るバス分離制御反転信号ＫＰＢが印加され、他方でｐチ
ャネル型ＭＯＳＦＥＴから成るトランジスタのゲート電
極には、反転されたバス分離制御反転信号ＫＰＢを高閾
値のＭＯＳＦＥＴから成るトランジスタから成るインバ
ータ回路ＨＶ１を介して反転させた信号を印加する。
【００８６】本構成により、高電位のバス分離制御反転
信号ＫＰＢ（ＫＰＢ＝「１」）が印加された場合はバス
結合状態であって、他方低電位のバス分離制御反転信号
ＫＰＢ（ＫＰＢ＝「０」）が印加された場合はバス分離
状態に制御することができる。なお、インバータ回路Ｈ
Ｖ１は高閾値のＭＯＳＦＥＴから成るトランジスタから
構成されているが故に、高電位側電源ＶＤＤと低電位側
電源ＧＮＤとの間をこのインバータ回路ＨＶ１を仲介と
してサブスレショルドリークに基づく電流が流れること
は無く、よって消費電力の低減を図ることができること
は勿論のことである。
【００８７】図３の構成に於けるアクティブモードとス
リープモードとのモード遷移時に於ける電源間貫通電流
の遮断回路であるバス分離回路群２０ａの動作は、図１
の本発明の原理構成において図２の回路動作を表すタイ
ミングチャートを使用して説明した機能動作と同一であ
るので、ここでは省略する。
【００８８】次に、本発明の第３の実施の形態を図４に
基づいて説明する。ここで、図４では、第１および第２
の実施の形態と異なるバス分離回路が使用されている。
また、図４のバス駆動回路群１０ｂは、２個のスリープ
時のリーク遮断回路付きのバス駆動回路ＢＤ１Ｂおよび
ＢＤ２Ｂのみから構成され、イネーブル信号ＥＮ１およ
びＥＮ２の各々によりイネーブル状態とディセーブル状
態とを制御してデータ信号ＤＴ１およびＤＴ２の各々を
反転出力することができる。
【００８９】ここで、このようなバス駆動回路ＢＤ１Ｂ
およびＢＤ２Ｂでは、低閾値のトランジスタから構成さ
れているために高速に信号反転出力の動作が可能であ
り、また高電位側電源ＶＤＤを供給する一方で、スリー
プモード切替え信号の反転信号であるスリープモード切
替え反転信号ＳＬＢに応答して電気的な接続を導通また
は遮断することができる高閾値のｎチャネル型ＭＯＳＦ
ＥＴから成る制御トランジスタＨＮＳを仲介として低電
位側電源ＧＮＤが供給されるので、この制御トランジス
タＨＮＳが遮断状態に於いてはサブスレショルドリーク
電流が少なく、このリーク電流に基づく消費電力の低減
を図ることが可能である。
【００９０】なお、図４のバス駆動回路ＢＤ１Ｂおよび
ＢＤ２Ｂはより具体的なトランジスタ回路に依って構成
されており、第２の実施の形態で示したバス駆動回路を
構成するトライステート型インバータ回路とは異なった
トランジスタ回路構成を有する（したがって、図３に示
す名称の末尾の文字「Ａ」を図４においては文字「Ｂ」
に入れ替えた）。
【００９１】以下、バス駆動回路ＢＤ１Ｂを代表として
詳しく述べる。バス駆動回路ＢＤ１Ｂは、論理機能的な
呼称としてはトライステート型インバータ回路に相当
し、２個のインバータ回路ＬＶ１１とＬＶ１２、および
低閾値を有するｐチャネル型ＭＯＳＦＥＴである電源ス
イッチトランジスタＬＰ１およびｎチャネル型ＭＯＳＦ
ＥＴである電源スイッチトランジスタＬＮ１から構成さ
れる。
【００９２】ここで、同図のインバータ回路ＬＶ１２は
簡略化した一般的な論理記号図によって表現した。デー
タ信号ＤＴ１が入力されるインバータ回路ＬＶ１１は其
の反転信号をバス駆動回路ＢＤ１Ｂの出力とする。ま
た、インバータ回路ＬＶ１１の高電位側電源は電源スイ
ッチトランジスタＬＰ１を介して供給し、同様に低電位
側電源は電源スイッチトランジスタＬＮ１を介して供給
される。そして、電源スイッチトランジスタＬＮ１のゲ
ート電極にはイネーブル信号ＥＮ１を印加し、電源スイ
ッチトランジスタＬＰ１のゲート電極にはイネーブル信
号ＥＮ１を入力としてインバータ回路ＬＶ１２から出力
される反転信号を印加する。
【００９３】本構成により、高電位のイネーブル信号Ｅ
Ｎ１（ＥＮ１＝「１」）においては電源スイッチトラン
ジスタＬＰ１およびＬＮ１が共に導通状態であって、イ
ンバータ回路ＬＶ１２に高電源側および低電位側の両電
源の供給が可能であり、通常のインバータ動作が行なえ
るが、低電位のイネーブル信号ＥＮ１（ＥＮ１＝「０）
においては電源スイッチトランジスタＬＰ１およびＬＮ
１が共に遮断状態となり、インバータ回路ＬＶ１２に高
電源側および低電位側の両電源の供給がされずにインバ
ータ動作が行なず、出力は高インピーダンス状態となっ
て、併せてトライステード型インバータの機能動作を行
なうことができる。バス駆動回路ＢＤ１ＢおよびＢＤ２
Ｂは低閾値のトランジスタから構成されているために高
速な機能動作が可能となる。また、高電位側電源ＶＤＤ
を直接に供給する一方で、スリープモード切替え信号の
反転信号であるスリープモード切替え反転信号ＳＬＢに
応答して電気的な接続を導通または遮断することができ
る高閾値のｎチャネル型ＭＯＳＦＥＴから成る制御トラ
ンジスタＨＮＳを仲介として低電位側電源ＧＮＤを供給
する。
【００９４】本構成によって、低電位のスリープモード
切替え反転信号ＳＬＢ（ＳＬＢ＝「０」）が印加される
スリープモード時に於いては、制御トランジスタＨＮＳ
が遮断状態となってインバータ回路ＬＶ１１、ＬＶ１
２、ＬＶ２１およびＬＶ２２各々に対する低電位側の電
源供給を遮断でき、且つ制御トランジスタＨＮＳは高閾
値のｎチャネル型ＭＯＳＦＥＴであるために、遮断状態
に於いてもサブスレショルドリーク電流が少なく、この
リーク電流に基づく消費電力の低減が可能となる。
【００９５】次に、図４に於ける上記バス駆動回路群１
０ｂと、バス受信回路ＢＲ等が接続されたバス配線ＢＵ
Ｓ、との間に直列に接続されるバス分離回路群２０ｂ
が、より具体的なトランジスタ回路によって構成され
る。
【００９６】さらに詳しく述べるならば、バス分離回路
群２０ｂは、先ず２個のバス駆動回路ＢＤ１ＢおよびＢ
Ｄ２Ｂの各々の出力とバス配線ＢＵＳとの間の各々に２
個のスイッチ回路ＳＷ１およびＳＷ２を直列に接続して
バス分離制御信号の反転信号であるバス制御反転信号Ｋ
ＰＢに応答して電気的な接続を導通または遮断すること
ができる。
【００９７】スイッチ回路ＳＷ１およびＳＷ２は、低閾
値または高閾値の何れかのｎチャネル型ＭＯＳＦＥＴか
ら成るトランジスタのみによって構成され、一方の電極
をバス駆動回路ＢＤ１ＢおよびＢＤ２Ｂの各々の出力端
子に接続し、他方の電極は共にバス配線ＢＵＳへ接続す
る。そして、スイッチ回路ＳＷ１およびＳＷ２を構成す
るｎチャネル型ＭＯＳＦＥＴから成るトランジスタのゲ
ート電極には、バス分離制御信号の反転信号であるバス
分離制御反転信号ＫＰＢが印加する。
【００９８】本構成により、高電位のバス分離制御反転
信号ＫＰＢ（ＫＰＢ＝「１」）が印加された場合はバス
結合状態であって、他方低電位のバス分離制御反転信号
ＫＰＢ（ＫＰＢ＝「０」）が印加された場合はバス分離
状態に制御することができる。図４の構成に於けるアク
ティブモードとスリープモードとのモード遷移時に於け
る電源間貫通電流の遮断回路であるバス分離回路群２０
ｂの動作は、図１の本発明の原理構成において図２の回
路動作を表すタイミングチャートを使用して説明した機
能動作と同一であるので、ここでは省略する。
【００９９】次に、本発明の第４の実施の形態を図５に
基づいて説明する。ここで、図５では、第１の実施の形
態で説明した論理回路において、バス浮遊状態を皆無に
する方法について示される。この論理回路は、図５に示
すように、バス分離制御反転信号ＫＰＢに応答してバス
配線ＢＵＳへ信号を送出できるフローティング防止装置
３０を具備した回路構成を有する。
【０１００】高電位なバス分離制御反転信号ＫＰＢ（Ｋ
ＰＢ＝「１」）が印加された場合は、スイッチ回路ＳＷ
１〜ＳＷｎは通常状態に在ってバス駆動回路ＢＤ１〜Ｂ
Ｄｎの出力信号はバス配線ＢＵＳに対して有効状態であ
り、他方でフローティング防止装置３０はバス配線ＢＵ
Ｓに対して無効状態、すなわち高インピーダンスであ
る。
【０１０１】低電位なバス分離制御反転信号ＫＰＢ（Ｋ
ＰＢ＝「０」）が印加された場合は、スイッチ回路ＳＷ
１〜ＳＷｎは遮断状態に在ってバス駆動回路ＢＤ１〜Ｂ
Ｄｎの出力信号はバス配線ＢＵＳに対して無効状態、す
なわち高インピーダンスであり、他方でフローティング
防止装置３０はバス配線ＢＵＳに対して有効状態、すな
わち高電位または低電位な信号をバス配線に対して出力
する。以上述べたフローティング防止装置３０の機能動
作によって、全てのバス駆動回路がバス配線に対して高
インピーダンスな状態にある場合はバス配線の電位が不
定状態に陥ることが防止できる。
【０１０２】さらに詳しくいえば、バス配線ＢＵＳが不
定状態であると、リークにより充電されていた電荷が漏
洩して高電位ＶＤＤと低電位ＧＮＤとに対して中間の電
位が現れ、その結果として、バス配線に接続されるバス
受信回路ＢＲの内部において電源間の貫通電流が発生
し、消費電力を増大させる原因となる。そこで、バス配
線ＢＵＳに対する本フローティング防止装置３０に依れ
ば、全てのバス駆動回路がバス分離制御反転信号ＫＰＢ
に基づいて高インピーダンス状態にあっても、バス分離
制御反転信号ＫＰＢに応答してバス配線の電位を本フロ
ーティング防止装置３０が確定した電位状態に保持する
ために、バス受信回路ＢＲの内部回路で電源間の貫通電
流が発生し、消費電力を増大させることは無い。
【０１０３】次に、本発明の第５の実施の形態を図６に
基づいて説明する。ここで、図６では、第２の実施の形
態で説明した論理回路において、バス浮遊状態を皆無に
する方法について示される。この論理回路は、バス分離
制御反転信号ＫＰＢに応答してバス配線ＢＵＳへ信号を
送出できるフローティング防止装置３０ａを具備した回
路構成を有する。すなわち、図６に示すように、図３に
示した論理回路に対してより具体的なトランジスタによ
り構成したバス配線のフローティング防止装置３０ａを
付加したものである。ここで、フローティング防止装置
３０ａは高閾値のｐチャネル型ＭＯＳＦＥＴの一個の電
源スイッチトランジスタＨＰＳから構成され、ソース電
極には高電位側電源ＶＤＤを接続し、ドレイン電極はバ
ス配線ＢＵＳを接続すると共に、ゲート電極にはバス分
離制御反転信号ＫＰＢを入力する。
【０１０４】次に、図７に示したフローティング防止装
置３０ａの動作を示す真理値表により、動作を説明す
る。高電位なバス分離制御反転信号ＫＰＢ（ＫＰＢ＝
「１」）が印加した場合、電源スイッチトランジスタＨ
ＰＳは遮断状態となりバス配線ＢＵＳに対して高インピ
ーダンス状態になる。他方、低電位なバス分離制御反転
信号ＫＰＢ（ＫＰＢ＝「０」）が印加された場合、電源
スイッチトランジスタＨＰＳは導通状態となりバス配線
ＢＵＳに対して高電位側電源ＶＤＤを出力する。なお、
電源スイッチトランジスタＨＰＳは高閾値のｐチャネル
型ＭＯＳＦＥＴから構成されているために遮断状態に在
ってもサブスレッショルドリークに因る電流をバス配線
ＢＵＳに対して漏洩されることが無いので、本フローテ
ィング防止装置３０ａの負荷による消費電力の増大も有
り得ない。
【０１０５】次に、本発明の第６の実施の形態を図８に
基づいて説明する。ここで、図８では、第３の実施の形
態で説明した論理回路において、バス浮遊状態を皆無に
する方法について示される。この論理回路は、バス分離
制御反転信号ＫＰＢに応答してバス配線ＢＵＳへ信号を
送出できるフローティング防止装置３０ｂを具備した回
路構成を有する。すなわち、図８に示すように、図４に
示した論理回路に対してより具体的なトランジスタによ
り構成したバス配線のフローティング防止装置３０ｂを
付加したものである。
【０１０６】ここで、フローティング防止装置３０ｂは
高閾値のトランジスタから成るインバータ回路ＨＶ２お
よびＨＶ３を環状接続した双安定回路であって、インバ
ータ回路ＨＶ２の出力をバス配線ＢＵＳに接続してな
る。本構成によって、バス分離制御反転信号ＫＰＢに応
答してスイッチ回路ＳＷ１およびＳＷ２が遮断状態に遷
移しても、フローティング防止装置３０ｂを構成する双
安定回路が直前のバス配線の信号状態を記憶して、且
つ、スイッチ回路ＳＷ１およびＳＷ２が遮断状態である
帰還中はその電位状態を維持し続けることができる。な
お、フローティング防止装置３０ｂを構成するインバー
タ回路ＨＶ２およびＨＶ３は、全て高閾値のＭＯＳＦＥ
Ｔから構成されているために記憶を保持した静止状態で
ある限りはサブスレッショルドリーク電流が高電位側電
源ＶＤＤと低電位側電源ＧＮＤとの間で漏洩して消費電
力が増大することは有り得ない。以上の実施の形態で
は、リーク遮断回路付きの論理回路としてバス駆動回路
群の場合について説明された。しかし、本発明は、他の
リーク遮断回路付きの論理回路にも同様に適用できるも
のである。
【０１０７】また、本発明は、論理回路群にリーク遮断
回路付きの無い論理回路が含まれる場合でも、同様に適
用できるものであることに言及しておく。何れにしろ、
本発明では、上記のような論理回路群が電源線以外の共
通の配線に接続される場合に、その効果が顕著に現れる
ものである。
【０１０８】
【発明の効果】以上に説明したように本発明の半導体集
積論理回路では、論理回路群へ電力を供給するための高
電位電源あるいは低電位電源と上記論理回路群との間に
高い閾値電圧のＭＯＳＦＥＴを有する半導体集積論理回
路において、上記ＭＯＳＦＥＴの導通状態（アクティブ
モード）と非導通状態（スリープモード）との間での切
り替わり時であって上記論理回路群が電気的に確定する
までの遷移期間に上記高電位電源と低電位電源との間で
発生する貫通電流を遮断するように、開閉回路素子が上
記論理回路と次段の回路配線との間に設けられる。
【０１０９】このために、スリープモードとアクティブ
モードとの間のモード遷移を実行する場合に、確実且つ
安定した両モード間を遷移させることができると共に同
モード遷移時に電源間の貫通電流が流れて消費電力が増
大することを回避できる。すなわち、上記の貫通電流が
皆無になり、半導体集積論理回路の大幅な低消費電力化
が可能になる。
【０１１０】また、本発明では、上記開閉回路素子が遮
断状態の期間は上記回路配線は所定の電位になるよう
に、フローティング防止回路が組み込まれている。
【０１１１】このために、開閉回路素子によって上記の
回路配線が浮遊状態になることはなく、半導体集積論理
回路の信頼性も大幅に向上するようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を説明するための基
本的な論理回路図である。
【図２】上記実施の形態での基本動作を説明するクロッ
ク信号のタイミングチャートである。
【図３】本発明の第２の実施の形態を説明するための具
体的な回路図である。
【図４】本発明の第３の実施の形態を説明するための具
体的な回路図である。
【図５】本発明の第４の実施の形態を説明するための論
理回路図である。
【図６】本発明の第５の実施の形態を説明するための論
理回路図である。
【図７】本発明の第５の実施の形態を説明するための真
理値表である。
【図８】本発明の第６の実施の形態を説明するための論
理回路図である。
【図９】従来の技術を説明するための論理回路図であ
る。
【図１０】従来の技術での基本動作を説明するためのク
ロック信号のタイミングチャートである。
【符号の説明】
１０，１０ａ，１０ｂ バス駆動回路群 ２０，２０ａ，２０ｂ バス分離回路群 ３０，３０ａ，３０ｂ フローティング防止回路 ＢＤ１、ＢＤ２、ＢＤｎ バス駆動回路 ＢＤ１Ａ、ＢＤ２Ａ、ＢＤ１Ｂ、ＢＤ２Ｂ バス駆動
回路 ＥＮ１、ＥＮ２、ＥＮｎ イネーブル信号 ＤＴ１、ＤＴ２、ＤＴｎ データ信号 ＢＲ バス受信回路 ＬＶ１１、ＬＶ１２、ＬＶ２１、ＬＶ２２ インバー
タ回路 ＴＭ１、ＴＭ２ 伝送ゲート回路 ＶＧＮＤ 疑似電源線 ＬＰ１、ＬＮ１、ＬＮ２、ＨＰＳ 電源スイッチトラ
ンジスタ ＨＶ１、ＨＶ２、ＨＶ３ インバータ回路 ＳＬＢ スリープモード切替え反転信号 ＨＮＳ 制御トランジスタ ＳＷ１、ＳＷ２、ＳＷｎ スイッチ回路 ＫＰＢ バス分離制御反転信号 ＢＵＳ バス配線 Ｉ０ 貫通電流
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−157919（ＪＰ，Ａ) 特開 平６−29834（ＪＰ，Ａ) 特開 平９−251335（ＪＰ，Ａ) 特開 平10−154027（ＪＰ，Ａ) 特開 平７−74614（ＪＰ，Ａ) 特開 平６−112807（ＪＰ，Ａ) 特開 平４−107719（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 3/00 H03K 19/0175 H03K 17/16 G06F 1/26 - 1/32

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 低閾値の絶縁ゲート電界効果トランジス
    タを有する論理回路群へ電力を供給するための高電位電
    源あるいは低電位電源と前記論理回路群との間に高閾値
    の絶縁ゲート電界効果トランジスタを有する半導体集積
    論理回路であって、前記高閾値の絶縁ゲート電界効果ト
    ランジスタの導通状態（アクティブモード）と非導通状
    態（スリープモード）との間での切り替わり時であって
    前記論理回路群が電気的に確定するまでの遷移期間に前
    記高電位電源と前記低電位電源との間で発生する貫通電
    流を遮断するように、高閾値の絶縁ゲート電界効果トラ
    ンジスタから構成される開閉回路素子が前記論理回路群
    と次段の回路配線との間に設けられており、前記スリー
    プモードにある期間は前記開閉回路素子は遮断状態にな
    るように設定され、前記スリープモードからアクティブ
    モードに切り替わった後であっても所定の期間は、前記
    開閉回路素子は遮断状態になるように設定されることを
    特徴とする半導体集積論理回路。
  2. 【請求項２】 低閾値の絶縁ゲート電界効果トランジス
    タを有する論理回路群へ電力を供給するための高電位電
    源あるいは低電位電源と前記論理回路群との間に高閾値
    の絶縁ゲート電界効果トランジスタを有する半導体集積
    論理回路であって、前記高閾値の絶縁ゲート電界効果ト
    ランジスタの導通状態（アクティブモード）と非導通状
    態（スリープモード）との間での切り替わり時であって
    前記論理回路群が電気的に確定するまでの遷移期間に前
    記高電位電源と前記低電位電源との間で発生する貫通電
    流を遮断するように、開閉回路素子が前記論理回路群と
    次段の回路配線との間に設けられており、前記開閉回路
    素子が遮断状態の期間は前記回路配線が所定の電位にな
    るように、フローティング防止回路が組み込まれ、前記
    開閉回路素子の開閉を決める信号と前記フローティング
    防止回路を作動させる信号とが同期していることを特徴
    とする半導体集積論理回路。
  3. 【請求項３】 前記フローティング防止回路がラッチ回
    路であることを特徴とする請求項２記載の半導体集積論
    理回路。
  4. 【請求項４】 前記スリープモードにある期間は前記開
    閉回路素子は遮断状態になるように設定されることを特
    徴とする請求項２または請求項３記載の半導体集積論理
    回路。
  5. 【請求項５】 前記スリープモードからアクティブモー
    ドに切り替わった後であっても所定の期間は、前記開閉
    回路素子は遮断状態になるように設定されることを特徴
    とする請求項４記載の半導体集積論理回路。
  6. 【請求項６】 前記開閉回路素子は、高閾値の絶縁ゲー
    ト電界効果トランジスタから構成されたものであること
    を特徴とする請求項２から請求項５のうち１つの請求項
    に記載の半導体集積論理回路。
  7. 【請求項７】 前記開閉回路素子は、導電型の異なる高
    閾値の絶縁ゲート電界効果トランジスタの組合わせから
    構成され、双方向のゲート特性をもつものであることを
    特徴とする請求項１または請求項６記載の半導体集積論
    理回路。
  8. 【請求項８】 前記論理回路群はバス駆動回路で構成さ
    れ、前記次段の回路配線はバス配線であることを特徴と
    する請求項１から請求項７のうち１つの請求項に記載の
    半導体集積回路装置。
  9. 【請求項９】 前記論理回路群は、トライステート型イ
    ンバータ回路で構成されたものであることを特徴とする
    請求項１から請求項８のうち１つの請求項に記載の半導
    体集積論理回路。
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