TWI662791B - 防浮接電路 - Google Patents

Abstract

一種防浮接電路包括一上拉電路、一下拉電路以及一控制電路。上拉電路包括一第一P型電晶體以及一第二P型電晶體，並耦接一第一電源端。下拉電路包括一第一N型電晶體以及一第二N型電晶體，並耦接一第二電源端。第一P型電晶體與第一N型電晶體之間具有一第一路徑。第二P型電晶體與第二N型電晶體之間具有一第二路徑。第一P型電晶體與第二電源端之間具有一第三路徑。在第一模式下，控制電路導通第一及第二路徑並且不導通第三路徑。在第二模式下，控制電路不導通第一及第二路徑，並導通第三路徑。

Description

防浮接電路

本發明係有關於一種防浮接電路，特別是有關於一種具有上拉電路及下拉電路的防浮接電路。

隨著科技的進步，積體電路的尺寸愈來愈小。一般而言，每一積體電路根據至少一輸入信號而動作。然而，當該輸入信號並非正確的信號時，很容易造成積體電路誤動作。

本發明提供一種防浮接電路，在一第一模式下，根據一第一輸入信號產生一第一輸出信號，在一第二模式下，設定該第一輸出信號等於一第一預設值，並包括一第一上拉電路、一第一下拉電路以及一第一控制電路。第一上拉電路包括一第一P型電晶體以及一第二P型電晶體。第一P型電晶體之源極耦接一第一電源端。第一P型電晶體之汲極提供第一輸出信號。第二P型電晶體之源極耦接第一電源端。第二P型電晶體之汲極耦接第一P型電晶體的閘極。第二P型電晶體之閘極耦接第一P型電晶體的汲極。第一下拉電路包括一第一N型電晶體以及一第二N型電晶體。第一N型電晶體之閘極接收一第一反相信號。第一N型電晶體之源極耦接一第二電源端。第二N型電晶體之閘極接收輸入信號。第二N型電晶體之源極耦接第二電源端。第一控制電路耦於第一上拉電路與第一下拉電路之間。在 第一模式下，第一控制電路導通第一P型電晶體與第一N型電晶體之間的一第一路徑以及第二P型電晶體與第二N型電晶體之間的一第二路徑，並且不導通第一P型電晶體與第二電源端之間的一第三路徑。在第二模式下，第一控制電路不導通第一路徑及第二路徑，並導通第三路徑。

100A、100B‧‧‧防浮接電路

110、130、200A、200B‧‧‧信號產生電路

120‧‧‧核心電路

PW1、PW2‧‧‧電源端

IN1、IN2、IN‧‧‧輸入信號

OUT1、OUT2、OUT、OUTB‧‧‧輸出信號

121、123‧‧‧開關

122‧‧‧負載

210‧‧‧上拉電路

220‧‧‧控制電路

230‧‧‧下拉電路

211、212、251、331、413、421、433、513、523、533、543‧‧‧P型電晶體

231、232、224~226、252、332、414、434、441、514、524、534、544‧‧‧N型電晶體

221~223‧‧‧控制元件

240、300A、300B‧‧‧脈衝產生電路

INB‧‧‧反相信號

PA1~PA3‧‧‧路徑

OS_N、OS_NB‧‧‧脈衝信號

250、330、410、430、510、520、530、540‧‧‧反相器

310、400、500‧‧‧延遲電路

320‧‧‧邏輯電路

V_PW1‧‧‧位準

VD‧‧‧延遲信號

321‧‧‧反及閘

420、440‧‧‧電容

411、431、511、521、531、541‧‧‧輸入端

412、432、512、522、532、542‧‧‧輸出端

第1A圖為本發明之防浮接電路的示意圖。

第1B圖為本發明之防浮接電路的另一示意圖。

第2A圖為本發明之信號產生電路的一可能實施例。

第2B圖為本發明之信號產生電路的另一可能實施例。

第3A圖為本發明之脈衝產生電路的一可能實施例。

第3B圖為本發明之脈衝產生電路的另一可能實施例。

第4圖為本發明之延遲電路的一可能實施例。

第5圖為本發明之延遲電路的另一可能實施例。

為讓本發明之目的、特徵和優點能更明顯易懂，下文特舉出實施例，並配合所附圖式，做詳細之說明。本發明說明書提供不同的實施例來說明本發明不同實施方式的技術特徵。其中，實施例中的各元件之配置係為說明之用，並非用以限制本發明。另外，實施例中圖式標號之部分重覆，係為了簡化說明，並非意指不同實施例之間的關聯性。

第1A圖為本發明之防浮接電路的示意圖。如圖所示，防浮接電路100A包括一信號產生電路110以及一核心電路 120。信號產生電路110耦接於電源端PW1與PW2之間，並產生一輸出信號OUT1。在一可能實施例中，信號產生電路110係為一位準轉換器(level shifter)。在此例中，信號產生電路110轉換一輸入信號IN1的位準，並將轉換後的結果作為輸出信號OUT1。

當輸入信號IN1為一第一位準時，輸出信號OUT1為一第二位準。當輸入信號IN1為一第三位準時，輸出信號OUT1為一第四位準。在一可能實施例中，第二位準高於第一位準。舉例而言，第一位準約為3.3V，第二位準約為6V~7V。另外，第三位準可能等於第四位準，均為0V。

在另一可能實施例中，第一位準大於第二位準，第四位準大於第三位準。在此例中，第四位準可能大於第一位準。舉例而言，第一位準約為3.3V，第四位準約為6V~7V。另外，第二位準可能等於第三位準，均為0V。

核心電路120耦接於電源端PW1與PW2之間，並接收輸出信號OUT1。在一可能實施例中，核心電路120係為一非揮發性記憶體(non-volatile memory；NVM)，但並非用以限制本發明。在其它實施例中，核心電路120可能是其它種類的積體電路。一般而言，核心電路120具有許多元件，但為簡化起見，第1A圖僅顯示部分與本發明有關的元件，並以負載122表示核心電路120內的其它元件。

如圖所示，核心電路120至少包括一開關121。在本實施例中，開關121耦接於電源端PW1與負載122之間。開關121根據輸出信號OUT1決定是否傳送電源端PW1的電源予負 載122。舉例而言，當輸出信號OUT1為第一狀態(如低位準或高位準)時，開關121傳送電源端PW1的電源予負載122。在此例中，當輸出信號OUT1為第二狀態(如高位準或低位準)時，開關121不傳送電源端PW1的電源予負載122。在一可能實施例中，開關121係為一P型電晶體，但並非用以限制本發明。在其它實施例中，開關121係為一N型電晶體。在其它實施例中，開關121可能耦接於電源端PW2與負載122之間，並根據輸出信號OUT1決定是否傳送電源端PW2的電源予負載122。

由於信號產生電路110係根據輸入信號IN1產生輸出信號OUT1，當輸入信號IN1尚未就緒時，輸出信號OUT1的位準可能處於浮動狀態(floating)。因此，開關121可能因錯誤的輸出信號OUT1而導通，造成核心電路120誤動作。再者，在開關121導通的同時，如果一靜電放電(electrostatic discharge；ESD)事件發生在電源端PW1與PW2之間時，一靜電放電電流將從開關121流入核心電路120，因而燒毀核心電路120。

因此，在一未就緒模式下，由於輸入信號IN1尚未就緒，故信號產生電路110設定輸出信號OUT1的位準等於一預設值，用以不導通開關121。因此，核心電路120不會誤動作。再者，在此模式下，如果一靜電放電事件發生在電源端PW1與PW2之間時，由於開關121不導通，故靜電放電電流不會流入核心電路120。

在一就緒模式下，由於輸入信號IN1已就緒，故信號產生電路110根據輸入信號IN1產生輸出信號OUT1。在此模式下，由於電源端PW1與PW2已接收到相對應的操作電壓(如 6V及0V)，故信號產生電路110設定輸出信號OUT1的高位準等於電源端PW1的電壓，並設定輸出信號OUT1的低位準等於電源端PW2的電壓。

第1B圖為本發明之防浮接電路的另一可能實施例。第1B圖相似第1A圖，不同之處在於第1B圖的防浮接電路100B更包括一信號產生電路130。在本實施例中，信號產生電路130也耦接於電源端PW1與PW2之間，並根據一輸入信號IN2產生一輸出信號OUT2。在一可能實施例中，信號產生電路130係為一位準轉換器。在此例中，信號產生電路130轉換輸入信號IN2的位準，並將轉換後的結果作為輸出信號OUT2。在其它實施例中，輸入信號IN1可能相同或不同於輸入信號IN2。由於信號產生電路130的動作與信號產生電路110相同，故不再贅述。

在本實施例中，核心電路120更包括一開關123。開關123串聯負載122，並根據輸出信號OUT2決定是否傳送電源端PW2的電源予負載122。舉例而言，當輸出信號OUT2為第一狀態(如低位準或高位準)時，開關123不傳送電源端PW2的電源予負載122。在此例中，當輸出信號OUT2為第二狀態(如高位準或低位準)時，開關123傳送電源端PW2的電源予負載122。在一可能實施例中，開關123係為一N型電晶體，但並非用以限制本發明。在其它實施例中，開關123係為一P型電晶體。

在一些實施例中，開關121與123係為相同種類的電晶體，如均為P型電晶體或均為N型電晶體。在另一實施例中，開關121與123係為不同種類的電晶體。舉例而言，當開關121係為一P型電晶體，開關123係為一N型電晶體；當開關121係為 一N型電晶體，開關123係為一P型電晶體。在其它實施例中，當開關121導通時，開關123也導通。當開關121不導通時，開關123也不導通。

在一未就緒模式下，由於輸入信號IN1與IN2尚未達目標位準，故信號產生電路110及130分別設定輸出信號OUT1與OUT2的位準等於一第一預設值以及一第二預設值，用以不導通開關121及123。由於開關121及123不導通，故可避免核心電路120誤動作。再者，由於開關121及123不導通，故當一靜電放電事件發生在電源端PW1及PW2之間時，靜電電流也不會進入核心電路120。

當輸入信號IN1及IN2分別達一第一目標位準以及一第二目標位準時，信號產生電路110及130進入一就緒模式。在此模式下，信號產生電路110根據輸入信號IN1產生輸出信號OUT1，用以導通或不導通開關121。另外，信號產生電路130根據輸入信號IN2產生輸出信號OUT2，用以導通或不導通開關123。由於信號產生電路110及130產生正確的輸出信號OUT1及OUT2，故可避免核心電路120誤動作。

第2A圖為本發明之信號產生電路的一可能實施例。如圖所示，信號產生電路200A包括一上拉電路210、一控制電路220以及下拉電路230。上拉電路210包括P型電晶體211以及212。P型電晶體211的源極耦接電源端PW1，其汲極提供輸出信號OUT。P型電晶體212的源極耦接電源端PW1，其汲極耦接P型電晶體211的閘極以及控制電路220，其閘極耦接P型電晶體211的汲極。在一可能實施例中，當信號產生電路200A作為第 1B圖中的信號產生電路110或130時，則輸出信號OUT作為輸出信號OUT1或OUT2。

下拉電路230包括N型電晶體231及232。N型電晶體231之閘極接收一反相信號INB，其源極耦接電源端PW2，其汲極耦接控制電路220。N型電晶體232之閘極接收輸入信號IN，其源極耦接電源端PW2，其汲極耦接控制電路220。在本實施例中，反相信號INB係為輸入信號IN的反相信號。

在一可能實施例中，當信號產生電路200A作為第1B圖中的信號產生電路110或130時，則輸入信號IN係為輸入信號IN1或IN2。在其它實施例中，信號產生電路200A更具有一反相器(未顯示)，其反相輸入信號IN，用以產生反相信號INB。在一些實施例中，該反相器設置於信號產生電路200A之外。

控制電路220耦於上拉電路210與下拉電路230之間。在一就緒模式下(即輸入信號IN已就緒)，控制電路220導通P型電晶體211與N型電晶體231之間的一路徑PA1以及P型電晶體212與N型電晶體232之間的一路徑PA2，並且不導通P型電晶體211與電源端PW2之間的一路徑PA3。在此模式下，信號產生電路200A根據輸入信號IN產生輸出信號OUT。

當輸入信號IN未達目標位準或是輸入信號IN尚未進入信號產生電路200A時，信號產生電路200A進入一未就緒模式。在未就緒模式下，控制電路220不導通路徑PA1及PA2，並導通路徑PA3。在此模式下，控制電路220設定輸出信號OUT的位準等於一預設值，用以不導通核心電路裡的開關(如第1A圖的121)，避免核心電路誤動作。

在本實施例中，控制電路220包括控制元件221~223。控制元件221耦接於P型電晶體211的汲極與N型電晶體231的汲極之間。控制元件221根據脈衝信號OS_NB決定是否導通路徑PA1。在一就緒模式下(即輸入信號IN就緒)，脈衝信號OS_NB具有第一位準。因此，控制元件221導通路徑PA1。在一未就緒模式下(即輸入信號IN未就緒)，脈衝信號OS_NB具有第二位準。因此，控制元件221不導通路徑PA1。

本發明並不限定控制元件221的種類。在本實施例中，控制元件221係為一N型電晶體224。N型電晶體224的閘極接收脈衝信號OS_NB，其汲極耦接P型電晶體211的汲極，其源極耦接N型電晶體231的汲極。在就緒模式下，脈衝信號OS_NB為高位準，N型電晶體224導通。因此，路徑PA1被導通。在未就緒模式下，脈衝信號OS_NB為低位準，N型電晶體224不導通。因此，路徑PA1不導通。在其它實施例中，控制元件221係為一P型電晶體。

控制元件222耦接於P型電晶體212的汲極與N型電晶體232的汲極之間。控制元件222根據脈衝信號OS_NB決定是否導通路徑PA2。在一就緒模式下(如輸入信號IN已達目標位準)，脈衝信號OS_NB為第一位準。因此，控制元件222導通路徑PA2。在一未就緒模式下(即輸入信號IN尚未達目標位準)，脈衝信號OS_NB為第二位準。因此，控制元件222不導通路徑PA2。

本發明並不限定控制元件222的種類。在本實施例中，控制元件222係為一N型電晶體225。N型電晶體225的閘極 接收脈衝信號OS_NB，其汲極耦接P型電晶體212的汲極，其源極耦接N型電晶體232的汲極。在就緒模式下，脈衝信號OS_NB為高位準，N型電晶體225導通。因此，路徑PA2被導通。在未就緒模式下，脈衝信號OS_NB為低位準，N型電晶體225不導通。因此，路徑PA2不導通。在其它實施例中，控制元件222係為一P型電晶體。

控制元件223耦接於P型電晶體211的閘極與電源端PW2之間。控制元件223根據脈衝信號OS_N決定是否導通P型電晶體211與電源端PW2之間的路徑PA3。在一未就緒模式下，脈衝信號OS_N為一第三位準。因此，控制元件223導通路徑PA3。在一就緒模式下，脈衝信號OS_N為一第四位準。因此，控制元件223不導通路徑PA3。

本發明並不限定控制元件223的種類。在本實施例中，控制元件223係為一N型電晶體226。N型電晶體226的閘極接收脈衝信號OS_N，其汲極耦接P型電晶體211的閘極，其源極耦接電源端PW2。在就緒模式下，脈衝信號OS_N為低位準，N型電晶體226不導通。因此，路徑PA3不被導通。在未就緒模式下，脈衝信號OS_N為高位準，N型電晶體226被導通。因此，路徑PA3導通。在其它實施例中，控制元件223係為一P型電晶體。

在一可能實施例中，脈衝信號OS_N反相於脈衝信號OS_NB，但並非用以限制本發明。當控制元件221與222係為N型電晶體並且控制元件223係為一P型電晶體時，或是控制元件221與222係為P型電晶體並且控制元件223係為一N型電晶體 時，脈衝產生電路240僅需產生單一脈衝信號，便可控制控制元件221~223。

在本實施例中，脈衝信號OS_NB與OS_N係由一脈衝產生電路240所產生。脈衝產生電路240耦接於電源端PW1與PW2之間。脈衝產生電路240根據電源端PW1與PW2的位準產生脈衝信號OS_NB與OS_N。在一些實施例中，不同的脈衝產生電路可能產生不同的脈衝信號。

以第1B圖為例，信號產生電路110裡的脈衝產生電路所產生的脈衝信號數量可能相同或不同於信號產生電路130裡的脈衝產生電路所產生的脈衝信號數量。另外，信號產生電路110裡的脈衝產生電路所產生的脈衝信號可能相同或不同於信號產生電路130裡的脈衝產生電路所產生的脈衝信號。稍後將在第3A及3B圖介紹脈衝產生電路240。

第2B圖為本發明之信號產生電路之另一可能實施例。第2B圖相似第2A圖，不同之處在於，第2B圖的信號產生電路200B更包括一反相器250。反相器250耦接於電源端PW1與PW2之間。反相器250的輸入端耦接P型電晶體211的汲極，用以接收輸出信號OUT，其輸出端用以產生輸出信號OUTB。在一可能實施例中，輸出信號OUTB可作為第1B圖中的輸出信號OUT1或OUT2。

在本實施例中，反相器250包括一P型電晶體251以及一N型電晶體252。P型電晶體251的源極耦接電源端PW1，其閘極耦接P型電晶體211的汲極，其汲極提供輸出信號OUTB。N型電晶體252的閘極耦接P型電晶體211的汲極，其汲極耦接P 型電晶體251的汲極，其源極耦接電源端PW2。

第3A圖為本發明之脈衝產生電路的一可能實施例。如圖所示，脈衝產生電路300A包括一延遲電路310以及一邏輯電路320。延遲電路310以及邏輯電路320分別耦接電源端PW1與PW2之間，用以將電源端PW1與PW2所接收到的電壓作為本身的操作電壓。

延遲電路310延遲電源端PW1的電壓，用以產生一延遲信號VD。邏輯電路320根據電源端PW1的位準V_PW1以及延遲信號VD產生脈衝信號OS_N。在本實施例中，當電源端PW1的位準V_PW1以及延遲信號VD均為高位準時，脈衝信號OS_N為低位準。當電源端PW1的位準V_PW1以及延遲信號VD之一者為低位準時，脈衝信號OS_N為高位準。

在一可能實施例中，邏輯電路320係為一反及閘(NAND)321。反及閘321的一輸入端接收電源端PW1的位準V_PW1。反及閘321的另一輸入端接收延遲信號VD。反及閘321的輸出端提供脈衝信號OS_N。在其它實施例中，邏輯電路320係為其它電路架構。

以第2A圖為例，假設第2A圖的控制元件221與222均為N型電晶體並且控制元件223為P型電晶體。在此例中，脈衝產生電路300A提供脈衝信號OS_N予控制元件221~223的閘極。在一就緒模式下，脈衝信號OS_N為高位準，用以導通控制元件221及222，並且不導通控制元件223。因此，路徑PA1及PA2導通，並且路徑PA3不導通。此時，信號產生電路200A根據輸入信號IN產生輸出信號OUT。在一未就緒模式下，脈衝 信號OS_N為低位準，用以不導通控制元件221及222，並導通控制元件223。因此，路徑PA1及PA2不導通，並且路徑PA3導通。此時，信號產生電路200A設定輸出信號OUT等於一預設位準，用以不導通核心電路120裡的開關121，以避免核心電路120誤動作，並可避免靜電放電電流進入核心電路120。在其它實施例中，當控制元件221與222均為P型電晶體並且控制元件223為N型電晶體時，脈衝產生電路240只需產生單一脈衝信號，便可同時控制控制元件221~223。

第3B圖為本發明之脈衝產生電路的另一實施例。第3B圖相似第3A圖，不同之處在於，第3B圖的脈衝產生電路300B更包括一反相器330。反相器330反相脈衝信號OS_N，用以產生脈衝信號OS_NB。以本案第2A圖為例，在一未就緒模式下，脈衝信號OS_N為高位準，並且脈衝信號OS_NB為低位準.因此，路徑PA1及PA2不導通，並且路徑PA3導通。在此模式下，信號產生電路200A設定輸出信號OUT的位準等於一預設值。在一就緒模式下，脈衝信號OS_N為低位準，並且脈衝信號OS_NB為高位準。因此，路徑PA1及PA2導通，並且路徑PA3不導通。在此模式下，信號產生電路200A根據輸入信號IN產生輸出信號OUT。

第4圖為本發明之延遲電路的一可能實施例。如圖所示，延遲電路400包括反相器410、430以及電容420、440。本發明並不限定反相器的數量。在一可能實施例中，延遲電路400具有偶數個反相器。

在本實施例中，反相器410耦接於電源端PW1與 PW2之間，並具有一輸入端411以及一輸出端412。輸入端411耦接電源端PW1。在一可能實施例中，反相器410包括一P型電晶體413以及一N型電晶體414。P型電晶體413的閘極耦接輸入端411，其源極耦接電源端PW1，其汲極耦接輸出端412。N型電晶體414的閘極耦接輸入端411，其源極耦接電源端PW2，其汲極耦接輸出端412。

電容420耦接於電源端PW1與輸出端412之間。在本實施例中，電容420係為一P型電晶體421。P型電晶體421的閘極耦接輸出端421，其汲極與源極耦接電源端PW1。

反相器430耦接於電源端PW1與PW2之間，並具有一輸入端431以及一輸出端432。輸入端431耦接輸出端412。輸出端432用以提供延遲信號VD。在一可能實施例中，反相器430包括一P型電晶體433以及一N型電晶體434。P型電晶體433的閘極耦接輸入端431，其源極耦接電源端PW1，其汲極耦接輸出端432。N型電晶體434的閘極耦接輸入端431，其源極耦接電源端PW2，其汲極耦接輸出端432。

電容440耦接於電源端PW2與輸出端432之間。在本實施例中，電容440係為一N型電晶體441。N型電晶體441的閘極耦接輸出端432，其汲極與源極耦接電源端PW2。

第5圖為本發明之延遲電路的另一可能實施例。如圖所示，延遲電路500至少包括反相器510及520。反相器510耦接於電源端PW1與PW2之間，並具有一輸入端511以及一輸出端512。輸入端511耦接電源端PW1。在一可能實施例中，反相器510包括一P型電晶體513以及一N型電晶體514。P型電晶體513 的閘極耦接輸入端511，其源極耦接電源端PW1，其汲極耦接輸出端512。N型電晶體514的閘極耦接輸入端511，其源極耦接電源端PW2，其汲極耦接輸出端512。

反相器520耦接於電源端PW1與PW2之間，並具有一輸入端521以及一輸出端522。輸入端521耦接輸出端512。在一可能實施例中，反相器520包括一P型電晶體523以及一N型電晶體524。P型電晶體523的閘極耦接輸入端521，其源極耦接電源端PW1，其汲極耦接輸出端522。N型電晶體524的閘極耦接輸入端521，其源極耦接電源端PW2，其汲極耦接輸出端522。在一可能實施例中，當延遲電路500只具有反相器510及520時，則輸出端522用以提供延遲信號VD。

在其它實施例中，延遲電路500更具有反相器530及540。反相器530耦接於電源端PW1與PW2之間，並具有一輸入端531以及一輸出端532。輸入端531耦接輸出端522。在一可能實施例中，反相器530包括一P型電晶體533以及一N型電晶體534。P型電晶體533的閘極耦接輸入端531，其源極耦接電源端PW1，其汲極耦接輸出端532。N型電晶體534的閘極耦接輸入端531，其源極耦接電源端PW2，其汲極耦接輸出端532。

反相器540耦接於電源端PW1與PW2之間，並具有一輸入端541以及一輸出端542。輸入端541耦接輸出端532。在一可能實施例中，反相器540包括一P型電晶體543以及一N型電晶體544。P型電晶體543的閘極耦接輸入端541，其源極耦接電源端PW1，其汲極耦接輸出端542。N型電晶體544的閘極耦接輸入端541，其源極耦接電源端PW2，其汲極耦接輸出端542， 用以提供延遲信號VD。本發明並不限定反相器的數量。在一可能實施例中，延遲電路500具有偶數個反相器。

除非另作定義，在此所有詞彙(包含技術與科學詞彙)均屬本發明所屬技術領域中具有通常知識者之一般理解。此外，除非明白表示，詞彙於一般字典中之定義應解釋為與其相關技術領域之文章中意義一致，而不應解釋為理想狀態或過分正式之語態。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾。舉例來，本發明實施例所系統、裝置或是方法可以硬體、軟體或硬體以及軟體的組合的實體實施例加以實現。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (20)

1. 一種防浮接電路，在一第一模式下，根據一第一輸入信號產生一第一輸出信號，在一第二模式下，設定該第一輸出信號等於一第一預設值，並包括：一第一上拉電路，包括：一第一P型電晶體，其源極耦接一第一電源端，其汲極提供該第一輸出信號；以及一第二P型電晶體，其源極耦接該第一電源端，其汲極耦接該第一P型電晶體的閘極，其閘極耦接該第一P型電晶體的汲極；一第一下拉電路，包括：一第一N型電晶體，其閘極接收一第一反相信號，其源極耦接一第二電源端；以及一第二N型電晶體，其閘極接收該第一輸入信號，其源極耦接該第二電源端；以及一第一控制電路，耦於該第一上拉電路與該第一下拉電路之間，並包括：一第一控制元件，耦接於該第一P型電晶體與該第一N型電晶體之間；一第二控制元件，耦接於該第二P型電晶體與該第二N型電晶體之間；以及一第三控制元件，耦接於該第一P型電晶體與該第二電源端之間；其中，在該第一模式下，該第一控制元件導通該第一P型電晶體與該第一N型電晶體之間的一第一路徑以及該第二控制元件導通該第二P型電晶體與該第二N型電晶體之間的一第二路徑，並且該第三控制元件不導通該第二P型電晶體與該第二電源端之間的一第三路徑；其中，在該第二模式下，該第一控制元件不導通該第一路徑及該第二控制元件不導通該第二路徑，並該第三控制元件導通該第三路徑。
2. 如申請專利範圍第1項所述之防浮接電路，其中在該第一模式下，當該第一輸入信號具有一第一位準時，該第一輸出信號等於一第二位準，當該第一輸入信號具有一第三位準時，該第一輸出信號等於一第四位準，該第一位準低於該第二位準，該第三位準等於第四位準。
3. 如申請專利範圍第1項所述之防浮接電路，其中在該第一模式下，當該第一輸入信號具有一第一位準時，該第一輸出信號等於一第二位準，當該第一輸入信號具有一第三位準時，該第一輸出信號等於一第四位準，該第一位準低於該第四位準，該第二位準等於第三位準。
4. 如申請專利範圍第1項所述之防浮接電路，其中該第一輸入信號相反於該第一反相信號。
5. 如申請專利範圍第1項所述之防浮接電路，其中，在該第一模式下，該第一控制元件根據一第一脈衝信號導通該第一路徑，該第二控制元件根據該第一脈衝信號導通該第二路徑，該第三控制元件根據一第二脈衝信號不導通該第三路徑；其中，在該第二模式下，該第一控制元件根據該第一脈衝信號不導通該第一路徑，該第二控制元件根據該第一脈衝信號不導通該第二路徑，該第三控制元件根據該第二脈衝信號導通該第三路徑。
6. 如申請專利範圍第5項所述之防浮接電路，其中該第一、第二及第三控制元件分別為一第三N型電晶體、一第四N型電晶體以及一第五N型電晶體。
7. 如申請專利範圍第6項所述之防浮接電路，其中該第三N型電晶體的汲極耦接該第一P型電晶體的汲極，該第三N型電晶體的源極耦接該第一N型電晶體的汲極，該第三N型電晶體的閘極接收該第一脈衝信號；其中該第四N型電晶體的汲極耦接該第二P型電晶體的汲極，該第四N型電晶體的源極耦接該第二N型電晶體的汲極，該第四N型電晶體的閘極接收該第一脈衝信號；其中該第五N型電晶體的汲極耦接該第一P型電晶體的閘極，該第五N型電晶體的源極耦接該第二電源端，該第五N型電晶體的閘極接收該第二脈衝信號。
8. 如申請專利範圍第5項所述之防浮接電路，更包括：一脈衝產生電路，用以產生該第一及第二脈衝信號，其中該第一脈衝信號反相於該第二脈衝信號。
9. 如申請專利範圍第8項所述之防浮接電路，其中該脈衝產生電路包括：一延遲電路，耦接該第一電源端，用以產生一延遲信號；以及一邏輯電路，根據該第一電源端的位準以及該延遲信號產生該第二脈衝信號。
10. 如申請專利範圍第9項所述之防浮接電路，其中該延遲電路包括：一第一反相器，耦接於該第一電源端與該第二電源端之間，並具有一第一輸入端以及一第一輸出端，其中該第一輸入端耦接該第一電源端；一第一電容，耦接於該第一電源端與該第一輸出端之間；一第二反相器，耦接於該第一電源端與該第二電源端之間，並具有一第二輸入端以及一第二輸出端，其中該第二輸入端耦接該第一輸出端，該第二輸出端耦接該邏輯電路；以及一第二電容，耦接於該第二輸出端與該第二電源端之間。
11. 如申請專利範圍第10項所述之防浮接電路，其中該第一電容係為一第三P型電晶體，該第二電容係為一第三N型電晶體。
12. 如申請專利範圍第11項所述之防浮接電路，其中該第三P型電晶體的閘極耦接該第一輸出端，該第三P型電晶體的汲極與源極耦接該第一電源端，該第三N型電晶體的閘極耦接該第二輸出端，該第三N型電晶體的汲極與源極耦接該第二電源端。
13. 如申請專利範圍第9項所述之防浮接電路，其中該延遲電路包括：一第一反相器，耦接於該第一電源端與該第二電源端之間，並具有一第一輸入端以及一第一輸出端，其中該第一輸入端耦接該第一電源端；以及一第二反相器，耦接於該第一電源端與該第二電源端之間，並具有一第二輸入端以及一第二輸出端，其中該第二輸入端耦接該第一輸出端，該第二輸出端耦接該邏輯電路。
14. 如申請專利範圍第9項所述之防浮接電路，其中該邏輯電路係為一反及閘。
15. 如申請專利範圍第9項所述之防浮接電路，其中該脈衝產生電路更包括：一反相電路，反相該第二脈衝信號，用以產生該第一脈衝信號。
16. 如申請專利範圍第1項所述之防浮接電路，更包括：一核心電路，耦接於該第一及第二電源端之間；以及一開關，根據該第一輸出信號將該第一或第二電源端上的電壓提供予該核心電路。
17. 如申請專利範圍第1項所述之防浮接電路，更包括：一反相器，反相該第一輸出信號，用以產生一第二輸出信號；一核心電路，耦接於該第一及第二電源端之間；以及一開關，根據該第二輸出信號將該第一或第二電源端上的電壓提供予該核心電路。
18. 如申請專利範圍第1項所述之防浮接電路，更包括：一第二上拉電路，包括：一第三P型電晶體，其源極耦接該第一電源端，其汲極提供一第二輸出信號；以及一第四P型電晶體，其源極耦接該第一電源端，其汲極耦接該第三P型電晶體的閘極，其閘極耦接該第三P型電晶體的汲極；一第二下拉電路，包括：一第三N型電晶體，其閘極接收一第二反相信號，其源極耦接該第二電源端；以及一第四N型電晶體，其閘極接收一第二輸入信號，其源極耦接該第二電源端；以及一第二控制電路，耦於該第二上拉電路與該第二下拉電路之間；其中，在該第一模式下，該第二控制電路導通該第三P型電晶體與該第三N型電晶體之間的一第四路徑以及該第四P型電晶體與該第四N型電晶體之間的一第五路徑，並且不導通該第四P型電晶體與該第二電源端之間的一第六路徑；其中，在該第二模式下，該第二控制電路不導通該第四路徑及該第五路徑，並導通該第六路徑。
19. 如申請專利範圍第18項所述之防浮接電路，其中該第二控制電路包括：一第一控制元件，耦接於該第三P型電晶體與該第三N型電晶體之間；一第二控制元件，耦接於該第四P型電晶體與該第四N型電晶體之間；以及一第三控制元件，耦接於該第三P型電晶體與該第二電源端之間；其中，在該第一模式下，該第一控制元件根據一第三脈衝信號導通該第四路徑，該第二控制元件根據該第三脈衝信號導通該第五路徑，該第三控制元件根據一第四脈衝信號不導通該第六路徑；其中，在該第二模式下，該第一控制元件根據該第三脈衝信號不導通該第四路徑，該第二控制元件根據該第三脈衝信號不導通該第五路徑，該第三控制元件根據該第四脈衝信號導通該第六路徑。
20. 如申請專利範圍第19項所述之防浮接電路，更包括：一核心電路，耦接於該第一及第二電源端之間；一第一開關，根據該第一輸出信號將該第一電源端上的電壓提供予該核心電路；以及一第二開關，根據該第二輸出信號將該第二電源端上的電壓提供予該核心電路。