JP3233318B2 - 論理回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、独立して任意に電源が
オン／オフされるパワーダウン付き回路群とその周辺の
通常回路群からなる論理回路に関するものである。
オン／オフされるパワーダウン付き回路群とその周辺の
通常回路群からなる論理回路に関するものである。
【０００２】
【従来の技術】近年、回路の省電力化などのために当該
回路中の動作していないブロックや回路全体の電源をオ
フ状態（パワーダウン）にする方式が考えられている。
この方式では、パワーダウンによって回路の電源がオフ
状態になるため、当該回路の論理状態が失われてしま
う。
回路中の動作していないブロックや回路全体の電源をオ
フ状態（パワーダウン）にする方式が考えられている。
この方式では、パワーダウンによって回路の電源がオフ
状態になるため、当該回路の論理状態が失われてしま
う。
【０００３】そこで、このような回路（パワーダウン付
き回路）群中にパワーダウン時に電源がオフ状態になら
ずに当該回路の論理状態を記憶する記憶回路を設けて、
パワーダウンに入る時の状態をその記憶回路で記憶して
おき、パワーダウンから出る時（つまり電源投入時）
に、そこの論理状態を元に戻すことで、パワーダウン前
後の回路の論理状態を一致させる方式が提案されてい
る。
き回路）群中にパワーダウン時に電源がオフ状態になら
ずに当該回路の論理状態を記憶する記憶回路を設けて、
パワーダウンに入る時の状態をその記憶回路で記憶して
おき、パワーダウンから出る時（つまり電源投入時）
に、そこの論理状態を元に戻すことで、パワーダウン前
後の回路の論理状態を一致させる方式が提案されてい
る。
【０００４】
【発明が解決しようとする課題】しかし、この方式を用
いれば、パワーダウンの前後でパワーダウン付き回路群
の論理状態を一致させることはできるものの、パワーダ
ウン付き回路群以外の回路からの当該パワーダウン付き
回路群への入力の論理状態が、パワーダウンの前後で異
なると確実な動作が行なえなくなるという問題がある。
いれば、パワーダウンの前後でパワーダウン付き回路群
の論理状態を一致させることはできるものの、パワーダ
ウン付き回路群以外の回路からの当該パワーダウン付き
回路群への入力の論理状態が、パワーダウンの前後で異
なると確実な動作が行なえなくなるという問題がある。
【０００５】本発明の目的は、パワーダウン付き回路群
への論理入力をパワーダウン前後で一致させ、パワーダ
ウン付き回路群の動作が確実に行なわれるようにした論
理回路を提供することである。
への論理入力をパワーダウン前後で一致させ、パワーダ
ウン付き回路群の動作が確実に行なわれるようにした論
理回路を提供することである。
【０００６】
【課題を解決するための手段】請求項１の発明は、独立
して電源がオン／オフされるパワーダウン付き回路群
と、該パワーダウン付き回路群に論理出力を送る通常回
路群と、上記両回路群に制御信号を送るパワーダウン制
御回路とを具備し、上記パワーダウン付き回路群の電源
をオフさせるための信号が上記パワーダウン制御回路に
入力されたとき、上記パワーダウン制御回路によって、
上記パワーダウン付き回路群へ入力される上記通常回路
群の出力が固定され、その後に上記パワーダウン付き回
路群の電源オフが行われ、上記パワーダウン付き回路群
の電源がオフ状態であるときも上記通常回路群は上記出
力固定以外では通常動作を行い、上記パワーダウン付き
回路群を電源オンさせる信号が上記パワーダウン制御回
路に入力されたとき、上記パワーダウン制御回路によっ
て、上記パワーダウン付き回路群の電源がオンした後に
上記通常回路群の上記パワーダウン付き回路群への出力
の上記固定が解除されるようにしたことを特徴とする論
理回路とした。請求項２の発明は、請求項１の発明にお
いて、前記通常回路群に送信される前記制御信号と同様
の信号を入力し、この制御信号によって、前記パワーダ
ウン付き回路群へのクロック信号を出力または固定する
クロック回路を具備することを特徴とする論理回路とし
た。 請求項３の発明は、請求項１の発明において、前記
通常回路群に送信される前記制御信号と同様の信号を入
力し、前記パワーダウン付き回路群へ入力される前記通
常回路群の出力が固定されるのと同時に、前記パワーダ
ウン付き回路群へ入力されるクロック信号を固定し、前
記通常回路群の前記パワーダウン付き回路群への出力の
前記固定が解除されるのと同時に、前記クロック信号の
前記固定を解除するクロック回路を具備することを特徴
とする論理回路とした。 請求項４の発明は、独立して電
源がオン／オフされるパワーダウン付き回路群と、論理
出力を出力する通常回路群と、クロック信号を発生する
クロック回路と、上記通常回路群の出力を入力し上記パ
ワーダウン付き回路群へ出力する第１のホールド回路
と、上記クロック回路の出力を入力し上記パワーダウン
付き回路群へ出力する第２のホールド回路と、上記パワ
ーダウン付き回路群と上記第１およ び第２のホールド回
路に制御信号を送るパワーダウン制御回路とを具備し、
上記パワーダウン付き回路群の電源をオフさせるための
信号が上記パワーダウン制御回路に入力されたとき、上
記パワーダウン制御回路によって、上記パワーダウン付
き回路群に入力される上記第１および第２のホールド回
路の出力が固定され、その後に上記パワーダウン付き回
路群の電源オフが行われ、上記パワーダウン付き回路群
の電源のオフ状態であるときも上記通常回路群と上記ク
ロック回路は通常動作を行い、上記パワーダウン付き回
路群を電源オンさせる信号が上記パワーダウン制御回路
に入力されたとき、上記パワーダウン制御回路によっ
て、上記パワーダウン付き回路群の電源がオンした後に
上記第１および第２のホールド回路の上記パワーダウン
付き回路群への出力の上記固定が解除されるようにした
ことを特徴とする論理回路とした。 請求項５の発明は、
独立して電源がオン／オフされる第１および第２のパワ
ーダウン付き回路群と、上記第１のパワーダウン付き回
路群の出力を入力し上記第２のパワーダウン付き回路群
へ出力するホールド回路と、上記第１のパワーダウン付
き回路群に制御信号を送る第１のパワーダウン制御回路
と、上記第２のパワーダウン付き回路群と上記ホールド
回路に制御信号を送る第２のパワーダウン制御回路とを
具備し、上記第２のパワーダウン付き回路群の電源をオ
フさせるための信号が上記第２のパワーダウン制御回路
に入力されたとき、上記第２のパワーダウン制御回路に
よって、上記第２のパワーダウン付き回路群へ入力され
る上記ホールド回路の出力が固定され、その後に上記第
２のパワーダウン付き回路群の電源オフが行われ、上記
第２のパワーダウン付き回路群の電源のオフ状態と無関
係に上記第１のパワーダウン付き回路群は動作を行い、
上記第２のパワーダウン付き回路群を電源オンさせる信
号が上記第２のパワーダウン制御回路に入力されたと
き、上記第２のパワーダウン制御回路によって、上記第
２のパワーダウン付き回路群の電源がオンした後に上記
ホールド回路の上記第２のパワーダウン付き回路群への
出力の上記固定が解除されるようにしたことを特徴とす
る論理回路とした。 請求項６の発明は、請求項２の発明
において、前記パワーダウン付き回路群が記憶回路を内
蔵し、前記パワーダウン制御回路が、上記記憶回路を制
御する制御 信号を発信する記憶回路制御部を内蔵し、上
記パワーダウン付き回路群の電源がオフ状態になると
き、上記記憶回路制御部の発生する制御信号により、上
記記憶回路が、上記パワーダウン付き回路群の状態を記
憶することを特徴とする論理回路とした。
して電源がオン／オフされるパワーダウン付き回路群
と、該パワーダウン付き回路群に論理出力を送る通常回
路群と、上記両回路群に制御信号を送るパワーダウン制
御回路とを具備し、上記パワーダウン付き回路群の電源
をオフさせるための信号が上記パワーダウン制御回路に
入力されたとき、上記パワーダウン制御回路によって、
上記パワーダウン付き回路群へ入力される上記通常回路
群の出力が固定され、その後に上記パワーダウン付き回
路群の電源オフが行われ、上記パワーダウン付き回路群
の電源がオフ状態であるときも上記通常回路群は上記出
力固定以外では通常動作を行い、上記パワーダウン付き
回路群を電源オンさせる信号が上記パワーダウン制御回
路に入力されたとき、上記パワーダウン制御回路によっ
て、上記パワーダウン付き回路群の電源がオンした後に
上記通常回路群の上記パワーダウン付き回路群への出力
の上記固定が解除されるようにしたことを特徴とする論
理回路とした。請求項２の発明は、請求項１の発明にお
いて、前記通常回路群に送信される前記制御信号と同様
の信号を入力し、この制御信号によって、前記パワーダ
ウン付き回路群へのクロック信号を出力または固定する
クロック回路を具備することを特徴とする論理回路とし
た。 請求項３の発明は、請求項１の発明において、前記
通常回路群に送信される前記制御信号と同様の信号を入
力し、前記パワーダウン付き回路群へ入力される前記通
常回路群の出力が固定されるのと同時に、前記パワーダ
ウン付き回路群へ入力されるクロック信号を固定し、前
記通常回路群の前記パワーダウン付き回路群への出力の
前記固定が解除されるのと同時に、前記クロック信号の
前記固定を解除するクロック回路を具備することを特徴
とする論理回路とした。 請求項４の発明は、独立して電
源がオン／オフされるパワーダウン付き回路群と、論理
出力を出力する通常回路群と、クロック信号を発生する
クロック回路と、上記通常回路群の出力を入力し上記パ
ワーダウン付き回路群へ出力する第１のホールド回路
と、上記クロック回路の出力を入力し上記パワーダウン
付き回路群へ出力する第２のホールド回路と、上記パワ
ーダウン付き回路群と上記第１およ び第２のホールド回
路に制御信号を送るパワーダウン制御回路とを具備し、
上記パワーダウン付き回路群の電源をオフさせるための
信号が上記パワーダウン制御回路に入力されたとき、上
記パワーダウン制御回路によって、上記パワーダウン付
き回路群に入力される上記第１および第２のホールド回
路の出力が固定され、その後に上記パワーダウン付き回
路群の電源オフが行われ、上記パワーダウン付き回路群
の電源のオフ状態であるときも上記通常回路群と上記ク
ロック回路は通常動作を行い、上記パワーダウン付き回
路群を電源オンさせる信号が上記パワーダウン制御回路
に入力されたとき、上記パワーダウン制御回路によっ
て、上記パワーダウン付き回路群の電源がオンした後に
上記第１および第２のホールド回路の上記パワーダウン
付き回路群への出力の上記固定が解除されるようにした
ことを特徴とする論理回路とした。 請求項５の発明は、
独立して電源がオン／オフされる第１および第２のパワ
ーダウン付き回路群と、上記第１のパワーダウン付き回
路群の出力を入力し上記第２のパワーダウン付き回路群
へ出力するホールド回路と、上記第１のパワーダウン付
き回路群に制御信号を送る第１のパワーダウン制御回路
と、上記第２のパワーダウン付き回路群と上記ホールド
回路に制御信号を送る第２のパワーダウン制御回路とを
具備し、上記第２のパワーダウン付き回路群の電源をオ
フさせるための信号が上記第２のパワーダウン制御回路
に入力されたとき、上記第２のパワーダウン制御回路に
よって、上記第２のパワーダウン付き回路群へ入力され
る上記ホールド回路の出力が固定され、その後に上記第
２のパワーダウン付き回路群の電源オフが行われ、上記
第２のパワーダウン付き回路群の電源のオフ状態と無関
係に上記第１のパワーダウン付き回路群は動作を行い、
上記第２のパワーダウン付き回路群を電源オンさせる信
号が上記第２のパワーダウン制御回路に入力されたと
き、上記第２のパワーダウン制御回路によって、上記第
２のパワーダウン付き回路群の電源がオンした後に上記
ホールド回路の上記第２のパワーダウン付き回路群への
出力の上記固定が解除されるようにしたことを特徴とす
る論理回路とした。 請求項６の発明は、請求項２の発明
において、前記パワーダウン付き回路群が記憶回路を内
蔵し、前記パワーダウン制御回路が、上記記憶回路を制
御する制御 信号を発信する記憶回路制御部を内蔵し、上
記パワーダウン付き回路群の電源がオフ状態になると
き、上記記憶回路制御部の発生する制御信号により、上
記記憶回路が、上記パワーダウン付き回路群の状態を記
憶することを特徴とする論理回路とした。
【０００７】
【０００８】
【作用】本発明では、パワーダウン付き回路群の電源を
オフさせるときは、パワーダウン付き回路群に入力され
る通常回路群（あるいはホールド回路）の出力を固定し
た後に、パワーダウン付き回路群の電源のオフが行われ
る。パワーダウン付き回路群の電源をオンさせるとき
は、そのパワーダウン付き回路群の電源をオンさせた後
に、通常回路群（あるいはホールド回路）の出力の固定
を解除する。この結果、パワーダウン付き回路群の電源
オフ／オンの前後における当該パワーダウン付き回路群
への入力の論理状態が一致し、パワーダウンが間欠的に
発生する場合でも、確実な動作を実現できる。なお、通
常回路群は、パワーダウン付き回路群の電源がオフ状態
のときも通常動作を行う。
オフさせるときは、パワーダウン付き回路群に入力され
る通常回路群（あるいはホールド回路）の出力を固定し
た後に、パワーダウン付き回路群の電源のオフが行われ
る。パワーダウン付き回路群の電源をオンさせるとき
は、そのパワーダウン付き回路群の電源をオンさせた後
に、通常回路群（あるいはホールド回路）の出力の固定
を解除する。この結果、パワーダウン付き回路群の電源
オフ／オンの前後における当該パワーダウン付き回路群
への入力の論理状態が一致し、パワーダウンが間欠的に
発生する場合でも、確実な動作を実現できる。なお、通
常回路群は、パワーダウン付き回路群の電源がオフ状態
のときも通常動作を行う。
【０００９】
【実施例】以下、本発明の実施例について説明する。図
１はその第１の実施例を示す論理回路のブロック図であ
る。１は第１の制御信号ＰＤ１を受けて電源のオン／オ
フが独立して制御されるパワーダウン付き回路群、２は
入力するパワーダウン信号ＰＤに応じて第１の制御信号
ＰＤ１、第２の制御信号ＰＤ２を出力するパワーダウン
制御回路、３は第２の制御信号ＰＤ２を受けて出力論理
Ｄの状態の変化を停止／解除する回路群（通常回路群）
である。
１はその第１の実施例を示す論理回路のブロック図であ
る。１は第１の制御信号ＰＤ１を受けて電源のオン／オ
フが独立して制御されるパワーダウン付き回路群、２は
入力するパワーダウン信号ＰＤに応じて第１の制御信号
ＰＤ１、第２の制御信号ＰＤ２を出力するパワーダウン
制御回路、３は第２の制御信号ＰＤ２を受けて出力論理
Ｄの状態の変化を停止／解除する回路群（通常回路群）
である。
【００１０】図２はパワーダウン制御回路２の動作を示
すタイムチートである。この制御回路２は、パワーダウ
ン信号ＰＤがＨレベル（高電位：電源オフを指令する信
号）になると、直ちに制御信号ＰＤ２をＨレベルにし、
それから所定時間の経過の後に制御信号ＰＤ１をＨレベ
ルにする。また、パワーダウン信号ＰＤがＬレベル（低
電位：電源オフを解除、つまり電源オンを指令する信
号）になると、直ちに制御信号ＰＤ１がＬレベルに復帰
し、それから所定時間の経過の後に制御信号ＰＤ２がＬ
レベルに復帰する。
すタイムチートである。この制御回路２は、パワーダウ
ン信号ＰＤがＨレベル（高電位：電源オフを指令する信
号）になると、直ちに制御信号ＰＤ２をＨレベルにし、
それから所定時間の経過の後に制御信号ＰＤ１をＨレベ
ルにする。また、パワーダウン信号ＰＤがＬレベル（低
電位：電源オフを解除、つまり電源オンを指令する信
号）になると、直ちに制御信号ＰＤ１がＬレベルに復帰
し、それから所定時間の経過の後に制御信号ＰＤ２がＬ
レベルに復帰する。
【００１１】ここでは、パワーダウン信号ＰＤがＨレベ
ルになると、まず制御回路２から出力する制御信号ＰＤ
２がＨレベルになることにより回路群３の出力論理Ｄの
状態の変化が停止される。そしてこの後に、制御回路２
から出力する制御信号ＰＤ１がＨレベルになることによ
りパワーダウン付き回路群１が電源オフとなる。
ルになると、まず制御回路２から出力する制御信号ＰＤ
２がＨレベルになることにより回路群３の出力論理Ｄの
状態の変化が停止される。そしてこの後に、制御回路２
から出力する制御信号ＰＤ１がＨレベルになることによ
りパワーダウン付き回路群１が電源オフとなる。
【００１２】パワーダウン信号ＰＤがＬレベルになる
と、制御回路２から出力する制御信号ＰＤ１がＬレベル
に復帰することによりパワーダウン付き回路群１が電源
オンとなる。そしてこの後に、制御信号ＰＤ２がＬレベ
ルに復帰することにより回路群３の出力論理Ｄの状態の
変化の停止が解除される。
と、制御回路２から出力する制御信号ＰＤ１がＬレベル
に復帰することによりパワーダウン付き回路群１が電源
オンとなる。そしてこの後に、制御信号ＰＤ２がＬレベ
ルに復帰することにより回路群３の出力論理Ｄの状態の
変化の停止が解除される。
【００１３】このように動作することにより、パワーダ
ウン付き回路群１に対する回路群３からの出力論理Ｄの
状態がパワーダウンの前後（電源オン／オフの前後）で
一致し、パワーダウン付き回路群１が電源オン／オフに
より間欠動作しても論理状態が保証され、確実なパワー
ダウン動作が行なわれる。
ウン付き回路群１に対する回路群３からの出力論理Ｄの
状態がパワーダウンの前後（電源オン／オフの前後）で
一致し、パワーダウン付き回路群１が電源オン／オフに
より間欠動作しても論理状態が保証され、確実なパワー
ダウン動作が行なわれる。
【００１４】第２の実施例を図３に示す。ここでは、パ
ワーダウン付き回路群１の入力側にクロックＣＫを出力
するクロック回路４を設けた。このクロック回路４は制
御信号ＰＤ２によりその出力クロックＣＫの停止／動作
が制御される。よって、この第２の実施例では、制御回
路２からの制御信号ＰＤ２がＨレベルになることによ
り、回路群３の出力論理Ｄの状態の変化が固定されると
同時にクロックＣＫが停止し、Ｌレベルに復帰すること
よりそれらが解除されるので、第１の実施例と同様にパ
ワーダウン付き回路群１の入力論理の状態をパワーダウ
ンの前後で一致させることができ、そのパワーダウン回
路群１の間欠動作を保証することができるようになる。
ワーダウン付き回路群１の入力側にクロックＣＫを出力
するクロック回路４を設けた。このクロック回路４は制
御信号ＰＤ２によりその出力クロックＣＫの停止／動作
が制御される。よって、この第２の実施例では、制御回
路２からの制御信号ＰＤ２がＨレベルになることによ
り、回路群３の出力論理Ｄの状態の変化が固定されると
同時にクロックＣＫが停止し、Ｌレベルに復帰すること
よりそれらが解除されるので、第１の実施例と同様にパ
ワーダウン付き回路群１の入力論理の状態をパワーダウ
ンの前後で一致させることができ、そのパワーダウン回
路群１の間欠動作を保証することができるようになる。
【００１５】第３の実施例を図４に示す。ここでは、ク
ロックＣＫを停止する機能を有しないクロック回路４′
および一般の回路群３′とパワーダウン付き回路群１と
の間に、各々ホールド回路５、６を設けて、これらホー
ルド回路５、６の出力をパワーダウン制御回路２から出
力する制御信号ＰＤ２で制御するようにした。
ロックＣＫを停止する機能を有しないクロック回路４′
および一般の回路群３′とパワーダウン付き回路群１と
の間に、各々ホールド回路５、６を設けて、これらホー
ルド回路５、６の出力をパワーダウン制御回路２から出
力する制御信号ＰＤ２で制御するようにした。
【００１６】この第３の実施例では、一方のホールド回
路５においては制御信号ＰＤ２がＨレベルになったとき
のクロック回路４′の出力クロックＣＫの状態を保持
し、他方のホールド回路６においては制御信号ＰＤ２が
Ｈレベルになったときの回路群３′の出力論理Ｄの状態
を保持し、Ｌレベルのときにそれらの保持を解除するの
で、上記第１、第２の実施例の場合と同様に、パワーダ
ウン付き回路群１への入力をパワーダウンの前後で一致
させることができ、その間欠動作を保証することができ
る。
路５においては制御信号ＰＤ２がＨレベルになったとき
のクロック回路４′の出力クロックＣＫの状態を保持
し、他方のホールド回路６においては制御信号ＰＤ２が
Ｈレベルになったときの回路群３′の出力論理Ｄの状態
を保持し、Ｌレベルのときにそれらの保持を解除するの
で、上記第１、第２の実施例の場合と同様に、パワーダ
ウン付き回路群１への入力をパワーダウンの前後で一致
させることができ、その間欠動作を保証することができ
る。
【００１７】図５は上記したホールド回路５の具体的な
回路を示す図である。なお、他方のホールド回路６もこ
れと全く同様である。このホールド回路５は、制御信号
ＰＤ２を入力する制御端子５１、クロック回路４′から
の出力クロックを入力する入力端子５２、パワーダウン
付き回路群１への出力信号を出力する出力端子５３、イ
ンバータＩＮＶ１〜４、トランスファゲートＴＧ１、２
を具備する。そして、制御端子５１がＬレベルのとき
は、入力端子５２に入力する信号をそのまま出力端子５
３に出力し、Ｈレベルのときは出力信号を固定する。
回路を示す図である。なお、他方のホールド回路６もこ
れと全く同様である。このホールド回路５は、制御信号
ＰＤ２を入力する制御端子５１、クロック回路４′から
の出力クロックを入力する入力端子５２、パワーダウン
付き回路群１への出力信号を出力する出力端子５３、イ
ンバータＩＮＶ１〜４、トランスファゲートＴＧ１、２
を具備する。そして、制御端子５１がＬレベルのとき
は、入力端子５２に入力する信号をそのまま出力端子５
３に出力し、Ｈレベルのときは出力信号を固定する。
【００１８】図６はホールド回路５の別の例の具体的な
回路を示す図である。このホールド回路５はインバータ
ＩＮＶ５、トランスファゲートＴＧ３、４を具備する。
５４は電源端子である。他は図５のものと同じである。
回路を示す図である。このホールド回路５はインバータ
ＩＮＶ５、トランスファゲートＴＧ３、４を具備する。
５４は電源端子である。他は図５のものと同じである。
【００１９】この図６のホールド回路５では、制御信号
ＰＤ２をＨレベルにしたとき、出力端子５３が必ずＨレ
ベル（ＶＤＤ）の状態に固定されるので、パワーダウン
付き回群１の設計を容易にすることが可能となり、さら
に入力端子５２から出力端子５３までの負荷が小さいた
め高速動作が可能である。なお、電源端子５４を接地に
接続すれば、制御信号ＰＤ２がＨレベルのとき出力端子
５３をＬレベルの状態に固定することができる。
ＰＤ２をＨレベルにしたとき、出力端子５３が必ずＨレ
ベル（ＶＤＤ）の状態に固定されるので、パワーダウン
付き回群１の設計を容易にすることが可能となり、さら
に入力端子５２から出力端子５３までの負荷が小さいた
め高速動作が可能である。なお、電源端子５４を接地に
接続すれば、制御信号ＰＤ２がＨレベルのとき出力端子
５３をＬレベルの状態に固定することができる。
【００２０】第４の実施例を図７に示す。この実施例
は、パワーダウン付き回路群１の入力側回路群として、
別のパワーダウン付き回路群１′を接続し、このパワー
ダウン付き回路群１′が別のパワーダウン制御回路２′
からの制御信号ＰＤ１′で制御されるようにしたもので
ある。このパワーダウン制御回路２′にはパワーダウン
制御信号ＰＤ′が入力する。この実施例は、図４で示し
た回路群３′を制御信号ＰＤ１′で制御されるパワーダ
ウン付き回路群１′に置換したものであり、ここでもホ
ールド回路６によりパワーダウン付き回路群１の電源オ
ン／オフ時の間欠動作を保証することができる。
は、パワーダウン付き回路群１の入力側回路群として、
別のパワーダウン付き回路群１′を接続し、このパワー
ダウン付き回路群１′が別のパワーダウン制御回路２′
からの制御信号ＰＤ１′で制御されるようにしたもので
ある。このパワーダウン制御回路２′にはパワーダウン
制御信号ＰＤ′が入力する。この実施例は、図４で示し
た回路群３′を制御信号ＰＤ１′で制御されるパワーダ
ウン付き回路群１′に置換したものであり、ここでもホ
ールド回路６によりパワーダウン付き回路群１の電源オ
ン／オフ時の間欠動作を保証することができる。
【００２１】第５の実施例を図８に示す。ここでは、記
憶回路１１を内蔵させたパワーダウン付き回路群１０を
使用し、また、その記憶回路１１を制御するための記憶
回路制御部２１を内蔵させたパワーダウン制御回路２０
を使用している。他は図３に示したものと同じである。
憶回路１１を内蔵させたパワーダウン付き回路群１０を
使用し、また、その記憶回路１１を制御するための記憶
回路制御部２１を内蔵させたパワーダウン制御回路２０
を使用している。他は図３に示したものと同じである。
【００２２】この実施例では、パワーダウン付き回路群
１０内の記憶回路１１に対して、パワーダウン時に制御
回路２０の記憶回路制御部２１から制御信号Ｂを出力す
ることにより、パワーダウン時のパワーダウン付き回路
群１０の論理状態を記憶させることができる。
１０内の記憶回路１１に対して、パワーダウン時に制御
回路２０の記憶回路制御部２１から制御信号Ｂを出力す
ることにより、パワーダウン時のパワーダウン付き回路
群１０の論理状態を記憶させることができる。
【００２３】このように構成することで、パワーダウン
制御回路２０と記憶回路制御部２１が一体化でき、チッ
プ面積の増加を防止し、かつパワーダウン付き回路群１
０のパワーダウンによる間欠動作を保証することができ
る。
制御回路２０と記憶回路制御部２１が一体化でき、チッ
プ面積の増加を防止し、かつパワーダウン付き回路群１
０のパワーダウンによる間欠動作を保証することができ
る。
【００２４】
【発明の効果】以上説明したように、請求項１，４，５
の発明によれば、パワーダウン付き回路群の電源オフ／
オンの前後における当該パワーダウン付き回路群の入力
の論理状態が一致し、パワーダウンが間欠的に発生する
場合でも、確実な動作を実現でき、通常回路群は、パワ
ーダウン付き回路群の電源がオフ状態のときも通常動作
を行う。また、請求項２，３，４の発明によれば、パワ
ーダウン付き回路群に入力するクロックについてもパワ
ーダウン付き回路群の電源のオン／オフ状態に応じてそ
の出力／固定が制御される。また、請求項６の発明によ
れば、電源オフ時のパワーダウン付き回路群内の状態を
記憶回路に記憶できる。
の発明によれば、パワーダウン付き回路群の電源オフ／
オンの前後における当該パワーダウン付き回路群の入力
の論理状態が一致し、パワーダウンが間欠的に発生する
場合でも、確実な動作を実現でき、通常回路群は、パワ
ーダウン付き回路群の電源がオフ状態のときも通常動作
を行う。また、請求項２，３，４の発明によれば、パワ
ーダウン付き回路群に入力するクロックについてもパワ
ーダウン付き回路群の電源のオン／オフ状態に応じてそ
の出力／固定が制御される。また、請求項６の発明によ
れば、電源オフ時のパワーダウン付き回路群内の状態を
記憶回路に記憶できる。
【図１】 本発明の第１の実施例の論理回路のブロック
図である。
図である。
【図２】 パワーダウン制御回路の動作のタイミングチ
ャートである。
ャートである。
【図３】 第２の実施例の論理回路のブロック図であ
る。
る。
【図４】 第３の実施例の論理回路のブロック図であ
る。
る。
【図５】 ホールド回路の具体的回路図である。
【図６】 ホールド回路の別の例の具体的回路図であ
る。
る。
【図７】 第４の実施例の論理回路のブロック図であ
る。
る。
【図８】 第５の実施例の論理回路のブロック図であ
る。
る。
１、１′、１０：パワーダウン付き回路群、１１：記憶
回路、２、２′、２０：パワーダウン制御回路、２１：
記憶回路制御部、３：回路群、４：クロック回路、５、
５′、６：ホールド回路。
回路、２、２′、２０：パワーダウン制御回路、２１：
記憶回路制御部、３：回路群、４：クロック回路、５、
５′、６：ホールド回路。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/00
Claims (6)
- 【請求項１】独立して電源がオン／オフされるパワーダ
ウン付き回路群と、該パワーダウン付き回路群に論理出
力を送る通常回路群と、上記両回路群に制御信号を送る
パワーダウン制御回路とを具備し、 上記パワーダウン付き回路群の電源をオフさせるための
信号が上記パワーダウン制御回路に入力されたとき、上
記パワーダウン制御回路によって、上記パワーダウン付
き回路群へ入力される上記通常回路群の出力が固定さ
れ、その後に上記パワーダウン付き回路群の電源オフが
行われ、上記パワーダウン付き回路群の電源がオフ状態であると
きも上記通常回路群は上記出力固定以外では通常動作を
行い、 上記パワーダウン付き回路群を電源オンさせる
信号が上記パワーダウン制御回路に入力されたとき、上
記パワーダウン制御回路によって、上記パワーダウン付
き回路群の電源がオンした後に上記通常回路群の上記パ
ワーダウン付き回路群への出力の上記固定が解除される
ようにしたことを特徴とする論理回路。 - 【請求項２】 請求項１において、前記通常回路群に送信
される前記制御信号と同様の信号を入力し、この制御信
号によって、前記パワーダウン付き回路群へのクロック
信号を出力または固定するクロック回路を具備すること
を特徴とする論理回路。 - 【請求項３】 請求項１において、前記通常回路群に送信
される前記制御信号と同様の信号を入力し、前記パワー
ダウン付き回路群へ入力される前記通常回路群の出力が
固定されるのと同時に、前記パワーダウン付き回路群へ
入力されるクロック信号を固定し、前記通常回路群の前
記パワーダウン付き回路群への出力の前記固定が解除さ
れるのと同時に、前記クロック信号の前記固定を解除す
るクロック回路を具備することを特徴とする論理回路。 - 【請求項４】 独立して電源がオン／オフされるパワーダ
ウン付き回路群と、論理出力を出力する通常回路群と、
クロック信号を発生するクロック回路と、上記通常回路
群の 出力を入力し上記パワーダウン付き回路群へ出力す
る第１のホールド回路と、上記クロック回路の出力を入
力し上記パワーダウン付き回路群へ出力する第２のホー
ルド回路と、上記パワーダウン付き回路群と上記第１お
よび第２のホールド回路に制御信号を送るパワーダウン
制御回路とを具備し、 上記パワーダウン付き回路群の電源をオフさせるための
信号が上記パワーダウン制御回路に入力されたとき、上
記パワーダウン制御回路によって、上記パワーダウン付
き回路群に入力される上記第１および第２のホールド回
路の出力が固定され、その後に上記パワーダウン付き回
路群の電源オフが行われ、 上記パワーダウン付き回路群の電源のオフ状態であると
きも上記通常回路群と上記クロック回路は通常動作を行
い、 上記パワーダウン付き回路群を電源オンさせる信号が上
記パワーダウン制御回路に入力されたとき、上記パワー
ダウン制御回路によって、上記パワーダウン付き回路群
の電源がオンした後に上記第１および第２のホールド回
路の上記パワーダウン付き回路群への出力の上記固定が
解除されるようにしたことを特徴とする論理回路。 - 【請求項５】 独立して電源がオン／オフされる第１およ
び第２のパワーダウン付き回路群と、上記第１のパワー
ダウン付き回路群の出力を入力し上記第２のパワーダウ
ン付き回路群へ出力するホールド回路と、上記第１のパ
ワーダウン付き回路群に制御信号を送る第１のパワーダ
ウン制御回路と、上記第２のパワーダウン付き回路群と
上記ホールド回路に制御信号を送る第２のパワーダウン
制御回路とを具備し、 上記第２のパワーダウン付き回路群の電源をオフさせる
ための信号が上記第２のパワーダウン制御回路に入力さ
れたとき、上記第２のパワーダウン制御回路によって、
上記第２のパワーダウン付き回路群へ入力される上記ホ
ールド回路の出力が固定され、その後に上記第２のパワ
ーダウン付き回路群の電源オフが行われ、 上記第２のパワーダウン付き回路群の電源のオフ状態と
無関係に上記第１のパワーダウン付き回路群は動作を行
い、 上記第２のパワーダウン付き回路群を電源オンさせる信
号が上記第２のパワー ダウン制御回路に入力されたと
き、上記第２のパワーダウン制御回路によって、上記第
２のパワーダウン付き回路群の電源がオンした後に上記
ホールド回路の上記第２のパワーダウン付き回路群への
出力の上記固定が解除されるようにしたことを特徴とす
る論理回路。 - 【請求項６】 請求項２において、前記パワーダウン付き
回路群が記憶回路を内蔵し、前記パワーダウン制御回路
が、上記記憶回路を制御する制御信号を発信する記憶回
路制御部を内蔵し、上記パワーダウン付き回路群の電源
がオフ状態になるとき、上記記憶回路制御部の発生する
制御信号により、上記記憶回路が、上記パワーダウン付
き回路群の状態を記憶することを特徴とする論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30486593A JP3233318B2 (ja) | 1993-11-10 | 1993-11-10 | 論理回路 |
| US08/315,247 US5473571A (en) | 1993-09-30 | 1994-09-29 | Data hold circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30486593A JP3233318B2 (ja) | 1993-11-10 | 1993-11-10 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07135461A JPH07135461A (ja) | 1995-05-23 |
| JP3233318B2 true JP3233318B2 (ja) | 2001-11-26 |
Family
ID=17938214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30486593A Expired - Lifetime JP3233318B2 (ja) | 1993-09-30 | 1993-11-10 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3233318B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3341681B2 (ja) * | 1998-06-12 | 2002-11-05 | 日本電気株式会社 | 半導体集積論理回路 |
| US6342802B1 (en) * | 1999-10-28 | 2002-01-29 | Seagate Technology Llc | Multi-voltage power-up stable input/output buffer circuit in a disc drive |
| US6848055B1 (en) * | 2000-03-23 | 2005-01-25 | Intel Corporation | Integrated circuit having various operational modes and a method therefor |
| JP4974202B2 (ja) | 2001-09-19 | 2012-07-11 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| JP4820571B2 (ja) * | 2005-04-15 | 2011-11-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7705625B2 (en) * | 2005-07-08 | 2010-04-27 | Zmos Technology, Inc. | Source transistor configurations and control methods |
| JP4797890B2 (ja) * | 2006-09-01 | 2011-10-19 | 日本電気株式会社 | 半導体集積回路、該半導体集積回路に設けられるテスト回路及び該半導体集積回路に用いられるテスト方法 |
| JP5408743B2 (ja) * | 2011-12-19 | 2014-02-05 | ルネサスエレクトロニクス株式会社 | 携帯電話 |
| JP5574461B2 (ja) * | 2013-04-19 | 2014-08-20 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| JP5704669B2 (ja) * | 2014-03-13 | 2015-04-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1993
- 1993-11-10 JP JP30486593A patent/JP3233318B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JPH07135461A (ja) | 1995-05-23 |
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