JP3880206B2 - 集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、外部から供給されるクロック信号を内部回路に供給する入力回路を有する集積回路装置に関し、特にパワーダウンモードから通常モードへ復帰する時に、内部回路が誤動作することを未然に防止できる入力回路を有する集積回路装置に関する。
【０００２】
【従来の技術】
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の一種にシンクロナスＤＲＡＭ（ＳＤＲＡＭ）がある。ＳＤＲＡＭは、システム側から与えられる外部クロック信号に同期してアドレス、データ、コマンド等の信号が供給され、その外部クロック信号に同期して読出しデータ信号を出力するものであり高速動作が可能である。
【０００３】
しかし、クロック信号の高速化はＳＤＲＡＭの書き込みや読み出し等の頻度を増加させ、ＳＤＲＡＭの消費電力の増大を招いている。そこで、アクセスが行われない場合にＳＤＲＡＭの内部動作を停止させるパワーダウンモードを設け、パワーダウンモード時は、外部クロック信号を取り込む入力バッファを停止させ、不要な内部動作を停止させている。
【０００４】
図１０は、ＳＤＲＡＭ等に設けられた従来の入力回路の構成図である。入力回路には、上位システムから外部クロック信号Ｅ−ＣＬＫとクロックイネーブル信号ＣＫＥとが供給され、図示しない内部回路に内部クロック信号Ｉ−ＣＬＫを出力する。
【０００５】
外部クロック信号Ｅ−ＣＬＫは、入力バッファ１１０を通過してクロック信号ＣＬＫ１となり、ＣＫＥコマンドラッチ回路１１３とインバータ１１９とＮＡＮＤ回路１１６とに供給される。一方、クロックイネーブル信号ＣＫＥは、入力バッファ１１１を通過してクロックイネーブル信号ＣＫＥ０となり、ＣＫＥコマンドラッチ回路１１３とスイッチＳ０とに供給される。
【０００６】
ＣＫＥコマンドラッチ回路１１３は、クロックイネーブル信号ＣＫＥ０をクロック信号ＣＬＫ１の立ち上がりのタイミングでラッチし、クロックイネーブル信号ＣＫＥ１を生成する。スイッチＳ０は、クロック信号ＣＬＫ１がインバータ１１９を介して入力されるため、クロック信号ＣＬＫ１がＬレベルのときオンとなる。ラッチ回路２００は、スイッチＳ０がオンの時にクロックイネーブル信号ＣＫＥ０をラッチして内部クロック制御信号ＩＣＣＳを生成し、ＮＡＮＤ回路１１６に出力する。
【０００７】
ＮＡＮＤ回路１１６は、内部クロック制御信号ＩＣＣＳがＨレベルの時にクロック信号ＣＬＫ１を通過させ、Ｌレベルの時にクロック信号ＣＬＫ１の通過を阻止する。ＮＡＮＤ回路１１６の出力信号は、インバータ１１７で反転されて内部クロック信号Ｉ−ＣＬＫとなり、図示しない内部回路に供給される。
【０００８】
一方、クロックイネーブル信号ＣＫＥはスモールバッファ１１２にも入力され、クロックイネーブル信号ＣＫＥ２となってパワーダウン制御回路１１４に供給される。パワーダウン制御回路１１４は、クロックイネーブル信号ＣＫＥ１、ＣＫＥ２に応答して、パワーダウン制御信号ＰＤ１を入力バッファ１１０及び１１１に出力し、パワーダウン制御信号ＰＤ２をスモールバッファ１１２に出力する。
【０００９】
次に、通常モードからパワーダウンモードに移行するパワーダウンエントリー時の動作について説明する。上位システムから供給されるクロックイネーブル信号ＣＫＥがＬレベルになるとパワーダウンモードに移行する。クロックイネーブル信号ＣＫＥのＬレベル信号は、入力バッファ１１１及びオン状態にあるスイッチＳ０を通過しラッチ回路２００でラッチされ、内部クロック制御信号ＩＣＣＳをＬレベルとする。内部クロック制御信号ＩＣＣＳはＮＡＮＤ回路１１６に入力され、内部クロック信号Ｉ−ＣＬＫの出力を停止させる。
【００１０】
一方、クロックイネーブル信号ＣＫＥがＬレベルになると、クロックイネーブル信号ＣＫＥ１もＬレベルとなり、パワーダウン制御回路１１４は、パワーダウン制御信号ＰＤ１をＬレベルとし、パワーダウン制御信号ＰＤ２をＨレベルとする。これにより入力バッファ１１０及び１１１は非活性状態となり、スモールバッファ１１２は活性状態となる。
【００１１】
次にパワーダウンモードから通常モードに復帰するパワーダウンイグジット時の動作について説明する。上位システムから供給されるクロックイネーブル信号ＣＫＥがＨレベルになると通常モードに復帰する。パワーダウンイグジット時はスモールバッファ１１２は活性状態を維持しているため、クロックイネーブル信号ＣＫＥ２がＨレベルとなる。クロックイネーブル信号ＣＫＥ２がＨレベルとなると、パワーダウン制御回路１１４はパワーダウン制御信号ＰＤ１をＨレベルとし、入力バッファ１１０及び１１１を活性状態とする。
【００１２】
これによりＨレベルのクロックイネーブル信号ＣＫＥは、入力バッファ１１１、スイッチＳ０を通過してラッチ回路２００でラッチされ、内部クロック制御信号ＩＣＣＳはＨレベルになる。そして、内部クロック制御信号ＩＣＣＳのＨレベル信号がＮＡＮＤ回路１１６に入力されるので、内部クロック信号Ｉ−ＣＬＫの出力が再開される。一方、クロックイネーブル信号ＣＫＥ１がＨレベルになると、パワーダウン制御回路１１４はパワーダウン制御信号ＰＤ２をＬレベルとし、スモールバッファ１１２を非活性状態に戻す。
【００１３】
図１１は、従来の入力回路のタイムチャートである。通常モードでは、外部クロック信号Ｅ−ＣＬＫは、入力バッファ１１０の遅延時間だけ遅れてクロック信号ＣＬＫ１となり、内部クロック信号Ｉ−ＣＬＫとして出力される。
【００１４】
パワーダウンエントリー時は、クロックイネーブル信号ＣＫＥがＬレベルとなり、入力バッファ１１１の遅延時間後にクロックイネーブル信号ＣＫＥ０がＬレベルとなる。クロックイネーブル信号ＣＫＥ０は、クロック信号ＣＬＫ１がＬレベルの時にスイッチ０を通過してラッチ回路２００でラッチされ、内部クロック制御信号ＩＣＣＳをＬレベルとする。内部クロック制御信号ＩＣＣＳのＬレベル信号はＮＡＮＤ回路１１６に入力され、内部クロック信号Ｉ−ＣＬＫの出力を停止させる。
【００１５】
一方、クロックイネーブル信号ＣＫＥ０のＬレベル信号は、クロック信号ＣＬＫ１の立ち上がりエッジのタイミングでラッチされ、クロックイネーブル信号ＣＫＥ１がＬレベルとなる。クロックイネーブル信号ＣＫＥ１のＬレベル信号は、パワーダウン制御信号ＰＤ１をＬレベルとして入力バッファ１１０を非活性化し、クロック信号ＣＬＫ１を停止させる。また、パワーダウン制御信号ＰＤ２をＨレベルとしてスモールバッファ１１２を活性化する。
【００１６】
パワーダウンイグジット時は、クロックイネーブル信号ＣＫＥがＨレベルとなり、スモールバッファ１１２の遅延時間後にクロックイネーブル信号ＣＫＥ２がＨレベルとなる。クロックイネーブル信号ＣＫＥ２がＨレベルとなると、パワーダウン制御回路１１４は、パワーダウン制御信号ＰＤ１をＨレベルとして入力バッファ１１０及び１１１を活性化させる。
【００１７】
入力バッファ１１０及び１１１が活性化すると、外部クロック信号Ｅ−ＣＬＫとクロックイネーブル信号ＣＫＥは入力バッファ１１０及び１１１を通過するが、図１１では、クロック信号ＣＬＫ１が先にＨレベルとなり、少し遅れてクロックイネーブル信号ＣＫＥ０がＨレベルとなった場合を示す。この場合の両信号の遅延差については後述する。
【００１８】
クロックイネーブル信号ＣＫＥ０は、クロック信号ＣＬＫ１がＬレベルの時にスイッチ０を通過してラッチ回路２００でラッチされ、内部クロック制御信号ＩＣＣＳをＨレベルとする。内部クロック制御信号ＩＣＣＳのＨレベル信号は、ＮＡＮＤ回路１１６に入力され、内部クロック信号Ｉ−ＣＬＫの出力を開始させる。
【００１９】
一方、クロックイネーブル信号ＣＫＥ０のＨレベル信号は、ＣＫＥコマンドラッチ回路１１３によってクロック信号ＣＬＫ１の立ち上がりエッジのタイミングでラッチされ、クロックイネーブル信号ＣＫＥ１はＨレベルとなる。クロックイネーブル信号ＣＫＥ１のＨレベル信号は、パワーダウン制御信号ＰＤ２をＬレベルとし、スモールバッファ１１２を非活性状態に戻す。このためクロックイネーブル信号ＣＫＥ２はＬレベルとなる。
【００２０】
【発明が解決しようとする課題】
このようにパワーダウンイグジット時は、パワーダウン制御信号ＰＤ１がＨレベルとなり、入力バッファ１１０及び１１１が活性化される。従って、外部クロック信号Ｅ−ＣＬＫとクロックイネーブル信号ＣＫＥが共にＨレベルの場合は、クロック信号ＣＬＫ１とクロックイネーブル信号ＣＫＥ０も共にＨレベルとなる。
【００２１】
しかし、集積回路装置内における入力バッファ１１０、１１１の位置は異なっており、パワーダウン制御信号ＰＤ１が入力バッファ１１０、１１１に入力される時間に差を生じる場合がある。また、入力バッファ１１０、１１１に入力されるパワーダウン制御信号ＰＤ１の波形のなまりや、入力バッファ１１０、１１１の負荷状態、又は遅延時間のばらつき等により、入力バッファ１１０及び１１１が同時に活性化されても、必ずしもクロック信号ＣＬＫ１とクロックイネーブル信号ＣＫＥ０とが同時にＨレベルにならない場合も生じ得る。
【００２２】
図１２は、パワーダウン制御信号ＰＤ１がＨレベルとなった後、クロックイネーブル信号ＣＫＥ０が先にＨレベルとなり、その後にクロック信号ＣＬＫ１がＨレベルとなった場合のタイムチャートである。
【００２３】
この場合は、クロックイネーブル信号ＣＫＥ０のＨレベル信号が、クロック信号ＣＬＫ１のＬレベルの時にスイッチ０を通過してラッチ回路２００でラッチされ、クロック信号ＣＬＫ１がＨレベルの期間中に内部クロック制御信号ＩＣＣＳがＨレベルになってしまう。従って、クロック信号ＣＬＫ１はＮＡＮＤ回路１１６を通過し、図１２に破線で示すようにパルス欠けを生じた内部クロック信号Ｉ−ＣＬＫが出力されてしまう。
【００２４】
このように予め設定されているパルス幅を確保できない内部クロック信号Ｉ−ＣＬＫが出力されると、内部クロック信号Ｉ−ＣＬＫを基準として動作する内部回路の誤動作を招き易く、集積回路装置の信頼性の低下につながる。
【００２５】
そこで本発明は、パワーダウンイグジット時に内部クロック信号のパルス欠けを生じさせず、内部回路の誤動作を未然に防止して信頼性を向上させた集積回路装置を提供することを目的とする。
【００２６】
【課題を解決するための手段】
上記の目的は、外部クロック信号とクロックイネーブル信号とが供給され、前記外部クロック信号から生成した内部クロック信号を内部回路に供給する通常モードと、前記内部クロック信号の供給を停止するパワーダウンモードを有する集積回路装置において、
前記パワーダウンモードから前記通常モードに復帰する場合に、前記クロックイネーブル信号を、前記外部クロック信号の第１のエッジのタイミングで取り込み、前記外部クロック信号の第１とは異なる第２のエッジのタイミングで保持することにより内部クロック制御信号を生成し、前記内部クロック制御信号に応答して、前記内部クロック信号を前記内部回路に供給する内部クロック発生回路を有することを特徴とする集積回路装置を提供することにより達成される。
【００２７】
本発明によれば、パワーダウンモードから通常モードに復帰するパワーダウンイグジット時に、クロックイネーブル信号を、外部クロック信号の第１のエッジ（例えば立ち上がり）のタイミングで取り込み、第２のエッジ（例えば立ち下がり）のタイミングで保持することにより内部クロック制御信号を生成し、この内部クロック制御信号に応答して、外部クロック信号の第２のエッジのタイミング後に、外部クロック信号から生成した内部クロック信号を出力する。従って、内部クロック信号はパルス欠けを生じず、内部回路の誤動作が未然に防止され、集積回路装置の信頼性を向上させることができる。
【００２８】
また、本発明の集積回路装置の内部クロック発生回路は、前記クロックイネーブル信号を、前記外部クロック信号の第１のエッジのタイミングで取り込む第１のラッチ回路と、前記第１のラッチ回路の出力信号を、前記外部クロック信号の第１とは異なる第２のエッジのタイミングで取り込み、前記内部クロック制御信号を生成する第２のラッチ回路とを有し、
更に、前記通常モードから前記パワーダウンモードに移行する時、前記クロックイネーブル信号を前記第２のラッチ回路に送出する第１の状態をとり、前記パワーダウンモードから前記通常モードに復帰する時、前記第１のラッチ回路の出力信号を前記第２のラッチ回路に送出する第２の状態をとるスイッチを有することを特徴とする。
【００２９】
本発明によれば、パワーダウン状態から通常モードに復帰した直後は、スイッチは第２の状態のままであり、第１と第２の２段ラッチ回路構成が維持される。そのため、クロックイネーブル信号は、クロック信号の第１のエッジのタイミングで第１のラッチ回路により一旦ラッチされ、さらにクロック信号の第２のエッジのタイミングで第２のラッチ回路によりラッチされて内部クロック制御信号ＩＣＣＳとして出力される。従って、確実に次のクロック信号の立ち上がりエッジから、パルス欠けを有することなく内部クロック信号が出力されるので、内部クロック信号のパルス欠けによる誤動作が防止され、集積回路装置の信頼性を向上させることができる。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面に従って説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【００３１】
図１は、本発明の実施の形態の入力回路を有する集積回路装置の使用状態を示す説明図である。ＣＰＵ１００は、バス１０４を介してメモリコントローラ１０１と接続されたメモリ０〜３にアクセスする。メモリコントローラ１０１は、各メモリ０〜３に外部クロック信号Ｅ−ＣＬＫを供給すると共に、各メモリ０〜３を通常モード又はパワーダウンモードに制御するためのクロックイネーブル信号ＣＫＥ０〜３を出力する。メモリ０〜３は、クロックイネーブル信号ＣＫＥ０〜３がＨレベルの時通常モードとなり、クロックイネーブル信号ＣＫＥ０〜３がＬレベルの時パワーダウンモードとなる。
【００３２】
メモリ０〜３は、例えばＳＤＲＡＭ等の集積回路装置でそれぞれ同様の構成を有する。メモリ０内の入力回路１０２は、外部クロック信号Ｅ−ＣＬＫを取り込んで内部クロック信号Ｉ−ＣＬＫをＤＬＬ回路１０３に出力する。ＤＬＬ回路１０３は、外部クロック信号Ｅ−ＣＬＫと位相同期した遅延クロック信号ＤＬＬ−ＣＬＫを生成し、図示しないアドレスバッファや出力回路等の内部回路に同期信号として出力する。
【００３３】
一方、クロックイネーブル信号ＣＫＥ０も入力回路１０２に入力される。入力回路１０２は、クロックイネーブル信号ＣＫＥ０がＬレベルとなると内部クロック信号Ｉ−ＣＬＫの出力を停止し、ＤＬＬ回路１０３及び内部回路の動作を停止させ、メモリ０をパワーダウンモードに移行させる。
【００３４】
クロックイネーブル信号ＣＫＥ０がＨレベルとなると、内部クロック信号Ｉ−ＣＬＫの出力が開始され通常モードとなるが、本実施の形態では、通常モードに復帰する時に、パルス欠けのない内部クロック信号Ｉ−ＣＬＫを出力するので、内部回路の誤動作を未然に防止し信頼性を向上させることができる。
【００３５】
図２は、本発明の実施の形態の集積回路装置に内蔵される入力回路１０２の構成図である。入力回路１０２は、上位システムから外部クロック信号Ｅ−ＣＬＫとクロックイネーブル信号ＣＫＥとが供給され、内部クロック信号Ｉ−ＣＬＫを前述したＤＬＬ回路１０３に出力する。
【００３６】
外部クロック信号Ｅ−ＣＬＫは入力バッファ１０に入力されて波形整形され、クロック信号ＣＬＫ１となってＣＫＥコマンドラッチ回路１３、スイッチＳ２、インバータ１９及びＮＡＮＤ回路１６に供給される。一方、クロックイネーブル信号ＣＫＥは入力バッファ１１に入力されて波形整形され、クロックイネーブル信号ＣＫＥ０となってＣＫＥコマンドラッチ回路１３、スイッチＳ２及びスイッチＳ３の端子ａに供給される。
【００３７】
ＣＫＥコマンドラッチ回路１３は、クロックイネーブル信号ＣＫＥ０をクロック信号ＣＬＫ１の立ち上がりのタイミングでラッチし、クロックイネーブル信号ＣＫＥ１を生成する。スイッチＳ２は、クロック信号ＣＬＫ１がＨレベルのときオンとなり、クロックイネーブル信号ＣＫＥ０をラッチ回路１８に出力する。ラッチ回路１８は、スイッチＳ２がオンの時のクロックイネーブル信号ＣＫＥ０をラッチして信号Ｎ１を生成し、スイッチＳ３の端子ｂに出力する。
【００３８】
スイッチＳ３は、パワーダウン制御回路１４から出力されるパワーダウン制御信号ＰＤ２により切り換えられ、通常モードでは端子ａ側に導通となり、パワーダウンモードでは端子ｂ側に導通となる。スイッチＳ１は、クロック信号ＣＬＫ１がインバータ１９を介して入力されるため、クロック信号ＣＬＫ１がＬレベルのときオンとなり、スイッチＳ３の出力信号Ｎ２をラッチ回路２０に出力する。ラッチ回路２０は、スイッチＳ１の出力信号をラッチして内部クロック制御信号ＩＣＣＳを生成し、ＮＡＮＤ回路１６に出力する。
【００３９】
ＮＡＮＤ回路１６は、内部クロック制御信号ＩＣＣＳがＨレベルの時にクロック信号ＣＬＫ１を通過させ、Ｌレベルの時にクロック信号ＣＬＫ１の通過を阻止する。ＮＡＮＤ回路１６の出力信号は、インバータ１７で反転されて内部クロック信号Ｉ−ＣＬＫとなり、前述したＤＬＬ回路１０３に出力される。
【００４０】
一方、クロックイネーブル信号ＣＫＥは、スモールバッファ１２にも入力され、波形整形されてクロックイネーブル信号ＣＫＥ２となり、パワーダウン制御回路１４に出力される。パワーダウン制御回路１４は、クロックイネーブル信号ＣＫＥ１、ＣＫＥ２に応答して、パワーダウン制御信号ＰＤ１を入力バッファ１０及び１１に出力し、パワーダウン制御信号ＰＤ２をスモールバッファ１２とスイッチＳ３とに出力する。
【００４１】
次に、パワーダウンエントリー時の動作について説明する。クロックイネーブル信号ＣＫＥがＬレベルになるとパワーダウンモードへの移行が開始される。クロックイネーブル信号ＣＫＥがＬレベルになると、クロックイネーブル信号ＣＫＥ０もＬレベルになる。スイッチＳ３は通常モードでは端子ａ側に導通状態となっており、クロックイネーブル信号ＣＫＥがＬレベルになった直後のパワーダウンエントリー時も端子ａ側に導通状態を維持している。このためクロックイネーブル信号ＣＫＥ０は、スイッチＳ３を通過して信号Ｎ２となり、クロック信号ＣＬＫ１のＬレベル時に導通するスイッチＳ１を通過してラッチ回路２０でラッチされ、内部クロック制御信号ＩＣＣＳをＬレベルとする。内部クロック制御信号ＩＣＣＳはＮＡＮＤ回路１６に入力され、内部クロック信号Ｉ−ＣＬＫの出力を停止させる。以上の動作は、スイッチＳ３が端子ａ側に導通しているので、従来例と同等である。
【００４２】
このように本実施の形態では、パワーダウンモード時に内部クロック信号Ｉ−ＣＬＫの出力を停止させるので、内部回路の不要な動作を停止させ集積回路装置の消費電力を低減させることができる。
【００４３】
一方、クロックイネーブル信号ＣＫＥがＬレベルになると、クロックイネーブル信号ＣＫＥ１もＬレベルとなり、パワーダウン制御回路１４はパワーダウン制御信号ＰＤ１をＬレベルとし、パワーダウン制御信号ＰＤ２をＨレベルとする。パワーダウン制御信号ＰＤ１のＬレベル信号は、入力バッファ１０及び１１を非活性状態とし、パワーダウン制御信号ＰＤ２のＨレベル信号は、スモールバッファ１２を活性状態とする。また、パワーダウン制御信号ＰＤ２のＨレベル信号はスイッチＳ３にも入力され、スイッチＳ３を端子ｂ側が導通するように切り換える。これにより、パワーダウン時の内部クロック発生回路１５は、従来例と異なり２段のラッチ回路１８、２０によりクロックイネーブル信号ＣＫＥ０を取り込むことになる。
【００４４】
このように本実施の形態では、パワーダウンモード時に、内部クロック信号Ｉ−ＣＬＫの出力を停止させて内部回路の消費電力を低減させると共に、入力バッファ１０及び１１を非活性状態とするので、集積回路装置全体の消費電力を更に低減させることができる。
【００４５】
次に、パワーダウンイグジット時の動作について説明する。クロックイネーブル信号ＣＫＥがＨレベルになると通常モードに復帰する動作が開始される。パワーダウンイグジット時はスモールバッファ１２は活性状態を維持しているため、クロックイネーブル信号ＣＫＥがＨレベルになると、まずクロックイネーブル信号ＣＫＥ２がＨレベルとなる。クロックイネーブル信号ＣＫＥ２がＨレベルとなると、パワーダウン制御回路１４はパワーダウン制御信号ＰＤ１をＨレベルとし、入力バッファ１０及び１１を活性状態とする。入力バッファ１１が活性状態となると、クロックイネーブル信号ＣＫＥは入力バッファ１１を通過し、クロックイネーブル信号ＣＫＥ０がＨレベルとなる。
【００４６】
活性化された入力バッファ１０を通過したクロック信号ＣＬＫ１の立ち上がりのタイミングでスイッチＳ２が導通し、Ｈレベルのクロックイネーブル信号ＣＫＥ０は、ラッチ回路１８によりラッチされて、信号Ｎ１はＨレベルとなる。パワーダウンイグジット時は、スイッチＳ３は端子ｂ側の導通状態を維持しているため、Ｈレベルの信号Ｎ１はスイッチＳ３を通過して信号Ｎ２もＨレベルとなり、スイッチＳ１に入力される。
【００４７】
スイッチＳ１にはインバータ１９を介してクロック信号ＣＬＫ１が入力されるため、Ｈレベルの信号Ｎ２はクロック信号ＣＬＫ１の立ち下がりのタイミングでスイッチＳ１を通過し、ラッチ回路２０によりラッチされて内部クロック制御信号ＩＣＣＳをＨレベルとする。そして、内部クロック制御信号ＩＣＣＳはＮＡＮＤ回路１６に入力されて、内部クロック信号Ｉ−ＣＬＫの出力を再開させる。
【００４８】
このように本実施の形態では、パワーダウンイグジット時に、クロックイネーブル信号ＣＫＥ０がクロック信号ＣＬＫ１の立ち上がりのタイミングで取り込まれ、クロック信号ＣＬＫ１の立ち下がりのタイミング後に、内部クロック制御信号ＩＣＣＳがＨレベルとなるので、内部クロック信号Ｉ−ＣＬＫのパルス欠けを生じさせず、内部回路の誤動作を未然に防止して信頼性を向上させることができる。
【００４９】
一方、クロックイネーブル信号ＣＫＥ０がＨレベルになると、ＣＫＥコマンドラッチ回路１３は、クロックイネーブル信号ＣＫＥ０をクロック信号ＣＬＫ１の立ち上がりのタイミングでラッチし、クロックイネーブル信号ＣＫＥ１をＨレベルにする。
【００５０】
クロックイネーブル信号ＣＫＥ１がＨレベルとなると、パワーダウン制御回路１４はパワーダウン制御信号ＰＤ２をＬレベルとする。パワーダウン信号ＰＤ２のＬレベル信号は、スモールバッファ１２を非活性状態とすると共に、スイッチＳ３を端子ａ側に切り換える。
【００５１】
図３は、本発明の実施の形態のＣＫＥコマンドラッチ回路１３の回路例を示す。ＣＫＥコマンドラッチ回路１３は、Ｐ型トランジスタ４０、４１、４５、４６、５１、Ｎ型トランジスタ４２、４３、４７、４８、４９、５２、インバータ４４、５０、５３、５４を有し、クロック信号ＣＬＫ１の立ち上がりのタイミングでクロックイネーブル信号ＣＫＥ０をラッチし、クロックイネーブル信号ＣＫＥ１を出力する。
【００５２】
クロック信号ＣＬＫ１がＬレベルの時は、Ｎ型トランジスタ４９はオフし、Ｐ型トランジスタ４０、４６はオンとなるため、ノードＮ１０、Ｎ１１は共にＨレベルである。このためＰ型トランジスタ５１とＮ型トランジスタ５２は共にオフとなり、ノードＮ１２はハイインピーダンス状態となる。なお、ノードＮ１０、Ｎ１１は共にＨレベルであるため、Ｎ型トランジスタ４２、４７は共にオンとなっている。
【００５３】
クロック信号ＣＬＫ１がＨレベルになるとＮ型トランジスタ４９はオンとなる。この時クロックイネーブル信号ＣＫＥ０がＬレベルの場合は、インバータ４４によりＮ型トランジスタ４８のゲートがＨレベルとなるため、Ｎ型トランジスタ４８がオンしノードＮ１１をＬレベルとする。一方、クロックイネーブル信号ＣＫＥ０がＨレベルの場合は、Ｎ型トランジスタ４３がオンしノードＮ１０をＬレベルとする。ノードＮ１０又はＮ１１がＬレベルとなると、Ｐ型トランジスタ４５又は４１がオンし、反対側のノードＮ１１又はＮ１０をＨレベルに確定する。
【００５４】
ノードＮ１０がＬレベルでノードＮ１１がＨレベルの場合は、Ｐ型トランジスタ５１はオン、Ｎ型トランジスタ５２はオフとなり、ノードＮ１２はＨレベルとなってインバータ５３、５４によりラッチされる。一方、ノードＮ１０がＨレベルでノードＮ１１がＬレベルの場合は、Ｐ型トランジスタ５１はオフ、Ｎ型トランジスタ５２はオンとなり、ノードＮ１２はＬレベルとなってインバータ５３、５４によりラッチされる。ノードＮ１２からクロックイネーブル信号ＣＫＥ１が出力される。
【００５５】
図４は、本発明の実施の形態のパワーダウン制御回路１４の回路例である。パワーダウン制御回路１４は、ＮＡＮＤ回路６０、６１とインバータ６２とを有し、クロックイネーブル信号ＣＫＥ１、ＣＫＥ２が入力され、パワーダウン制御信号ＰＤ１、ＰＤ２を出力する。
【００５６】
通常モードでは、クロックイネーブル信号ＣＫＥ１がＨレベル、クロックイネーブル信号ＣＫＥ２がＬレベルのため、パワーダウン制御回路１４は初期状態を維持しており、パワーダウン制御信号ＰＤ１がＨレベル、パワーダウン制御信号ＰＤ２がＬレベルである。
【００５７】
パワーダウンエントリー時は、クロックイネーブル信号ＣＫＥ１がＨレベルからＬレベルとなるため、ＮＡＮＤ回路６０によりパワーダウン制御信号ＰＤ２がＨレベルとなり、ＮＡＮＤ回路６１によりパワーダウン制御信号ＰＤ１がＬレベルになる。その結果、入力バッファ１０、１１が非活性状態、スモールバッファ１２が活性状態になる。
【００５８】
一方、パワーダウンイグジット時は、クロックイネーブル信号ＣＫＥ１がＬレベルのままであり、クロックイネーブル信号ＣＫＥ２がＬレベルからＨレベルとなるため、ＮＡＮＤ回路６１によってパワーダウン制御信号ＰＤ１がＨレベルに反転し、パワーダウン制御信号ＰＤ２はＨレベルのままである。パワーダウン制御信号ＰＤ１のＨレベルに応答して入力バッファ１１が活性化した後、クロックイネーブル信号ＣＫＥ１もＨレベルになると、ＮＡＮＤ回路６０によりパワーダウン制御信号ＰＤ２はＬレベルに反転し通常モードに復帰する。また、パワーダウン制御信号ＰＤ２のＬレベルにより、スモールバッファ１２は非活性状態に戻る。
【００５９】
図５は、入力バッファ１０の回路例である。入力バッファ１０は、外部クロック信号Ｅ−ＣＬＫとパワーダウン制御信号ＰＤ１とが入力され、クロック信号ＣＬＫ１を出力する。また、入力バッファ１０は、Ｐ型トランジスタ６５、６６とＮ型トランジスタ６７、６８、６９からなる差動回路７１とインバータ７０とを有する。
【００６０】
入力バッファ１０は、パワーダウン制御信号ＰＤ１がＬレベルの場合は、差動回路７１に電流が流れず非活性状態となる。一方、パワーダウン制御信号ＰＤ１がＨレベルの場合は、差動回路７１が活性状態となり、外部クロック信号Ｅ−ＣＬＫを増幅して波形整形し、クロック信号ＣＬＫ１を出力する。なお、入力バッファ１１及びスモールバッファ１２もほぼ同様の構成を有する。
【００６１】
図６は、スイッチＳ２とラッチ回路１８の回路例である。スイッチＳ２は、Ｐ型トランジスタ７６とＮ型トランジスタ７５によるトランスファーゲート７４とインバータ７３とを有し、ラッチ回路１８は、インバータ７８、７９、８０を有する。
【００６２】
クロックイネーブル信号ＣＫＥ０はトランスファーゲート７４に入力され、クロック信号ＣＬＫ１のＨレベルの期間にトランスファーゲート７４を通過し、ラッチ回路１８でラッチされて信号Ｎ１となる。なお、スイッチＳ１とラッチ回路２０も同様の構成を有する。
【００６３】
図７は、スイッチＳ３の回路例である。スイッチＳ３は、Ｐ型トランジスタ８１とＮ型トランジスタ８２によるトランスファーゲート８６と、Ｐ型トランジスタ８４とＮ型トランジスタ８５によるトランスファーゲート８７と、インバータ８３とを有する。
【００６４】
スイッチＳ３には、クロックイネーブル信号ＣＫＥ０と信号Ｎ１とパワーダウン制御信号ＰＤ２とが入力され、信号Ｎ２を出力する。パワーダウン制御信号ＰＤ２がＬレベルの場合は、トランスファーゲート８６が導通するため、端子ａに入力されるクロックイネーブル信号ＣＫＥ０が信号Ｎ２として出力される。一方、パワーダウン制御信号ＰＤ２がＨレベルの場合は、トランスファーゲート８７が導通するため、端子ｂに入力される信号Ｎ１が信号Ｎ２として出力される。
【００６５】
図８は、本発明の実施の形態の入力回路のタイムチャートを示す。パワーダウンエントリー前の通常モードでは、スイッチＳ３は端子ａ側に導通している。そして、クロック信号ＣＬＫ１の立ち下がりに応答してスイッチＳ１が導通し、Ｈレベルのクロックイネーブル信号ＣＫＥ０がラッチ回路２０でラッチされ、ＮＡＮＤ回路１６を開いた状態にしている。
【００６６】
パワーダウンエントリー時は、クロックイネーブル信号ＣＫＥ、ＣＫＥ０がＬレベルとなり、スイッチＳ３の端子ａを通過した信号Ｎ２もＬレベルとなる。信号Ｎ２は、クロック信号ＣＬＫ１がＬレベルの時にスイッチＳ１を通過してラッチ回路２０でラッチされ、内部クロック制御信号ＩＣＣＳをＬレベルとする。これにより内部クロック信号Ｉ−ＣＬＫは出力を停止する。
【００６７】
一方、クロックイネーブル信号ＣＫＥ０のＬレベル信号は、クロック信号ＣＬＫ１の立ち上がりエッジのタイミングでラッチされ、クロックイネーブル信号ＣＫＥ１をＬレベルとする。クロックイネーブル信号ＣＫＥ１のＬレベル信号は、パワーダウン制御信号ＰＤ１をＬレベルとし、入力バッファ１０及び１１を非活性化してクロック信号ＣＬＫ１を停止させる。また、パワーダウン制御信号ＰＤ２をＨレベルとしてスモールバッファ１２を活性化する。
【００６８】
パワーダウン制御信号ＰＤ１の変化と同時にＨレベルとなる第２のパワーダウン制御信号ＰＤ２に応答して、スイッチＳ３は端子ｂ側に切り換わる。その結果、ラッチ回路１８、２０の２段構成となり、パワーダウンイグジットを待つ。
【００６９】
パワーダウンイグジット時は、クロックイネーブル信号ＣＫＥがＨレベルとなり、スモールバッファ１２の遅延時間後にクロックイネーブル信号ＣＫＥ２がＨレベルとなる。クロックイネーブル信号ＣＫＥ２がＨレベルとなると、パワーダウン制御回路１４は、パワーダウン制御信号ＰＤ１をＨレベルとして入力バッファ１０及び１１を活性化させる。
【００７０】
入力バッファ１０及び１１が活性化すると、外部クロック信号Ｅ−ＣＬＫとクロックイネーブル信号ＣＫＥは入力バッファ１０及び１１を通過するが、図８では、クロック信号ＣＬＫ１が先にＨレベルとなり、少し遅れてクロックイネーブル信号ＣＫＥ０がＨレベルとなった場合を示す。
【００７１】
クロックイネーブル信号ＣＫＥ０は、クロック信号ＣＬＫ１がＨレベルの時にスイッチ２を通過してラッチ回路１８でラッチされ、信号Ｎ１をＨレベルとする。パワーダウンイグジット時はスイッチＳ３の端子ｂ側がオンとなっているため、信号Ｎ１は信号Ｎ２となる。信号Ｎ２は、クロック信号ＣＬＫ１がＬレベルの時にスイッチ１を通過してラッチ回路２０でラッチされ、内部クロック制御信号ＩＣＣＳをＨレベルとする。内部クロック制御信号ＩＣＣＳのＨレベル信号は、ＮＡＮＤ回路１６に入力され、内部クロック信号Ｉ−ＣＬＫの出力を開始させる。
【００７２】
このように本実施の形態では、パワーダウンイグジット時に、クロック信号ＣＬＫ１の立ち下がりのタイミング後に、内部クロック制御信号ＩＣＣＳがＨレベルとなるので、内部クロック信号Ｉ−ＣＬＫのパルス欠けを生じさせず、内部回路の誤動作を未然に防止して信頼性を向上させることができる。
【００７３】
一方、クロックイネーブル信号ＣＫＥ０のＨレベル信号は、ＣＫＥコマンドラッチ回路１３によりクロック信号ＣＬＫ１の立ち上がりエッジのタイミングでラッチされ、クロックイネーブル信号ＣＫＥ１をＨレベルとする。クロックイネーブル信号ＣＫＥ１のＨレベル信号は、パワーダウン制御信号ＰＤ２をＬレベルとしてスモールバッファ１２を非活性化する。このためクロックイネーブル信号ＣＫＥ２はＬレベルに復帰する。
【００７４】
更に、パワーダウン制御信号ＰＤ１の活性化レベル（Ｈレベル）への変化から所定時間遅れて、第２のパワーダウン制御信号ＰＤ２が非活性レベル（Ｌレベル）へ変化する。その結果、パワーダウンイグジット時は、２段のラッチ回路構成だった内部クロック発生回路１５は、第２のパワーダウン制御信号ＰＤ２のＬレベルに応答して、スイッチＳ３が端子ａ側に切り換わり、１段のラッチ回路構成となる。
【００７５】
図９は、パワーダウンイグジット時において、パワーダウン制御信号ＰＤ１がＨレベルとなった場合に、まずクロックイネーブル信号ＣＫＥ０がＨレベルとなり、少し遅れてクロック信号ＣＬＫ１がＨレベルとなった場合を示す。この場合、従来例では図１２に示した通り、内部クロック信号Ｉ−ＣＬＫにパルス欠けが生じた。
【００７６】
クロックイネーブル信号ＣＫＥ０は、クロック信号ＣＬＫ１がＨレベルに切り換わって初めてスイッチ２を通過してラッチ回路１８でラッチされ、信号Ｎ１をＨレベルとする。図８と同様に信号Ｎ１は信号Ｎ２となる。そして信号Ｎ２は、その後、クロック信号ＣＬＫ１がＬレベルに切り換わった時にスイッチ１を通過してラッチ回路２０でラッチされ、内部クロック制御信号ＩＣＣＳをＨレベルとする。
【００７７】
このように本実施の形態では、パワーダウンイグジット時に入力バッファ１０及び１１が活性化されて、クロック信号ＣＬＫ１とクロックイネーブル信号ＣＫＥ０がどのようなタイミングでＨレベルとなった場合でも、クロック信号ＣＬＫ１の立ち下がりのタイミング後に、内部クロック制御信号ＩＣＣＳがＨレベルとなるので、内部クロック信号Ｉ−ＣＬＫのパルス欠けを生じさせず、内部回路の誤動作を未然に防止して信頼性を向上させることができる。
【００７８】
前述した通り、パワーダウン状態からクロックイネーブル信号ＣＫＥがＨレベルに立ち上がって通常モードに切り換わった直後は、スイッチＳ３が端子ｂ側に導通して２段ラッチ回路構成が維持される。そのため、クロックイネーブル信号ＣＫＥ０は、クロック信号ＣＬＫ１の立ち上がりで一旦ラッチされ、さらにクロック信号ＣＬＫ１の立ち下がりで内部クロック制御信号ＩＣＣＳとして出力される。従って、確実に次のクロック信号ＣＬＫ１の立ち上がりエッジから、パルス欠けを有することなく、内部クロック信号Ｉ−ＣＬＫが出力される。
【００７９】
【発明の効果】
以上説明した通り、本発明によれば、パワーダウンイグジット時に内部クロック信号のパルス欠けを生じさせず、内部回路の誤動作を未然に防止して信頼性を向上させた集積回路装置を提供することができる。
【００８０】
また本発明によれば、パワーダウンモード時に、内部クロック信号を停止させて内部回路の動作を停止させると共に、入力バッファを非活性状態とするので、集積回路装置全体の消費電力を更に低減させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の入力回路を集積回路の説明図である。
【図２】本発明の実施の形態の入力回路の構成図である。
【図３】本発明の実施の形態のＣＫＥコマンドラッチ回路の回路図である。
【図４】本発明の実施の形態のパワーダウン制御回路の回路図である。
【図５】入力バッファの回路図である。
【図６】スイッチＳ２とラッチ回路１８の回路図である。
【図７】スイッチＳ３の回路図である。
【図８】本発明の実施の形態の入力回路のタイムチャートである。
【図９】本発明の実施の形態の入力回路のパワーダウンイグジット時のタイムチャートである。
【図１０】従来の入力回路の構成図である。
【図１１】従来の入力回路のタイムチャートである。
【図１２】従来の入力回路のパワーダウンイグジット時のタイムチャートである。
【符号の説明】
１０、１１ 入力バッファ
１２ スモールバッファ
１３ ＣＫＥコマンドラッチ回路
１４ パワーダウン制御回路
１５ 内部クロック発生回路
１６ ＮＡＮＤ回路
１７、１９ インバータ
１８、２０ ラッチ回路
１０２ 入力回路
【発明の属する技術分野】
本発明は、外部から供給されるクロック信号を内部回路に供給する入力回路を有する集積回路装置に関し、特にパワーダウンモードから通常モードへ復帰する時に、内部回路が誤動作することを未然に防止できる入力回路を有する集積回路装置に関する。
【０００２】
【従来の技術】
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の一種にシンクロナスＤＲＡＭ（ＳＤＲＡＭ）がある。ＳＤＲＡＭは、システム側から与えられる外部クロック信号に同期してアドレス、データ、コマンド等の信号が供給され、その外部クロック信号に同期して読出しデータ信号を出力するものであり高速動作が可能である。
【０００３】
しかし、クロック信号の高速化はＳＤＲＡＭの書き込みや読み出し等の頻度を増加させ、ＳＤＲＡＭの消費電力の増大を招いている。そこで、アクセスが行われない場合にＳＤＲＡＭの内部動作を停止させるパワーダウンモードを設け、パワーダウンモード時は、外部クロック信号を取り込む入力バッファを停止させ、不要な内部動作を停止させている。
【０００４】
図１０は、ＳＤＲＡＭ等に設けられた従来の入力回路の構成図である。入力回路には、上位システムから外部クロック信号Ｅ−ＣＬＫとクロックイネーブル信号ＣＫＥとが供給され、図示しない内部回路に内部クロック信号Ｉ−ＣＬＫを出力する。
【０００５】
外部クロック信号Ｅ−ＣＬＫは、入力バッファ１１０を通過してクロック信号ＣＬＫ１となり、ＣＫＥコマンドラッチ回路１１３とインバータ１１９とＮＡＮＤ回路１１６とに供給される。一方、クロックイネーブル信号ＣＫＥは、入力バッファ１１１を通過してクロックイネーブル信号ＣＫＥ０となり、ＣＫＥコマンドラッチ回路１１３とスイッチＳ０とに供給される。
【０００６】
ＣＫＥコマンドラッチ回路１１３は、クロックイネーブル信号ＣＫＥ０をクロック信号ＣＬＫ１の立ち上がりのタイミングでラッチし、クロックイネーブル信号ＣＫＥ１を生成する。スイッチＳ０は、クロック信号ＣＬＫ１がインバータ１１９を介して入力されるため、クロック信号ＣＬＫ１がＬレベルのときオンとなる。ラッチ回路２００は、スイッチＳ０がオンの時にクロックイネーブル信号ＣＫＥ０をラッチして内部クロック制御信号ＩＣＣＳを生成し、ＮＡＮＤ回路１１６に出力する。
【０００７】
ＮＡＮＤ回路１１６は、内部クロック制御信号ＩＣＣＳがＨレベルの時にクロック信号ＣＬＫ１を通過させ、Ｌレベルの時にクロック信号ＣＬＫ１の通過を阻止する。ＮＡＮＤ回路１１６の出力信号は、インバータ１１７で反転されて内部クロック信号Ｉ−ＣＬＫとなり、図示しない内部回路に供給される。
【０００８】
一方、クロックイネーブル信号ＣＫＥはスモールバッファ１１２にも入力され、クロックイネーブル信号ＣＫＥ２となってパワーダウン制御回路１１４に供給される。パワーダウン制御回路１１４は、クロックイネーブル信号ＣＫＥ１、ＣＫＥ２に応答して、パワーダウン制御信号ＰＤ１を入力バッファ１１０及び１１１に出力し、パワーダウン制御信号ＰＤ２をスモールバッファ１１２に出力する。
【０００９】
次に、通常モードからパワーダウンモードに移行するパワーダウンエントリー時の動作について説明する。上位システムから供給されるクロックイネーブル信号ＣＫＥがＬレベルになるとパワーダウンモードに移行する。クロックイネーブル信号ＣＫＥのＬレベル信号は、入力バッファ１１１及びオン状態にあるスイッチＳ０を通過しラッチ回路２００でラッチされ、内部クロック制御信号ＩＣＣＳをＬレベルとする。内部クロック制御信号ＩＣＣＳはＮＡＮＤ回路１１６に入力され、内部クロック信号Ｉ−ＣＬＫの出力を停止させる。
【００１０】
一方、クロックイネーブル信号ＣＫＥがＬレベルになると、クロックイネーブル信号ＣＫＥ１もＬレベルとなり、パワーダウン制御回路１１４は、パワーダウン制御信号ＰＤ１をＬレベルとし、パワーダウン制御信号ＰＤ２をＨレベルとする。これにより入力バッファ１１０及び１１１は非活性状態となり、スモールバッファ１１２は活性状態となる。
【００１１】
次にパワーダウンモードから通常モードに復帰するパワーダウンイグジット時の動作について説明する。上位システムから供給されるクロックイネーブル信号ＣＫＥがＨレベルになると通常モードに復帰する。パワーダウンイグジット時はスモールバッファ１１２は活性状態を維持しているため、クロックイネーブル信号ＣＫＥ２がＨレベルとなる。クロックイネーブル信号ＣＫＥ２がＨレベルとなると、パワーダウン制御回路１１４はパワーダウン制御信号ＰＤ１をＨレベルとし、入力バッファ１１０及び１１１を活性状態とする。
【００１２】
これによりＨレベルのクロックイネーブル信号ＣＫＥは、入力バッファ１１１、スイッチＳ０を通過してラッチ回路２００でラッチされ、内部クロック制御信号ＩＣＣＳはＨレベルになる。そして、内部クロック制御信号ＩＣＣＳのＨレベル信号がＮＡＮＤ回路１１６に入力されるので、内部クロック信号Ｉ−ＣＬＫの出力が再開される。一方、クロックイネーブル信号ＣＫＥ１がＨレベルになると、パワーダウン制御回路１１４はパワーダウン制御信号ＰＤ２をＬレベルとし、スモールバッファ１１２を非活性状態に戻す。
【００１３】
図１１は、従来の入力回路のタイムチャートである。通常モードでは、外部クロック信号Ｅ−ＣＬＫは、入力バッファ１１０の遅延時間だけ遅れてクロック信号ＣＬＫ１となり、内部クロック信号Ｉ−ＣＬＫとして出力される。
【００１４】
パワーダウンエントリー時は、クロックイネーブル信号ＣＫＥがＬレベルとなり、入力バッファ１１１の遅延時間後にクロックイネーブル信号ＣＫＥ０がＬレベルとなる。クロックイネーブル信号ＣＫＥ０は、クロック信号ＣＬＫ１がＬレベルの時にスイッチ０を通過してラッチ回路２００でラッチされ、内部クロック制御信号ＩＣＣＳをＬレベルとする。内部クロック制御信号ＩＣＣＳのＬレベル信号はＮＡＮＤ回路１１６に入力され、内部クロック信号Ｉ−ＣＬＫの出力を停止させる。
【００１５】
一方、クロックイネーブル信号ＣＫＥ０のＬレベル信号は、クロック信号ＣＬＫ１の立ち上がりエッジのタイミングでラッチされ、クロックイネーブル信号ＣＫＥ１がＬレベルとなる。クロックイネーブル信号ＣＫＥ１のＬレベル信号は、パワーダウン制御信号ＰＤ１をＬレベルとして入力バッファ１１０を非活性化し、クロック信号ＣＬＫ１を停止させる。また、パワーダウン制御信号ＰＤ２をＨレベルとしてスモールバッファ１１２を活性化する。
【００１６】
パワーダウンイグジット時は、クロックイネーブル信号ＣＫＥがＨレベルとなり、スモールバッファ１１２の遅延時間後にクロックイネーブル信号ＣＫＥ２がＨレベルとなる。クロックイネーブル信号ＣＫＥ２がＨレベルとなると、パワーダウン制御回路１１４は、パワーダウン制御信号ＰＤ１をＨレベルとして入力バッファ１１０及び１１１を活性化させる。
【００１７】
入力バッファ１１０及び１１１が活性化すると、外部クロック信号Ｅ−ＣＬＫとクロックイネーブル信号ＣＫＥは入力バッファ１１０及び１１１を通過するが、図１１では、クロック信号ＣＬＫ１が先にＨレベルとなり、少し遅れてクロックイネーブル信号ＣＫＥ０がＨレベルとなった場合を示す。この場合の両信号の遅延差については後述する。
【００１８】
クロックイネーブル信号ＣＫＥ０は、クロック信号ＣＬＫ１がＬレベルの時にスイッチ０を通過してラッチ回路２００でラッチされ、内部クロック制御信号ＩＣＣＳをＨレベルとする。内部クロック制御信号ＩＣＣＳのＨレベル信号は、ＮＡＮＤ回路１１６に入力され、内部クロック信号Ｉ−ＣＬＫの出力を開始させる。
【００１９】
一方、クロックイネーブル信号ＣＫＥ０のＨレベル信号は、ＣＫＥコマンドラッチ回路１１３によってクロック信号ＣＬＫ１の立ち上がりエッジのタイミングでラッチされ、クロックイネーブル信号ＣＫＥ１はＨレベルとなる。クロックイネーブル信号ＣＫＥ１のＨレベル信号は、パワーダウン制御信号ＰＤ２をＬレベルとし、スモールバッファ１１２を非活性状態に戻す。このためクロックイネーブル信号ＣＫＥ２はＬレベルとなる。
【００２０】
【発明が解決しようとする課題】
このようにパワーダウンイグジット時は、パワーダウン制御信号ＰＤ１がＨレベルとなり、入力バッファ１１０及び１１１が活性化される。従って、外部クロック信号Ｅ−ＣＬＫとクロックイネーブル信号ＣＫＥが共にＨレベルの場合は、クロック信号ＣＬＫ１とクロックイネーブル信号ＣＫＥ０も共にＨレベルとなる。
【００２１】
しかし、集積回路装置内における入力バッファ１１０、１１１の位置は異なっており、パワーダウン制御信号ＰＤ１が入力バッファ１１０、１１１に入力される時間に差を生じる場合がある。また、入力バッファ１１０、１１１に入力されるパワーダウン制御信号ＰＤ１の波形のなまりや、入力バッファ１１０、１１１の負荷状態、又は遅延時間のばらつき等により、入力バッファ１１０及び１１１が同時に活性化されても、必ずしもクロック信号ＣＬＫ１とクロックイネーブル信号ＣＫＥ０とが同時にＨレベルにならない場合も生じ得る。
【００２２】
図１２は、パワーダウン制御信号ＰＤ１がＨレベルとなった後、クロックイネーブル信号ＣＫＥ０が先にＨレベルとなり、その後にクロック信号ＣＬＫ１がＨレベルとなった場合のタイムチャートである。
【００２３】
この場合は、クロックイネーブル信号ＣＫＥ０のＨレベル信号が、クロック信号ＣＬＫ１のＬレベルの時にスイッチ０を通過してラッチ回路２００でラッチされ、クロック信号ＣＬＫ１がＨレベルの期間中に内部クロック制御信号ＩＣＣＳがＨレベルになってしまう。従って、クロック信号ＣＬＫ１はＮＡＮＤ回路１１６を通過し、図１２に破線で示すようにパルス欠けを生じた内部クロック信号Ｉ−ＣＬＫが出力されてしまう。
【００２４】
このように予め設定されているパルス幅を確保できない内部クロック信号Ｉ−ＣＬＫが出力されると、内部クロック信号Ｉ−ＣＬＫを基準として動作する内部回路の誤動作を招き易く、集積回路装置の信頼性の低下につながる。
【００２５】
そこで本発明は、パワーダウンイグジット時に内部クロック信号のパルス欠けを生じさせず、内部回路の誤動作を未然に防止して信頼性を向上させた集積回路装置を提供することを目的とする。
【００２６】
【課題を解決するための手段】
上記の目的は、外部クロック信号とクロックイネーブル信号とが供給され、前記外部クロック信号から生成した内部クロック信号を内部回路に供給する通常モードと、前記内部クロック信号の供給を停止するパワーダウンモードを有する集積回路装置において、
前記パワーダウンモードから前記通常モードに復帰する場合に、前記クロックイネーブル信号を、前記外部クロック信号の第１のエッジのタイミングで取り込み、前記外部クロック信号の第１とは異なる第２のエッジのタイミングで保持することにより内部クロック制御信号を生成し、前記内部クロック制御信号に応答して、前記内部クロック信号を前記内部回路に供給する内部クロック発生回路を有することを特徴とする集積回路装置を提供することにより達成される。
【００２７】
本発明によれば、パワーダウンモードから通常モードに復帰するパワーダウンイグジット時に、クロックイネーブル信号を、外部クロック信号の第１のエッジ（例えば立ち上がり）のタイミングで取り込み、第２のエッジ（例えば立ち下がり）のタイミングで保持することにより内部クロック制御信号を生成し、この内部クロック制御信号に応答して、外部クロック信号の第２のエッジのタイミング後に、外部クロック信号から生成した内部クロック信号を出力する。従って、内部クロック信号はパルス欠けを生じず、内部回路の誤動作が未然に防止され、集積回路装置の信頼性を向上させることができる。
【００２８】
また、本発明の集積回路装置の内部クロック発生回路は、前記クロックイネーブル信号を、前記外部クロック信号の第１のエッジのタイミングで取り込む第１のラッチ回路と、前記第１のラッチ回路の出力信号を、前記外部クロック信号の第１とは異なる第２のエッジのタイミングで取り込み、前記内部クロック制御信号を生成する第２のラッチ回路とを有し、
更に、前記通常モードから前記パワーダウンモードに移行する時、前記クロックイネーブル信号を前記第２のラッチ回路に送出する第１の状態をとり、前記パワーダウンモードから前記通常モードに復帰する時、前記第１のラッチ回路の出力信号を前記第２のラッチ回路に送出する第２の状態をとるスイッチを有することを特徴とする。
【００２９】
本発明によれば、パワーダウン状態から通常モードに復帰した直後は、スイッチは第２の状態のままであり、第１と第２の２段ラッチ回路構成が維持される。そのため、クロックイネーブル信号は、クロック信号の第１のエッジのタイミングで第１のラッチ回路により一旦ラッチされ、さらにクロック信号の第２のエッジのタイミングで第２のラッチ回路によりラッチされて内部クロック制御信号ＩＣＣＳとして出力される。従って、確実に次のクロック信号の立ち上がりエッジから、パルス欠けを有することなく内部クロック信号が出力されるので、内部クロック信号のパルス欠けによる誤動作が防止され、集積回路装置の信頼性を向上させることができる。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面に従って説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【００３１】
図１は、本発明の実施の形態の入力回路を有する集積回路装置の使用状態を示す説明図である。ＣＰＵ１００は、バス１０４を介してメモリコントローラ１０１と接続されたメモリ０〜３にアクセスする。メモリコントローラ１０１は、各メモリ０〜３に外部クロック信号Ｅ−ＣＬＫを供給すると共に、各メモリ０〜３を通常モード又はパワーダウンモードに制御するためのクロックイネーブル信号ＣＫＥ０〜３を出力する。メモリ０〜３は、クロックイネーブル信号ＣＫＥ０〜３がＨレベルの時通常モードとなり、クロックイネーブル信号ＣＫＥ０〜３がＬレベルの時パワーダウンモードとなる。
【００３２】
メモリ０〜３は、例えばＳＤＲＡＭ等の集積回路装置でそれぞれ同様の構成を有する。メモリ０内の入力回路１０２は、外部クロック信号Ｅ−ＣＬＫを取り込んで内部クロック信号Ｉ−ＣＬＫをＤＬＬ回路１０３に出力する。ＤＬＬ回路１０３は、外部クロック信号Ｅ−ＣＬＫと位相同期した遅延クロック信号ＤＬＬ−ＣＬＫを生成し、図示しないアドレスバッファや出力回路等の内部回路に同期信号として出力する。
【００３３】
一方、クロックイネーブル信号ＣＫＥ０も入力回路１０２に入力される。入力回路１０２は、クロックイネーブル信号ＣＫＥ０がＬレベルとなると内部クロック信号Ｉ−ＣＬＫの出力を停止し、ＤＬＬ回路１０３及び内部回路の動作を停止させ、メモリ０をパワーダウンモードに移行させる。
【００３４】
クロックイネーブル信号ＣＫＥ０がＨレベルとなると、内部クロック信号Ｉ−ＣＬＫの出力が開始され通常モードとなるが、本実施の形態では、通常モードに復帰する時に、パルス欠けのない内部クロック信号Ｉ−ＣＬＫを出力するので、内部回路の誤動作を未然に防止し信頼性を向上させることができる。
【００３５】
図２は、本発明の実施の形態の集積回路装置に内蔵される入力回路１０２の構成図である。入力回路１０２は、上位システムから外部クロック信号Ｅ−ＣＬＫとクロックイネーブル信号ＣＫＥとが供給され、内部クロック信号Ｉ−ＣＬＫを前述したＤＬＬ回路１０３に出力する。
【００３６】
外部クロック信号Ｅ−ＣＬＫは入力バッファ１０に入力されて波形整形され、クロック信号ＣＬＫ１となってＣＫＥコマンドラッチ回路１３、スイッチＳ２、インバータ１９及びＮＡＮＤ回路１６に供給される。一方、クロックイネーブル信号ＣＫＥは入力バッファ１１に入力されて波形整形され、クロックイネーブル信号ＣＫＥ０となってＣＫＥコマンドラッチ回路１３、スイッチＳ２及びスイッチＳ３の端子ａに供給される。
【００３７】
ＣＫＥコマンドラッチ回路１３は、クロックイネーブル信号ＣＫＥ０をクロック信号ＣＬＫ１の立ち上がりのタイミングでラッチし、クロックイネーブル信号ＣＫＥ１を生成する。スイッチＳ２は、クロック信号ＣＬＫ１がＨレベルのときオンとなり、クロックイネーブル信号ＣＫＥ０をラッチ回路１８に出力する。ラッチ回路１８は、スイッチＳ２がオンの時のクロックイネーブル信号ＣＫＥ０をラッチして信号Ｎ１を生成し、スイッチＳ３の端子ｂに出力する。
【００３８】
スイッチＳ３は、パワーダウン制御回路１４から出力されるパワーダウン制御信号ＰＤ２により切り換えられ、通常モードでは端子ａ側に導通となり、パワーダウンモードでは端子ｂ側に導通となる。スイッチＳ１は、クロック信号ＣＬＫ１がインバータ１９を介して入力されるため、クロック信号ＣＬＫ１がＬレベルのときオンとなり、スイッチＳ３の出力信号Ｎ２をラッチ回路２０に出力する。ラッチ回路２０は、スイッチＳ１の出力信号をラッチして内部クロック制御信号ＩＣＣＳを生成し、ＮＡＮＤ回路１６に出力する。
【００３９】
ＮＡＮＤ回路１６は、内部クロック制御信号ＩＣＣＳがＨレベルの時にクロック信号ＣＬＫ１を通過させ、Ｌレベルの時にクロック信号ＣＬＫ１の通過を阻止する。ＮＡＮＤ回路１６の出力信号は、インバータ１７で反転されて内部クロック信号Ｉ−ＣＬＫとなり、前述したＤＬＬ回路１０３に出力される。
【００４０】
一方、クロックイネーブル信号ＣＫＥは、スモールバッファ１２にも入力され、波形整形されてクロックイネーブル信号ＣＫＥ２となり、パワーダウン制御回路１４に出力される。パワーダウン制御回路１４は、クロックイネーブル信号ＣＫＥ１、ＣＫＥ２に応答して、パワーダウン制御信号ＰＤ１を入力バッファ１０及び１１に出力し、パワーダウン制御信号ＰＤ２をスモールバッファ１２とスイッチＳ３とに出力する。
【００４１】
次に、パワーダウンエントリー時の動作について説明する。クロックイネーブル信号ＣＫＥがＬレベルになるとパワーダウンモードへの移行が開始される。クロックイネーブル信号ＣＫＥがＬレベルになると、クロックイネーブル信号ＣＫＥ０もＬレベルになる。スイッチＳ３は通常モードでは端子ａ側に導通状態となっており、クロックイネーブル信号ＣＫＥがＬレベルになった直後のパワーダウンエントリー時も端子ａ側に導通状態を維持している。このためクロックイネーブル信号ＣＫＥ０は、スイッチＳ３を通過して信号Ｎ２となり、クロック信号ＣＬＫ１のＬレベル時に導通するスイッチＳ１を通過してラッチ回路２０でラッチされ、内部クロック制御信号ＩＣＣＳをＬレベルとする。内部クロック制御信号ＩＣＣＳはＮＡＮＤ回路１６に入力され、内部クロック信号Ｉ−ＣＬＫの出力を停止させる。以上の動作は、スイッチＳ３が端子ａ側に導通しているので、従来例と同等である。
【００４２】
このように本実施の形態では、パワーダウンモード時に内部クロック信号Ｉ−ＣＬＫの出力を停止させるので、内部回路の不要な動作を停止させ集積回路装置の消費電力を低減させることができる。
【００４３】
一方、クロックイネーブル信号ＣＫＥがＬレベルになると、クロックイネーブル信号ＣＫＥ１もＬレベルとなり、パワーダウン制御回路１４はパワーダウン制御信号ＰＤ１をＬレベルとし、パワーダウン制御信号ＰＤ２をＨレベルとする。パワーダウン制御信号ＰＤ１のＬレベル信号は、入力バッファ１０及び１１を非活性状態とし、パワーダウン制御信号ＰＤ２のＨレベル信号は、スモールバッファ１２を活性状態とする。また、パワーダウン制御信号ＰＤ２のＨレベル信号はスイッチＳ３にも入力され、スイッチＳ３を端子ｂ側が導通するように切り換える。これにより、パワーダウン時の内部クロック発生回路１５は、従来例と異なり２段のラッチ回路１８、２０によりクロックイネーブル信号ＣＫＥ０を取り込むことになる。
【００４４】
このように本実施の形態では、パワーダウンモード時に、内部クロック信号Ｉ−ＣＬＫの出力を停止させて内部回路の消費電力を低減させると共に、入力バッファ１０及び１１を非活性状態とするので、集積回路装置全体の消費電力を更に低減させることができる。
【００４５】
次に、パワーダウンイグジット時の動作について説明する。クロックイネーブル信号ＣＫＥがＨレベルになると通常モードに復帰する動作が開始される。パワーダウンイグジット時はスモールバッファ１２は活性状態を維持しているため、クロックイネーブル信号ＣＫＥがＨレベルになると、まずクロックイネーブル信号ＣＫＥ２がＨレベルとなる。クロックイネーブル信号ＣＫＥ２がＨレベルとなると、パワーダウン制御回路１４はパワーダウン制御信号ＰＤ１をＨレベルとし、入力バッファ１０及び１１を活性状態とする。入力バッファ１１が活性状態となると、クロックイネーブル信号ＣＫＥは入力バッファ１１を通過し、クロックイネーブル信号ＣＫＥ０がＨレベルとなる。
【００４６】
活性化された入力バッファ１０を通過したクロック信号ＣＬＫ１の立ち上がりのタイミングでスイッチＳ２が導通し、Ｈレベルのクロックイネーブル信号ＣＫＥ０は、ラッチ回路１８によりラッチされて、信号Ｎ１はＨレベルとなる。パワーダウンイグジット時は、スイッチＳ３は端子ｂ側の導通状態を維持しているため、Ｈレベルの信号Ｎ１はスイッチＳ３を通過して信号Ｎ２もＨレベルとなり、スイッチＳ１に入力される。
【００４７】
スイッチＳ１にはインバータ１９を介してクロック信号ＣＬＫ１が入力されるため、Ｈレベルの信号Ｎ２はクロック信号ＣＬＫ１の立ち下がりのタイミングでスイッチＳ１を通過し、ラッチ回路２０によりラッチされて内部クロック制御信号ＩＣＣＳをＨレベルとする。そして、内部クロック制御信号ＩＣＣＳはＮＡＮＤ回路１６に入力されて、内部クロック信号Ｉ−ＣＬＫの出力を再開させる。
【００４８】
このように本実施の形態では、パワーダウンイグジット時に、クロックイネーブル信号ＣＫＥ０がクロック信号ＣＬＫ１の立ち上がりのタイミングで取り込まれ、クロック信号ＣＬＫ１の立ち下がりのタイミング後に、内部クロック制御信号ＩＣＣＳがＨレベルとなるので、内部クロック信号Ｉ−ＣＬＫのパルス欠けを生じさせず、内部回路の誤動作を未然に防止して信頼性を向上させることができる。
【００４９】
一方、クロックイネーブル信号ＣＫＥ０がＨレベルになると、ＣＫＥコマンドラッチ回路１３は、クロックイネーブル信号ＣＫＥ０をクロック信号ＣＬＫ１の立ち上がりのタイミングでラッチし、クロックイネーブル信号ＣＫＥ１をＨレベルにする。
【００５０】
クロックイネーブル信号ＣＫＥ１がＨレベルとなると、パワーダウン制御回路１４はパワーダウン制御信号ＰＤ２をＬレベルとする。パワーダウン信号ＰＤ２のＬレベル信号は、スモールバッファ１２を非活性状態とすると共に、スイッチＳ３を端子ａ側に切り換える。
【００５１】
図３は、本発明の実施の形態のＣＫＥコマンドラッチ回路１３の回路例を示す。ＣＫＥコマンドラッチ回路１３は、Ｐ型トランジスタ４０、４１、４５、４６、５１、Ｎ型トランジスタ４２、４３、４７、４８、４９、５２、インバータ４４、５０、５３、５４を有し、クロック信号ＣＬＫ１の立ち上がりのタイミングでクロックイネーブル信号ＣＫＥ０をラッチし、クロックイネーブル信号ＣＫＥ１を出力する。
【００５２】
クロック信号ＣＬＫ１がＬレベルの時は、Ｎ型トランジスタ４９はオフし、Ｐ型トランジスタ４０、４６はオンとなるため、ノードＮ１０、Ｎ１１は共にＨレベルである。このためＰ型トランジスタ５１とＮ型トランジスタ５２は共にオフとなり、ノードＮ１２はハイインピーダンス状態となる。なお、ノードＮ１０、Ｎ１１は共にＨレベルであるため、Ｎ型トランジスタ４２、４７は共にオンとなっている。
【００５３】
クロック信号ＣＬＫ１がＨレベルになるとＮ型トランジスタ４９はオンとなる。この時クロックイネーブル信号ＣＫＥ０がＬレベルの場合は、インバータ４４によりＮ型トランジスタ４８のゲートがＨレベルとなるため、Ｎ型トランジスタ４８がオンしノードＮ１１をＬレベルとする。一方、クロックイネーブル信号ＣＫＥ０がＨレベルの場合は、Ｎ型トランジスタ４３がオンしノードＮ１０をＬレベルとする。ノードＮ１０又はＮ１１がＬレベルとなると、Ｐ型トランジスタ４５又は４１がオンし、反対側のノードＮ１１又はＮ１０をＨレベルに確定する。
【００５４】
ノードＮ１０がＬレベルでノードＮ１１がＨレベルの場合は、Ｐ型トランジスタ５１はオン、Ｎ型トランジスタ５２はオフとなり、ノードＮ１２はＨレベルとなってインバータ５３、５４によりラッチされる。一方、ノードＮ１０がＨレベルでノードＮ１１がＬレベルの場合は、Ｐ型トランジスタ５１はオフ、Ｎ型トランジスタ５２はオンとなり、ノードＮ１２はＬレベルとなってインバータ５３、５４によりラッチされる。ノードＮ１２からクロックイネーブル信号ＣＫＥ１が出力される。
【００５５】
図４は、本発明の実施の形態のパワーダウン制御回路１４の回路例である。パワーダウン制御回路１４は、ＮＡＮＤ回路６０、６１とインバータ６２とを有し、クロックイネーブル信号ＣＫＥ１、ＣＫＥ２が入力され、パワーダウン制御信号ＰＤ１、ＰＤ２を出力する。
【００５６】
通常モードでは、クロックイネーブル信号ＣＫＥ１がＨレベル、クロックイネーブル信号ＣＫＥ２がＬレベルのため、パワーダウン制御回路１４は初期状態を維持しており、パワーダウン制御信号ＰＤ１がＨレベル、パワーダウン制御信号ＰＤ２がＬレベルである。
【００５７】
パワーダウンエントリー時は、クロックイネーブル信号ＣＫＥ１がＨレベルからＬレベルとなるため、ＮＡＮＤ回路６０によりパワーダウン制御信号ＰＤ２がＨレベルとなり、ＮＡＮＤ回路６１によりパワーダウン制御信号ＰＤ１がＬレベルになる。その結果、入力バッファ１０、１１が非活性状態、スモールバッファ１２が活性状態になる。
【００５８】
一方、パワーダウンイグジット時は、クロックイネーブル信号ＣＫＥ１がＬレベルのままであり、クロックイネーブル信号ＣＫＥ２がＬレベルからＨレベルとなるため、ＮＡＮＤ回路６１によってパワーダウン制御信号ＰＤ１がＨレベルに反転し、パワーダウン制御信号ＰＤ２はＨレベルのままである。パワーダウン制御信号ＰＤ１のＨレベルに応答して入力バッファ１１が活性化した後、クロックイネーブル信号ＣＫＥ１もＨレベルになると、ＮＡＮＤ回路６０によりパワーダウン制御信号ＰＤ２はＬレベルに反転し通常モードに復帰する。また、パワーダウン制御信号ＰＤ２のＬレベルにより、スモールバッファ１２は非活性状態に戻る。
【００５９】
図５は、入力バッファ１０の回路例である。入力バッファ１０は、外部クロック信号Ｅ−ＣＬＫとパワーダウン制御信号ＰＤ１とが入力され、クロック信号ＣＬＫ１を出力する。また、入力バッファ１０は、Ｐ型トランジスタ６５、６６とＮ型トランジスタ６７、６８、６９からなる差動回路７１とインバータ７０とを有する。
【００６０】
入力バッファ１０は、パワーダウン制御信号ＰＤ１がＬレベルの場合は、差動回路７１に電流が流れず非活性状態となる。一方、パワーダウン制御信号ＰＤ１がＨレベルの場合は、差動回路７１が活性状態となり、外部クロック信号Ｅ−ＣＬＫを増幅して波形整形し、クロック信号ＣＬＫ１を出力する。なお、入力バッファ１１及びスモールバッファ１２もほぼ同様の構成を有する。
【００６１】
図６は、スイッチＳ２とラッチ回路１８の回路例である。スイッチＳ２は、Ｐ型トランジスタ７６とＮ型トランジスタ７５によるトランスファーゲート７４とインバータ７３とを有し、ラッチ回路１８は、インバータ７８、７９、８０を有する。
【００６２】
クロックイネーブル信号ＣＫＥ０はトランスファーゲート７４に入力され、クロック信号ＣＬＫ１のＨレベルの期間にトランスファーゲート７４を通過し、ラッチ回路１８でラッチされて信号Ｎ１となる。なお、スイッチＳ１とラッチ回路２０も同様の構成を有する。
【００６３】
図７は、スイッチＳ３の回路例である。スイッチＳ３は、Ｐ型トランジスタ８１とＮ型トランジスタ８２によるトランスファーゲート８６と、Ｐ型トランジスタ８４とＮ型トランジスタ８５によるトランスファーゲート８７と、インバータ８３とを有する。
【００６４】
スイッチＳ３には、クロックイネーブル信号ＣＫＥ０と信号Ｎ１とパワーダウン制御信号ＰＤ２とが入力され、信号Ｎ２を出力する。パワーダウン制御信号ＰＤ２がＬレベルの場合は、トランスファーゲート８６が導通するため、端子ａに入力されるクロックイネーブル信号ＣＫＥ０が信号Ｎ２として出力される。一方、パワーダウン制御信号ＰＤ２がＨレベルの場合は、トランスファーゲート８７が導通するため、端子ｂに入力される信号Ｎ１が信号Ｎ２として出力される。
【００６５】
図８は、本発明の実施の形態の入力回路のタイムチャートを示す。パワーダウンエントリー前の通常モードでは、スイッチＳ３は端子ａ側に導通している。そして、クロック信号ＣＬＫ１の立ち下がりに応答してスイッチＳ１が導通し、Ｈレベルのクロックイネーブル信号ＣＫＥ０がラッチ回路２０でラッチされ、ＮＡＮＤ回路１６を開いた状態にしている。
【００６６】
パワーダウンエントリー時は、クロックイネーブル信号ＣＫＥ、ＣＫＥ０がＬレベルとなり、スイッチＳ３の端子ａを通過した信号Ｎ２もＬレベルとなる。信号Ｎ２は、クロック信号ＣＬＫ１がＬレベルの時にスイッチＳ１を通過してラッチ回路２０でラッチされ、内部クロック制御信号ＩＣＣＳをＬレベルとする。これにより内部クロック信号Ｉ−ＣＬＫは出力を停止する。
【００６７】
一方、クロックイネーブル信号ＣＫＥ０のＬレベル信号は、クロック信号ＣＬＫ１の立ち上がりエッジのタイミングでラッチされ、クロックイネーブル信号ＣＫＥ１をＬレベルとする。クロックイネーブル信号ＣＫＥ１のＬレベル信号は、パワーダウン制御信号ＰＤ１をＬレベルとし、入力バッファ１０及び１１を非活性化してクロック信号ＣＬＫ１を停止させる。また、パワーダウン制御信号ＰＤ２をＨレベルとしてスモールバッファ１２を活性化する。
【００６８】
パワーダウン制御信号ＰＤ１の変化と同時にＨレベルとなる第２のパワーダウン制御信号ＰＤ２に応答して、スイッチＳ３は端子ｂ側に切り換わる。その結果、ラッチ回路１８、２０の２段構成となり、パワーダウンイグジットを待つ。
【００６９】
パワーダウンイグジット時は、クロックイネーブル信号ＣＫＥがＨレベルとなり、スモールバッファ１２の遅延時間後にクロックイネーブル信号ＣＫＥ２がＨレベルとなる。クロックイネーブル信号ＣＫＥ２がＨレベルとなると、パワーダウン制御回路１４は、パワーダウン制御信号ＰＤ１をＨレベルとして入力バッファ１０及び１１を活性化させる。
【００７０】
入力バッファ１０及び１１が活性化すると、外部クロック信号Ｅ−ＣＬＫとクロックイネーブル信号ＣＫＥは入力バッファ１０及び１１を通過するが、図８では、クロック信号ＣＬＫ１が先にＨレベルとなり、少し遅れてクロックイネーブル信号ＣＫＥ０がＨレベルとなった場合を示す。
【００７１】
クロックイネーブル信号ＣＫＥ０は、クロック信号ＣＬＫ１がＨレベルの時にスイッチ２を通過してラッチ回路１８でラッチされ、信号Ｎ１をＨレベルとする。パワーダウンイグジット時はスイッチＳ３の端子ｂ側がオンとなっているため、信号Ｎ１は信号Ｎ２となる。信号Ｎ２は、クロック信号ＣＬＫ１がＬレベルの時にスイッチ１を通過してラッチ回路２０でラッチされ、内部クロック制御信号ＩＣＣＳをＨレベルとする。内部クロック制御信号ＩＣＣＳのＨレベル信号は、ＮＡＮＤ回路１６に入力され、内部クロック信号Ｉ−ＣＬＫの出力を開始させる。
【００７２】
このように本実施の形態では、パワーダウンイグジット時に、クロック信号ＣＬＫ１の立ち下がりのタイミング後に、内部クロック制御信号ＩＣＣＳがＨレベルとなるので、内部クロック信号Ｉ−ＣＬＫのパルス欠けを生じさせず、内部回路の誤動作を未然に防止して信頼性を向上させることができる。
【００７３】
一方、クロックイネーブル信号ＣＫＥ０のＨレベル信号は、ＣＫＥコマンドラッチ回路１３によりクロック信号ＣＬＫ１の立ち上がりエッジのタイミングでラッチされ、クロックイネーブル信号ＣＫＥ１をＨレベルとする。クロックイネーブル信号ＣＫＥ１のＨレベル信号は、パワーダウン制御信号ＰＤ２をＬレベルとしてスモールバッファ１２を非活性化する。このためクロックイネーブル信号ＣＫＥ２はＬレベルに復帰する。
【００７４】
更に、パワーダウン制御信号ＰＤ１の活性化レベル（Ｈレベル）への変化から所定時間遅れて、第２のパワーダウン制御信号ＰＤ２が非活性レベル（Ｌレベル）へ変化する。その結果、パワーダウンイグジット時は、２段のラッチ回路構成だった内部クロック発生回路１５は、第２のパワーダウン制御信号ＰＤ２のＬレベルに応答して、スイッチＳ３が端子ａ側に切り換わり、１段のラッチ回路構成となる。
【００７５】
図９は、パワーダウンイグジット時において、パワーダウン制御信号ＰＤ１がＨレベルとなった場合に、まずクロックイネーブル信号ＣＫＥ０がＨレベルとなり、少し遅れてクロック信号ＣＬＫ１がＨレベルとなった場合を示す。この場合、従来例では図１２に示した通り、内部クロック信号Ｉ−ＣＬＫにパルス欠けが生じた。
【００７６】
クロックイネーブル信号ＣＫＥ０は、クロック信号ＣＬＫ１がＨレベルに切り換わって初めてスイッチ２を通過してラッチ回路１８でラッチされ、信号Ｎ１をＨレベルとする。図８と同様に信号Ｎ１は信号Ｎ２となる。そして信号Ｎ２は、その後、クロック信号ＣＬＫ１がＬレベルに切り換わった時にスイッチ１を通過してラッチ回路２０でラッチされ、内部クロック制御信号ＩＣＣＳをＨレベルとする。
【００７７】
このように本実施の形態では、パワーダウンイグジット時に入力バッファ１０及び１１が活性化されて、クロック信号ＣＬＫ１とクロックイネーブル信号ＣＫＥ０がどのようなタイミングでＨレベルとなった場合でも、クロック信号ＣＬＫ１の立ち下がりのタイミング後に、内部クロック制御信号ＩＣＣＳがＨレベルとなるので、内部クロック信号Ｉ−ＣＬＫのパルス欠けを生じさせず、内部回路の誤動作を未然に防止して信頼性を向上させることができる。
【００７８】
前述した通り、パワーダウン状態からクロックイネーブル信号ＣＫＥがＨレベルに立ち上がって通常モードに切り換わった直後は、スイッチＳ３が端子ｂ側に導通して２段ラッチ回路構成が維持される。そのため、クロックイネーブル信号ＣＫＥ０は、クロック信号ＣＬＫ１の立ち上がりで一旦ラッチされ、さらにクロック信号ＣＬＫ１の立ち下がりで内部クロック制御信号ＩＣＣＳとして出力される。従って、確実に次のクロック信号ＣＬＫ１の立ち上がりエッジから、パルス欠けを有することなく、内部クロック信号Ｉ−ＣＬＫが出力される。
【００７９】
【発明の効果】
以上説明した通り、本発明によれば、パワーダウンイグジット時に内部クロック信号のパルス欠けを生じさせず、内部回路の誤動作を未然に防止して信頼性を向上させた集積回路装置を提供することができる。
【００８０】
また本発明によれば、パワーダウンモード時に、内部クロック信号を停止させて内部回路の動作を停止させると共に、入力バッファを非活性状態とするので、集積回路装置全体の消費電力を更に低減させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の入力回路を集積回路の説明図である。
【図２】本発明の実施の形態の入力回路の構成図である。
【図３】本発明の実施の形態のＣＫＥコマンドラッチ回路の回路図である。
【図４】本発明の実施の形態のパワーダウン制御回路の回路図である。
【図５】入力バッファの回路図である。
【図６】スイッチＳ２とラッチ回路１８の回路図である。
【図７】スイッチＳ３の回路図である。
【図８】本発明の実施の形態の入力回路のタイムチャートである。
【図９】本発明の実施の形態の入力回路のパワーダウンイグジット時のタイムチャートである。
【図１０】従来の入力回路の構成図である。
【図１１】従来の入力回路のタイムチャートである。
【図１２】従来の入力回路のパワーダウンイグジット時のタイムチャートである。
【符号の説明】
１０、１１ 入力バッファ
１２ スモールバッファ
１３ ＣＫＥコマンドラッチ回路
１４ パワーダウン制御回路
１５ 内部クロック発生回路
１６ ＮＡＮＤ回路
１７、１９ インバータ
１８、２０ ラッチ回路
１０２ 入力回路
Claims (5)
- 外部クロック信号とクロックイネーブル信号とが供給され、前記外部クロック信号から生成した内部クロック信号を内部回路に供給する通常モードと、前記内部クロック信号の供給を停止するパワーダウンモードを有する集積回路装置であって、
前記パワーダウンモードから前記通常モードに復帰する場合に、前記クロックイネーブル信号を、前記外部クロック信号の第１のエッジのタイミングで取り込み、前記外部クロック信号の第１とは異なる第２のエッジのタイミングで保持することにより内部クロック制御信号を生成し、前記内部クロック制御信号に応答して、前記内部クロック信号を前記内部回路に供給する内部クロック発生回路を有し、
前記内部クロック発生回路は、前記クロックイネーブル信号を、前記外部クロック信号の第１のエッジのタイミングで取り込む第１のラッチ回路と、
前記第１のラッチ回路の出力信号を、前記外部クロック信号の第１とは異なる第２のエッジのタイミングで取り込み、前記内部クロック制御信号を生成する第２のラッチ回路とを有する集積回路装置おいて、
前記通常モードから前記パワーダウンモードに移行する時、前記クロックイネーブル信号を前記第２のラッチ回路に送出する第１の状態をとり、
前記パワーダウンモードから前記通常モードに復帰する時、前記第１のラッチ回路の出力信号を前記第２のラッチ回路に送出する第２の状態をとるスイッチを有することを特徴とする集積回路装置。 - 請求項１において、
前記内部クロック発生回路は、前記内部クロック制御信号に応答して、前記外部クロック信号を前記内部クロック信号として前記内部回路に供給又は停止するゲート回路を有することを特徴とする集積回路装置。 - 請求項１において、
前記外部クロック信号が供給され、該信号を前記内部クロック発生回路に出力するクロック信号用入力バッファと、
前記クロックイネーブル信号が供給され、該信号を前記内部クロック発生回路に出力するイネーブル信号用入力バッファと、
パワーダウンモード時に、前記クロックイネーブル信号に応答して、前記クロック信号用入力バッファ及び前記イネーブル信号用入力バッファを非活性状態にするパワーダウン制御回路とを有することを特徴とする集積回路装置。 - 請求項１において、
前記外部クロック信号が供給され、該信号を前記内部クロック発生回路に出力するクロック信号用入力バッファと、
前記クロックイネーブル信号が供給され、該信号を前記内部クロック発生回路に出力するイネーブル信号用入力バッファと、
パワーダウンモード時に、前記クロックイネーブル信号に応答して、前記クロック信号用入力バッファ及び前記イネーブル信号用入力バッファを非活性状態にするパワーダウン制御回路とを有し、
前記パワーダウン制御回路は、前記クロックイネーブル信号に応答して、前記スイッチに前記第１と第２の状態を切り換える制御信号を出力することを特徴とする集積回路装置。 - 請求項４において、
前記パワーダウンモード時に活性化され、前記クロックイネーブル信号を前記パワーダウン制御回路に供給するスモールバッファを有し、
前記パワーダウンモードから前記通常モードに復帰する時、前記パワーダウン制御回路は、前記スモールバッファから供給されるクロックイネーブル信号に応答して、前記クロック信号用入力バッファ及び前記イネーブル信号用入力バッファを活性状態に復帰させる第１の制御信号を出力し、その後、前記スイッチを前記第２の状態から前記第１の状態に切り換える第２の制御信号を出力することを特徴とする集積回路装置。
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