KR101024136B1 - 반도체 메모리 장치의 글로벌 입출력 라인 드라이버 - Google Patents

반도체 메모리 장치의 글로벌 입출력 라인 드라이버 Download PDF

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Abstract

본 발명은, 메인 증폭기의 출력 데이타를 구동하여 출력하는 제1 구동부와, 상기 제1 구동부의 출력 데이타를 구동하여 글로벌 입출력 라인으로 출력하는 제2 구동부를 포함하며, 읽기 동작에서는 상기 제1 구동부와 상기 제2 구동부가 활성화되어 상기 메인 증폭기의 출력 데이타를 상기 글로벌 입출력 라인으로 구동하여 출력하고, 쓰기 동작 또는 테스트 모드에서는 상기 제1 구동부와 상기 제2 구동부가 비활성화되며, 상기 쓰기 동작에서 상기 제2 구동부는 상기 제1 구동부의 출력단에 전달된 이전의 데이타를 래치하여 읽기 데이타와 쓰기 데이타 간의 충돌을 방지하는 반도체 메모리 장치의 글로벌 입출력 라인 드라이버에 관한 것이다.
드라이버, 글로벌 입출력 라인, 테스트 모드, 메인 증폭기

Description

반도체 메모리 장치의 글로벌 입출력 라인 드라이버{Global input/output line driver of semiconductor memory device}
도 1은 반도체 메모리 장치를 설명하기 위하여 도시한 블럭도이다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 글로벌 입출력 라인 드라이버를 설명하기 위하여 도시한 블럭도이다.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 글로벌 입출력 라인 드라이버를 설명하기 위하여 도시한 회로도이다.
도 4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 글로벌 입출력 라인 드라이버의 동작을 설명하기 위하여 도시한 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 메모리 셀 20: 비트라인 센스 앰프
30: 메인 증폭기 40: 입출력 패드
100: 글로벌 입출력 라인 드라이버
110: 제1 구동부 110a: 제1 드라이버 제어부
110b: 제1 드라이버 120: 제2 구동부
120a: 제2 드라이버 제어부 120a-1: 지연부
120a-2: 래치부 120b: 제2 드라이버
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 반도체 메모리 장치의 글로벌 입출력 라인 드라이버에 관한 것이다.
일반적으로, 반도체 메모리 장치는 데이타를 저장하는 메모리 셀, 비트라인 센스 앰프, 메인 증폭기, 글로벌 입출력 라인 드라이버를 포함하는 다수의 메모리 뱅크와, 외부의 데이타를 메모리 뱅크로 전송하거나 메모리 뱅크의 데이타를 인가받아 외부로 전송하는 입출력 패드와, 상기 메모리 뱅크와 입출력 패드 간을 연결하는 글로벌 입출력 라인(Global input/output line; GIO)을 포함한다.
상기 글로벌 입출력 라인 드라이버는 메인 증폭기에 의해 증폭된 데이타를 글로벌 입출력 라인(GIO)으로 전달하는 역할을 한다.
상기 글로벌 입출력 라인 드라이버는 메모리가 쓰기 동작일 때에는 동작할 필요가 없는데, 쓰기 동작일 때 글로벌 입출력 라인 드라이버가 동작한다면 읽기 데이타와 쓰기 데이타가 충돌하는 경우가 발생하여 데이타가 소실되거나 하는 문제가 있다. 또한, 글로벌 입출력 라인 드라이버는 메모리가 테스트 모드에서 동작할 때에는 동작할 필요가 없는데, 테스트 모드에서 동작하게 되면 쓸모없는 전류를 소 비하게 되어 저전력 반도체 메모리 소자를 구현하기가 어렵다는 문제가 있다.
일반적으로, 글로벌 입출력 라인 드라이버는 PMOS 트랜지스터와 NMOS 트랜지스터로 구성하는데, PMOS 트랜지스터와 NMOS 트랜지스터의 싸이즈(Size)가 크게 되면 드라이버를 구동하는 전력이 많이 소모되고 저전력 반도체 메모리 소자를 구현하는데 장애가 될 수 있으며, PMOS 트랜지스터와 NMOS 트랜지스터가 동시에 턴-온(turn on)되는 경우에는 관통 전류가 생기는 현상이 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 쓰기 동작과 테스트 모드에서는 동작하지 않으면서 소비 전력을 줄일 수 있고 관통 전류가 발생하는 현상을 억제할 수 있는 반도체 메모리 장치의 글로벌 입출력 라인 드라이버를 제공함에 있다.
본 발명은, 메인 증폭기의 출력 데이타를 구동하여 출력하는 제1 구동부와, 상기 제1 구동부의 출력 데이타를 구동하여 글로벌 입출력 라인으로 출력하는 제2 구동부를 포함하며, 읽기 동작에서는 상기 제1 구동부와 상기 제2 구동부가 활성화되어 상기 메인 증폭기의 출력 데이타를 상기 글로벌 입출력 라인으로 구동하여 출력하고, 쓰기 동작 또는 테스트 모드에서는 상기 제1 구동부와 상기 제2 구동부가 비활성화되며, 상기 쓰기 동작에서 상기 제2 구동부는 상기 제1 구동부의 출력단에 전달된 이전의 데이타를 래치하여 읽기 데이타와 쓰기 데이타 간의 충돌을 방지하 는 반도체 메모리 장치의 글로벌 입출력 라인 드라이버를 제공한다.
상기 제1 구동부는, 데이타를 구동하여 출력하기 위한 제1 드라이버와, 드라이버 인에이블 신호와 입력 신호에 따라 상기 메인 증폭기의 출력 데이타를 상기 제1 드라이버로 전송하고 드라이버 인에이블 신호와 입력 신호에 따라 상기 제1 드라이버를 제어하기 위한 제1 드라이버 제어부를 포함하며, 상기 제2 구동부는, 데이타를 구동하여 상기 글로벌 입출력 라인으로 출력하기 위한 제2 드라이버와, 상기 제1 구동부의 출력 데이타를 래치하고 드라이버 인에이블 신호와 입력 신호에 따라 상기 제2 드라이버를 제어하기 위한 제2 드라이버 제어부를 포함할 수 있다.
상기 드라이버 인에이블 신호는 메인 증폭기의 출력 데이타를 글로벌 입출력 라인으로 전달하기 위해 상기 제1 및 제2 구동부를 인에이블 시키는 신호로서 하이 레벨일 때 활성화되는 신호이고, 상기 입력 신호는 테스트 모드임을 알리는 신호에 반대되는 위상을 가지는 신호로서 테스트 모드일 때는 로우 레벨로서 비활성화되고 테스트 모드가 아닐 때 하이 레벨로 활성화되는 신호이다.
제1 드라이버는, 전원 전압 단자와 상기 제1 드라이버의 출력단 사이에 접속된 PMOS 트랜지스터 및 접지 전압 단자와 상기 제1 드라이버의 출력단 사이에 접속된 NMOS 트랜지스터를 포함한다.
상기 제1 드라이버 제어부는, 드라이버 인에이블 신호와 입력 신호를 논리 조합하여 출력하는 낸드 게이트와, 상기 낸드 게이트의 출력 신호를 반전시켜 제어 신호를 출력하는 인버터와, 상기 제어 신호와 상기 제어 신호가 반전된 신호에 의해 제어되어 상기 메인 증폭기의 출력 데이타가 반전된 데이타를 선택적으로 전송 하는 제1 전송 게이트와, 상기 제어 신호와 상기 제어 신호가 반전된 신호에 의해 제어되어 상기 메인 증폭기의 출력 데이타를 선택적으로 전송하는 제2 전송 게이트와, 상기 제1 전송 게이트의 출력단과 전원 전압 단자 사이에 접속되고 상기 제어 신호에 의해 제어되는 PMOS 트랜지스터와, 상기 제2 전송 게이트의 출력단과 접지 전압 단자 사이에 접속되고 상기 제어 신호가 반전된 신호에 의해 제어되는 NMOS 트랜지스터를 포함할 수 있다.
상기 제2 드라이버는, 전원 전압 단자와 상기 글로벌 입출력 라인 사이에 직렬 연결된 제1 및 제2 PMOS 트랜지스터들과, 접지 전압 단자와 글로벌 입출력 라인 사이에 직렬 연결된 제1 및 제2 NMOS 트랜지스터들을 포함한다. 상기 제1 PMOS 트랜지스터는, 드라이버 인에이블 신호와 입력 신호가 낸드 게이트를 통해 논리 조합되고 상기 낸드 게이트의 출력 신호가 소정 시간 지연된 신호를 게이트 입력으로 받고, 상기 제2 PMOS 트랜지스터는 상기 제1 구동부의 출력 데이타가 반전되어 게이트로 입력되며, 상기 제1 NMOS 트랜지스터는 상기 제1 PMOS 트랜지스터의 게이트가 입력받는 신호가 반전된 신호를 게이트 입력으로 받고, 상기 제2 NMOS 트랜지스터는 상기 제1 구동부의 출력 데이타가 반전되어 게이트로 입력될 수 있다.
상기 제2 드라이버 제어부는, 드라이버 인에이블 신호와 입력 신호가 낸드 게이트를 통해 논리 조합되고 상기 낸드 게이트의 출력 신호가 반전된 신호를 소정 시간 지연시키거나 반전시켜 상기 제2 드라이버로 출력하는 지연부와, 상기 제1 구동부의 출력 데이타를 래치하는 래치부를 포함할 수 있다. 상기 지연부는, 드라이버 인에이블 신호와 입력 신호가 낸드 게이트를 통해 논리 조합되고 상기 낸드 게 이트의 출력 신호가 반전된 신호를 반전시켜 상기 제2 드라이버로 출력하는 제1 인버터와, 상기 제1 인버터의 출력을 반전시켜 상기 제2 드라이버로 출력하는 제2 인버터를 포함하고, 상기 래치부는, 상기 제1 구동부의 출력 데이타를 반전시키는 제3 인버터와, 상기 제3 인버터의 출력을 입력으로 받고 상기 제2 인버터의 출력 신호에 의해 제어되는 클락 인버터를 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 반도체 메모리 장치를 설명하기 위하여 도시한 블럭도이다.
도 1을 참조하면, 반도체 메모리 장치는 크게 데이타를 저장하는 메모리 셀(10), 비트라인 센스 앰프(20), 메인 증폭기(Main Amplifier; 30), 글로벌 입출력 라인 드라이버(100)를 포함하는 다수의 메모리 뱅크와, 외부의 데이타를 상기 메모리 뱅크로 전송하거나 상기 메모리 뱅크의 데이타를 인가받아 외부로 전송하는 입출력 패드(40)와, 상기 메모리 뱅크와 입출력 패드(40) 간을 연결하는 글로벌 입출력 라인(GIO)을 포함한다. 글로벌 입출력 라인 드라이버(100)는 메인 증폭기(30)에 의해 증폭된 데이타를 글로벌 입출력 라인(GIO)으로 전달하는 역할을 한다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 글로벌 입 출력 라인 드라이버를 설명하기 위하여 도시한 블럭도이다.
도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 글로벌 입출력 라인 드라이버(100)는, 메인 증폭기(30)의 출력 데이타(Q, QB)을 구동하여 출력단(GIOP)으로 출력하는 제1 구동부(110)와, 제1 구동부(110)의 출력 데이타를 글로벌 입출력 라인(GIO)으로 전달하는 제2 구동부(120)를 포함한다. 즉, 글로벌 입출력 라인 드라이버(100)는, 메인 증폭기의 출력 데이타를 글로벌 입출력 라인(GIO)으로 전달하기 위하여 1 단계로 제1 구동부(110)를 거치고 2 단계로 제2 구동부(120)를 거쳐 데이타가 글로벌 입출력 라인(GIO)으로 전달되도록 한다. 제1 구동부(110)는, 데이타를 구동하여 출력하기 위한 제1 드라이버(110b)와, 드라이버 인에이블 신호(EN)와 입력 신호(TPARAB)에 따라 메인 증폭기(30)의 출력 데이타를 제1 드라이버(110b)로 전송하고 드라이버 인에이블 신호(EN)와 입력 신호(TPARAB)에 따라 제1 드라이버(110b)를 제어하기 위한 제1 드라이버 제어부(110a)를 포함한다. 제2 구동부(120)는, 데이타를 구동하여 글로벌 입출력 라인(GIO)으로 출력하기 위한 제2 드라이버(120b)와, 제1 드라이버(110b)의 출력 데이타를 래치하고 드라이버 인에이블 신호(EN)와 입력 신호(TPARAB)에 따라 제2 드라이버(120b)를 제어하기 위한 제1 드라이버 제어부(120a)를 포함한다.
드라이버 인에이블 신호(EN)는 메인 증폭기(30)의 출력 데이타를 글로벌 입출력 라인(GIO)으로 전달하기 위해 제1 및 제2 구동부(110, 120)를 인에이블 시키는 신호로서 하이 레벨일 때 활성화되는 신호이고, 입력 신호(TPARAB)는 테스트 모드임을 알리는 신호에 반대되는 위상을 가지는 신호로서 테스트 모드일 때는 로우 레벨로서 비활성화되고 테스트 모드가 아닐 때 하이 레벨로 활성화되는 신호이다.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 글로벌 입출력 라인 드라이버를 설명하기 위하여 도시한 회로도이다.
도 3을 참조하면, 제1 드라이버 제어부(110a)는, 드라이버 인에이블 신호(EN)와 입력 신호(TPARAB) 신호를 논리 조합하여 출력하는 낸드(NAND) 게이트(ND1)와, 낸드 게이트(ND1)의 출력 신호를 반전시켜 제어 신호(PCGP)를 출력하는 인버터(INV1)를 포함한다. 드라이버 인에이블 신호(EN)는 메인 증폭기의 출력을 글로벌 입출력 라인으로 전달하기 위한 글로벌 입출력 라인 드라이버(100)를 인에이블(Enable)시키는 신호로서 하이 레벨(High Level)일 때 활성화되는 신호이다. 입력 신호(TPARA)는 테스트 모드임을 알려주는 입력 신호(TPARA)에 반대되는 위상을 가지는 신호로서 테스트 모드일 때는 비활성화되고 테스트 모드가 아닐 때 활성화되는 신호이다. 인버터(INV2)는 제어 신호(PCGP)를 반전시켜 제어 신호(PCGN)을 출력한다.
또한, 제1 드라이버 제어부(110a)는, 제어 신호(PCGP)와 제어 신호(PCGN)에 의해 제어되고 데이타를 선택적으로 전송하는 전송 게이트(TG1)와, 제어 신호(PCGP)와 제어 신호(PCGN)에 의해 제어되어 데이타(QB)를 선택적으로 전송하는 전송 게이트(TG2)를 포함한다. 메인 증폭기의 출력 데이타(Q)는 인버터(INV3)에 의해 반전되어 전송 게이트(TG1)로 입력된다. 전송 게이트(TG1)의 출력단(PU)과 전원 전압(VDD) 단자 사이에는 제어 신호(PCGP)에 의해 제어되는 PMOS 트랜지스터(PM2)가 접속된다. 전송 게이트(TG2)의 출력단(PD)과 접지 전압(VSS) 단자 사이에는 제어 신호(PCGN)에 의해 제어되는 NMOS 트랜지스터(NM2)가 접속된다.
제1 드라이버(110b)는, 전원 전압(VDD) 단자와 제1 구동부(110)의 출력단(GIOP) 사이에 접속되고 전송 게이트(TG1)의 출력단(PU)을 게이트 입력으로 받는 PMOS 트랜지스터(PM1)과, 접지 전압(VSS) 단자와 제1 구동부(110)의 출력단(GIOP) 사이에 접속되고 전송 게이트(TG2)의 출력단(PD)을 게이트 입력으로 받는 NMOS 트랜지스터(NM1)를 포함한다. 제1 드라이버(110b)를 구성하는 PMOS 트랜지스터(PM1)와 NMOS 트랜지스터(NM1)는 메인 증폭기(30)로부터의 데이타(Q, QB)가 제1 구동부(110)의 출력단(GIOP)로 전달되는 과정에서 나타나는 관통 전류를 줄이기 위하여 트랜지스터의 폭(Transistor Width)을 줄일 필요가 있다.
제2 드라이버 제어부(120a)는, 제어 신호(PCGP)를 소정 시간 지연시켜 제2 드라이버(120b)로 출력하는 지연부(120a-1)와, 제1 구동부(110)의 출력단(GIOP)에 전달된 데이타를 래치하는 래치부(120a-2)를 포함한다. 지연부(120a-1)는 제어 신호(PCGP)를 반전시켜 제2 드라이버(120b)로 출력하는 인버터(INV7)와, 인버터(INV7)의 출력을 반전시켜 제2 드라이버(120b)로 출력하는 인버터(INV8)를 포함한다. 래치부(120a-2)는 제1 구동부(110)의 출력단(GIOP)에 전달된 데이타를 반전시키는 인버터(INV9)와, 인버터(INV9)의 출력을 입력으로 받고 인버터(INV8)의 출력 신호에 의해 제어되는 클락 인버터(Clocked Inverter; INV10)를 포함한다. 제1 구동부(110)의 출력단(GIOP)에 전달된 데이타는 인버터(INV9)에 의해 반전되어 제2 드라이버(120b)로 전달된다. 제1 구동부(110)의 출력단(GIOP)은 래치부(120a-2)의 인버터(INV9) 입력으로 사용되고, 드라이버 인에이블 신호(EN)와 입력 신호 (TPARAB)를 이용하여 만들어진 제어 신호(PCGP)는 지연부(120a-1)를 거쳐 래치부(120a-2)와 제2 드라이버(120b)를 제어한다.
드라이버 인에이블 신호(EN) 신호가 로우 레벨이 되면 제1 드라이버(110)의 출력단(GIOP)의 전위가 불안정하므로 이를 방지하기 위하여 드라이버 인에이블(EN) 신호가 로우 레벨인 경우에만 동작하는 클럭 인버터(Clocked Inverter; INV10)를 사용하여 제1 드라이버(110)의 출력단(GIOP)의 전위가 이전의 상태를 유지할 수 있도록 한다.
제2 드라이버(120b)는, 전원 전압(VDD) 단자와 글로벌 입출력 라인(GIO) 사이에 직렬 연결된 PMOS 트랜지스터들(PM3, PM4)과, 접지 전압(VSS) 단자와 글로벌 입출력 라인(GIO) 사이에 직렬 연결된 NMOS 트랜지스터들(NM3, NM4)을 포함한다. PMOS 트랜지스터(PM3)는 제어 신호(PCGP)가 인버터(INV7)에 의해 반전된 신호를 게이트 입력으로 받고, PMOS 트랜지스터(PM4)는 래치부(120a-2)의 출력(GIOPB)을 게이트 입력으로 받는다. 제1 구동부(110)의 출력 데이타는 인버터(INV9)에 의해 반전되어 PMOS 트랜지스터(PM4)의 게이트로 입력된다. NMOS 트랜지스터(PM3)는 제어 신호(PCGP)가 인버터들(INV7, INV8)에 의해 지연된 신호를 게이트 입력으로 받고, NMOS 트랜지스터(NM4)는 래치부(120a-2)의 출력(GIOPB)을 게이트 입력으로 받는다. 제1 구동부(110)의 출력 데이타는 인버터(INV9)에 의해 반전되어 NMOS 트랜지스터(NM4)의 게이트로 입력된다.
본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 글로벌 입출력 라인 드라이버는, 1 단계로 메인 증폭기(30)의 출력을 출력단(GIOP)으로 전달하는 제 1 구동부(110)를 사용하고, 2단계로 제1 구동부(110)의 출력단(GIOP)을 글로벌 입출력 라인(GIO)으로 전달하는 제2 구동부(120)를 사용한다. 1 단계로 사용하는 제1 드라이버(110a)의 PMOS 트랜지스터(PM1)와 NMOS 트랜지스터(NM1)의 폭을 줄여서 제1 구동부(110)에서 발생하는 관통 전류를 줄이고, 2 단계로 사용하는 제2 드라이버(120b)의 PMOS 트랜지스터(PM3, PM4) 및 NMOS 트랜지스터(NM3, NM4)의 폭은 크게 하여 글로벌 입출력 라인(GIO)으로의 전달 속도를 빠르게 한다.
제2 구동부(120)는, 글로벌 입출력 라인(GIO)이 데이타 입출력을 공유하는 구조이므로, 드라이버 인에이블(EN) 신호를 이용하여 읽기(Read) 동작에서는 제1 구동부(110)의 출력단(GIOP)에 전달된 데이타를 글로벌 입출력 라인(GIO)으로 전달하고, 쓰기(Write) 동작에서는 제1 구동부(110)의 출력단(GIOP)에 전달된 데이타가 글로벌 입출력 라인(GIO)로 전달되는 것을 막아서 읽기 데이타와 쓰기 데이타가 충돌하는 경우를 방지한다.
이하에서, 본 발명의 실시예에 따른 반도체 메모리 장치의 글로벌 입출력 라인 드라이버의 동작을 상세하게 설명한다.
도 4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 글로벌 입출력 라인 드라이버의 동작을 설명하기 위하여 도시한 타이밍도이다.
도 3 및 도 4를 참조하면, 드라이버 인에이블 신호(EN)가 하이 레벨이 되어 인에이블(Enable) 되고, 테스트 모드가 아니어서 입력 신호(TPARA)가 로우 레벨이고 입력 신호(TPARA)가 하이 레벨인 경우에는, 드라이버 인에이블 신호(EN)와 입력 신호(TPARAB) 신호를 논리 조합하여 출력하는 낸드(NAND) 게이트(ND1)는 로우 레벨 의 신호를 출력하고, 낸드 게이트(ND1)의 출력 신호는 인버터(INV1)를 통해 반전되므로 제어 신호(PCGP)는 하이 레벨을 갖는다. 제어 신호(PCGP)를 게이트 입력으로 받는 PMOS 트랜지스터(PM2)는 오프(Off)되고, 제어 신호(PCGP)가 인버터(INV2)에 의해 반전된 제어 신호(PCGN)는 로우 레벨을 가지므로 NMOS 트랜지스터(NM2)도 오프된다. 제어 신호(PCGP)와 제어 신호(PCGN)에 의해 제어되는 전송 게이트들(TG1, TG2)은 온(On)이 되어 활성화된다. 메인 증폭기(30)를 통해서 증폭된 데이타(Q)는 인버터(INV3)를 거쳐 전송 게이트(TG1)을 통하여 노드(PU)에 전달된다. 또한, 메인 증폭기(30)를 통해서 증폭된 데이타(QB)는 전송 게이트(TG2)을 통하여 노드(PN)에 전달된다.
데이타(Q)가 하이 레벨인 경우에는, 노드(PU)가 로우 레벨이 되어 PMOS 트랜지스터(PM1)가 온(On)이 되고, 제1 구동부(110)의 출력단(GIOP) 전위가 전원전압(VDD) 레벨로 변한다. 제1 구동부(110)의 출력단(GIOP) 데이타는, 래치부(120a-2)의 인버터(INV9)를 거쳐 제2 드라이버(120b)의 PMOS 트랜지스터(PM4)와 NMOS 트랜지스터(NM4)의 게이트로 입력된다. 따라서, 래치부(120a-2)의 출력(GIOPB)이 로우 레벨을 가지므로 PMOS 트랜지스터(PM4)는 온(On)이 되고 NMOS 트랜지스터(NM4)는 오프되며, 글로벌 입출력 라인(GIO)의 전위는 전원전압(VDD) 레벨을 갖는다.
데이타(Q)가 로우 레벨인 경우에는, 데이타(QB)가 데이타(Q)와 반대의 위상을 가지므로 노드(PD)가 하이 레벨이 되어 NMOS 트랜지스터(NM1)가 온(On)이 되고, 제1 구동부(110)의 출력단(GIOP) 전위가 접지전압(VSS) 레벨로 변한다. 데이타(Q)가 로우 레벨인 경우에는 제1 구동부(110)의 출력단(GIOP)이 접지전압 레벨로서 로 우 레벨이 되고, 래치부(102a-2)의 출력(GIOPB)은 하이 레벨이 되므로 NMOS 트랜지스터(NM4)는 온(On)이 되고 PMOS 트랜지스터(PM4)는 오프되며, 글로벌 입출력 라인(GIO) 전위는 접지전압(VSS) 레벨을 갖는다.
드라이버 인에이블 신호(EN)가 로우 레벨이 되어 디스에이블(Disable) 되는 경우에는, 드라이버 인에이블 신호(EN)와 입력 신호(TPARAB) 신호를 논리 조합하여 출력하는 낸드 게이트(ND1)는 입력 신호(TPARAB)에 무관하게 항상 하이 레벨의 신호를 출력하고, 낸드 게이트(ND1)의 출력 신호는 인버터(INV1)를 통해 반전되므로 제어 신호(PCGP)는 로우 레벨을 갖는다. 제어 신호(PCGP)를 게이트 입력으로 받는 PMOS 트랜지스터(PM2)는 온(On)되어 노드(PU)는 전원전압(VDD) 레벨인 하이 레벨이 된다. 따라서, 노드(PU)의 전위 상태에 따라 제어되는 PMOS 트랜지스터(PM1)는 오프(Off) 된다.
한편, 드라이버 인에이블 신호(EN)가 로우 레벨이 되어 디스에이블(Disable) 되는 경우에, 제어 신호(PCGP)가 로우 레벨을 가지므로 제어 신호(PCGP)가 인버터(INV2)에 의해 반전된 제어 신호(PCGN)는 하이 레벨을 가지므로 NMOS 트랜지스터(NM2)는 온(On)되어 노드(PD)는 접지전압(VSS) 레벨인 로우 레벨이 된다. 따라서, 노드(PD)의 전위 상태에 따라 제어되는 NMOS 트랜지스터(NM1)는 오프(Off)된다.
이때, 제1 구동부(110)의 출력단(GIOP)은 인버터(INV9)와 인버터(INV10)로 구성된 래치부(120a-2)에 의해서 이전의 상태를 유지하며, 제어 신호(PCGP)가 인버터(INV7)에 의해 반전된 신호에 의해 제어되는 PMOS 트랜지스터(PM3)와 제어 신호(PCGP)가 인버터들(INV7, INV8)에 의해 지연된 신호에 의해 제어되는 NMOS 트랜지 스터(NM3)는 오프되므로 제2 드라이버(120b)는 동작하지 않는다. 따라서, 라이트(Write)되는 데이타와의 충돌이 방지된다.
테스트 모드에서는 입력 신호(TPARA)가 하이 레벨이 되고 입력 신호(TPARA)가 반전된 신호인 입력 신호(TPARAB)는 로우 레벨이 되므로, 드라이버 인에이블 신호(EN)와 입력 신호(TPARAB) 신호를 논리 조합하여 출력하는 낸드(NAND) 게이트(ND1)는 드라이버 인에이블 신호(EN)에 무관하게 항상 하이 레벨의 신호를 출력하고, 낸드 게이트(ND1)의 출력 신호는 인버터(INV1)를 통해 반전되므로 제어 신호(PCGP)는 로우 레벨을 갖는다. 따라서, 앞서 설명한 드라이버 인에이블 신호(EN)가 로우 레벨이 되어 디스에이블(Disable) 되는 경우와 동일하게 노드(PU)는 하이 레벨이 되고 노드(PD)는 로우 레벨이 되어 PMOS 트랜지스터(PM1) 및 NMOS 트랜지스터(NM1)는 오프(Off) 된다. 또한, 제1 구동부(110)의 출력단(GIOP)은 인버터(INV9)와 인버터(INV10)로 구성된 래치부(120a-2)에 의해서 이전의 상태를 유지하며, PMOS 트랜지스터(PM3)와 NMOS 트랜지스터(NM3)는 오프되므로 제2 드라이버(120b)는 동작하지 않는다.
본 발명에 의한 반도체 메모리 장치의 글로벌 입출력 라인 드라이버에 의하면, 쓰기 동작일 때에는 동작하지 않으므로, 읽기 데이타와 쓰기 데이타가 충돌하여 데이타가 소실되거나 하는 문제를 억제할 수 있다.
또한, 본 발명에 의한 반도체 메모리 장치의 글로벌 입출력 드라이버는, 테 스트 모드에서 동작하지 않기 때문에 테스트 모드에서 전류를 소비하지 않아 저전력 반도체 메모리 장치를 구현할 수 있다.
또한, 본 발명에 의한 반도체 메모리 장치의 글로벌 입출력 드라이버는, 제1 드라이버를 구성하는 PMOS 트랜지스터와 NMOS 트랜지스터를 작게 만들 수 있기 때문에 PMOS 트랜지스터와 NMOS 트랜지스터가 동시에 턴-온(turn on)되는 경우도 관통 전류를 감소시킬 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (9)

  1. 메인 증폭기의 출력 데이타를 구동하여 출력하는 제1 구동부; 및
    상기 제1 구동부의 출력 데이타를 구동하여 글로벌 입출력 라인으로 출력하는 제2 구동부를 포함하며,
    읽기 동작에서는 상기 제1 구동부와 상기 제2 구동부가 활성화되어 상기 메인 증폭기의 출력 데이타를 상기 글로벌 입출력 라인으로 구동하여 출력하고, 쓰기 동작 또는 테스트 모드에서는 상기 제1 구동부와 상기 제2 구동부가 비활성화되며, 상기 쓰기 동작에서 상기 제2 구동부는 상기 제1 구동부의 출력단에 전달된 이전의 데이타를 래치하여 읽기 데이타와 쓰기 데이타 간의 충돌을 방지하는 반도체 메모리 장치의 글로벌 입출력 라인 드라이버.
  2. 제1항에 있어서, 상기 제1 구동부는,
    데이타를 구동하여 출력하기 위한 제1 드라이버; 및
    드라이버 인에이블 신호와 입력 신호에 따라 상기 메인 증폭기의 출력 데이타를 상기 제1 드라이버로 전송하고, 드라이버 인에이블 신호와 입력 신호에 따라 상기 제1 드라이버를 제어하기 위한 제1 드라이버 제어부를 포함하며,
    상기 제2 구동부는,
    데이타를 구동하여 상기 글로벌 입출력 라인으로 출력하기 위한 제2 드라이버; 및
    상기 제1 구동부의 출력 데이타를 래치하고, 드라이버 인에이블 신호와 입력 신호에 따라 상기 제2 드라이버를 제어하기 위한 제2 드라이버 제어부를 포함하는 반도체 메모리 장치의 글로벌 입출력 라인 드라이버.
  3. 제2항에 있어서, 상기 드라이버 인에이블 신호는 메인 증폭기의 출력 데이타를 글로벌 입출력 라인으로 전달하기 위해 상기 제1 및 제2 구동부를 인에이블 시키는 신호로서 하이 레벨일 때 활성화되는 신호이고, 상기 입력 신호는 테스트 모드임을 알리는 신호에 반대되는 위상을 가지는 신호로서 테스트 모드일 때는 로우 레벨로서 비활성화되고 테스트 모드가 아닐 때 하이 레벨로 활성화되는 신호인 것을 특징으로 하는 반도체 메모리 장치의 글로벌 입출력 라인 드라이버.
  4. 제2항에 있어서, 상기 제1 드라이버는, 전원 전압 단자와 상기 제1 드라이버의 출력단 사이에 접속된 PMOS 트랜지스터; 및
    접지 전압 단자와 상기 제1 드라이버의 출력단 사이에 접속된 NMOS 트랜지스터를 포함하는 반도체 메모리 장치의 글로벌 입출력 라인 드라이버.
  5. 제2항에 있어서, 상기 제1 드라이버 제어부는,
    드라이버 인에이블 신호와 입력 신호를 논리 조합하여 출력하는 낸드 게이트;
    상기 낸드 게이트의 출력 신호를 반전시켜 제어 신호를 출력하는 인버터;
    상기 제어 신호와 상기 제어 신호가 반전된 신호에 의해 제어되어 상기 메인 증폭기의 출력 데이타가 반전된 데이타를 선택적으로 전송하는 제1 전송 게이트;
    상기 제어 신호와 상기 제어 신호가 반전된 신호에 의해 제어되어 상기 메인 증폭기의 출력 데이타를 선택적으로 전송하는 제2 전송 게이트;
    상기 제1 전송 게이트의 출력단과 전원 전압 단자 사이에 접속되고 상기 제어 신호에 의해 제어되는 PMOS 트랜지스터; 및
    상기 제2 전송 게이트의 출력단과 접지 전압 단자 사이에 접속되고 상기 제어 신호가 반전된 신호에 의해 제어되는 NMOS 트랜지스터를 포함하는 반도체 메모리 장치의 글로벌 입출력 라인 드라이버.
  6. 제2항에 있어서, 상기 제2 드라이버는,
    전원 전압 단자와 상기 글로벌 입출력 라인 사이에 직렬 연결된 제1 및 제2 PMOS 트랜지스터들; 및
    접지 전압 단자와 글로벌 입출력 라인 사이에 직렬 연결된 제1 및 제2 NMOS 트랜지스터들을 포함하는 반도체 메모리 장치의 글로벌 입출력 라인 드라이버.
  7. 제6항에 있어서, 상기 제1 PMOS 트랜지스터는, 드라이버 인에이블 신호와 입력 신호가 낸드 게이트를 통해 논리 조합되고 상기 낸드 게이트의 출력 신호가 소정 시간 지연된 신호를 게이트 입력으로 받고, 상기 제2 PMOS 트랜지스터는 상기 제1 구동부의 출력 데이타가 반전되어 게이트로 입력되며, 상기 제1 NMOS 트랜지스터는 상기 제1 PMOS 트랜지스터의 게이트가 입력받는 신호가 반전된 신호를 게이트 입력으로 받고, 상기 제2 NMOS 트랜지스터는 상기 제1 구동부의 출력 데이타가 반전되어 게이트로 입력되는 것을 특징으로 하는 반도체 메모리 장치의 글로벌 입출력 라인 드라이버.
  8. 제2항에 있어서, 상기 제2 드라이버 제어부는,
    드라이버 인에이블 신호와 입력 신호가 낸드 게이트를 통해 논리 조합되고 상기 낸드 게이트의 출력 신호가 반전된 신호를 소정 시간 지연시키거나 반전시켜 상기 제2 드라이버로 출력하는 지연부; 및
    상기 제1 구동부의 출력 데이타를 래치하는 래치부를 포함하는 반도체 메모리 장치의 글로벌 입출력 라인 드라이버.
  9. 제8항에 있어서, 상기 지연부는,
    드라이버 인에이블 신호와 입력 신호가 낸드 게이트를 통해 논리 조합되고 상기 낸드 게이트의 출력 신호가 반전된 신호를 반전시켜 상기 제2 드라이버로 출력하는 제1 인버터; 및
    상기 제1 인버터의 출력을 반전시켜 상기 제2 드라이버로 출력하는 제2 인버터를 포함하고,
    상기 래치부는,
    상기 제1 구동부의 출력 데이타를 반전시키는 제3 인버터; 및
    상기 제3 인버터의 출력을 입력으로 받고 상기 제2 인버터의 출력 신호에 의해 제어되는 클락 인버터를 포함하는 반도체 메모리 장치의 글로벌 입출력 라인 드라이버.
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