KR100990139B1 - 개선된 리피터를 구비한 메모리 소자 - Google Patents

개선된 리피터를 구비한 메모리 소자 Download PDF

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Abstract

본 발명은 반도체 메모리 소자에 관한 것으로, 글로벌 입출력 라인에 접속되어 사용되던 리피터의 구조를 개선하여 데이터 전송속도를 더욱 향상시키고 전류소모를 감소시킨 발명이다. 이를 위한 본 발명에서는 글로벌 입출력 라인에 실린 신호가 천이한 직후의 일정시간 동안에만 리피터를 동작시켜 글로벌 입출력 라인을 증폭시키고, 글로벌 입출력 라인이 천이하지 않고 일정값을 유지하는 경우에는 리피터를 동작시키지 않음으로서 글로벌 입출력 라인의 신호전달속도를 향상시키고 전류소모를 감소시켰다.
글로벌 입출력라인, 리피터, 3상버퍼, 배타적 논리합 게이트

Description

개선된 리피터를 구비한 메모리 소자{MEMORY DEVICE WITH IMPROVED REPEATER}
도1은 종래기술에 따른 메모리 소자에서 데이터의 입출력 경로를 개략적으로 도시한 도면,
도2는 종래기술에 따른 GIO 리피터의 구성을 도시한 회로도,
도3은 종래기술에 따른 GIO 리피터의 동작을 도시한 신호도,
도4는 본 발명의 일실시예에 따른 리피터의 구조를 도시한 회로도,
도5는 본 발명의 일실시예에 리피터의 동작을 도시한 신호도.
*도면의 주요부분에 대한 부호의 설명*
400 : 인버터 410 : 지연부
420 : 배타적 논리합 게이트 430 : 3상 버퍼
본 발명은 반도체 메모리 소자에 관한 것으로 특히, 글로벌 입출력(Global Input Output : 이하, GIO) 라인에 구비된 리피터를 개선하여 신호전달 속도의 증가 및 전류소모를 감소시킨 메모리 소자에 관한 것이다.
도1은 통상적인 메모리 소자에서 데이터의 전송경로를 대략적으로 도시한 도면으로, 도1을 참조하여 셀(cell)에 저장된 데이터를 외부로 읽어내는 리드 동작에 대해 살펴보면 다음과 같다.
먼저, 셀(100)에 저장된 데이터는, 워드라인(101)이 선택되면 비트라인 감지증폭기(102)에서 증폭되어 SIO(Segment Input Output : 이하, SIO) 라인에 실리게 된다.
SIO 라인에 실린 데이터는 다시 LIO(Local Input Output : 이하, LIO) 라인에 실린 후, 입출력 감지 증폭기(104)를 거쳐서 GIO 라인에 실리게 된다. GIO 라인에 실린 리드 데이터는 멀티플렉서(108)를 포함한 소정의 리드 패스(107)를 통해 외부로 출력된다.
다음으로, 도1을 참조하여 셀에 데이터를 저장하는 라이트 동작에 대해 살펴본다. 셀에 저장하고자 하는 라이트 데이터는 소정의 라이트 패스(106)를 통해 GIO 라인에 실리며, GIO 라인에 실린 라이트 데이터는 라이트 드라이버(103)로 입력된 후, LIO 라인, SIO 라인 및 비트라인 감지증폭기(102), 워드라인(101)을 거쳐 셀(100)에 저장된다.
이와같은 리드 라이트 동작에서 사용되는 GIO 라인은 매우 긴 라인이며, 256 M(Mega) DDR(Double Data Rate) SDRAM(Synchronous Dynamic Random Access Memory) 에서는 그 길이가 8000㎛가 넘기도 한다. 따라서, 이와같이 부하가 큰 GIO 라인을 통해 신호를 보내는 경우, GIO 라인을 구동하는 드라이버의 앞단에서는 신호의 크기가 크지만, 8000㎛ 정도를 전송되면서 신호는 점점 약해진다. 그 결과, 신호의 전송시간이 늦어지게 됨에 따라 메모리 소자의 동작속도도 늦어지는 단점이 있었다.
이와같은 단점을 보완해줄 목적으로 GIO 라인에 리피터(repeater)를 접속하여 신호전달 속도의 증가를 향상시키는 방법이 제시되었다.
도2는 종래기술에 따른 리피터의 구조를 도시한 회로도로이고 도3은 종래기술에 따른 리피터의 동작을 도시한 신호도로서, 종래기술에 따른 리피터는 GIO 라인에 실린 신호가 천이(transition)하는 경우에는 GIO 라인에 실린 신호를 크게 증폭시키고, 천이가 끝난 시점에서는 GIO 라인에 실린 신호를 작게 증폭시켰다.
즉, 이미 천이가 끝난 이후에는 GIO 라인이 Low 또는 High를 유지하고 있으므로 GIO 라인을 크게 증폭시킬 필요가 없기 때문에, 천이가 끝난 시점에서는 GIO 라인에 실린 신호를 작게 증폭시켰다.
도2 내지 도3을 참조하여 종래기술에 따른 GIO 리피터를 설명하기에 앞서, 도2 내지 도3에 도시된 GIO 신호는 GIO 라인에 실린 신호이며, GIO_RTP1 신호는 GIO 신호를 지연시키고 반전한 신호이며, GIO_RPT2 신호는 GIO_RTP1 신호를 반전한 신호이다. 또한, 후술하는 내용에서 'L' 는 논리 로우(low)를 의미하여, 'H'는 논리 하이(high)를 의미한다.
종래기술에 따른 GIO 리피터는 전원전압과 노드 A 사이에 접속되며 게이트로 GIO_RTP1 신호를 입력받는 제 200 PMOS 트랜지스터와, GIO 라인의 신호를 반전하여 출력하는 제 201 인버터와, 접지단과 노드 B 사이에 접속되어 게이트로 GIO_RTP1 신호를 입력받는 제 202 NMOS 트랜지스터와, 전원전압과 노드 A 사이에 접속되며 게이트로 GIO_RTP2 신호를 입력받는 제 203 PMOS 트랜지스터와, 노드 A와 GIO 라인 사이에 접속되며 게이트로 제 201 인버터의 출력을 입력받는 제 204 PMOS 트랜지스터와, 노드 B와 GIO 라인 사이에 접속되며 게이트로 제 201 인버터의 출력을 입력받는 제 205 NMOS 트랜지스터와, 접지단과 노드 B 사이에 접속되어 게이트로 GIO_RTP2 신호를 입력받는 제 206 NMOS 트랜지스터와, GIO 라인에 실린 신호를 지연시켜 출력하는 제 207 내지 210 인버터와, GIO 라인에 실린 신호를 지연시키기 위한 캐패시턴스를 제공하는 제 213 캐패시터와 제 214 캐패시터와, 제 210 인버터의 출력인 지연된 GIO 신호를 반전하여 GIO_RTP1 신호를 출력하는 제 211 인버터와, 제 211 인버터의 출력을 다시 반전시켜 GIO_RTP2 신호를 출력하는 제 212 인버터를 포함하여 구성되어 있다.
이와같은 구성을 갖는 리피터에서 GIO 신호가 계속 'L' 상태에 있다가 'H' 로 천이하는 경우, 리피터의 동작을 도2 내지 도3을 참조하며 설명한다.
먼저, GIO 신호가 'L' 상태였으므로, 제 204 PMOS 트랜지스터는 턴 오프되고 제 205 NMOS 트랜지스터는 턴 온 상태에 있다. 그리고, 제 211 인버터의 출력은 GIO 신호가 지연되고 반전된 신호인 GIO_RPT1 신호이므로 'H' 가 되며, 제 212 인버터의 출력은 GIO_RPT1 신호가 반전된 신호인 GIO_RPT2 신호이므로 'L' 이다.
따라서, 'H' 인 GIO_RPT1 신호를 게이트로 입력받는 제 200 PMOS 트랜지스터 는 턴 오프 상태에 있고, 'L' 인 GIO_RPT2 신호를 게이트로 입력받는 제 203 PMOS 트랜지스터는 턴 온 상태에 있다.
또한, 'H' 인 GIO_RPT1 신호를 게이트로 입력받는 제 202 NMOS 트랜지스터는 턴 온 상태에 있고, 'L' 인 GIO_RPT2 신호를 게이트로 입력받는 제 206 NMOS 트랜지스터는 턴 오프 상태에 있다.
즉, 제 202 NMOS 트랜지스터와 제 205 NMOS 트랜지스터는 모두 턴 온되어 있고, 제 206 NMOS 트랜지스터는 턴 오프되어 있으므로, GIO 라인은 'L'로 약하게 계속 증폭되고 있다.
여기서, GIO 라인이 'L'로 약하게 증폭된다는 의미는, 제 202 NMOS 트랜지스터가 제 206 NMOS 트랜지스터에 비해 사이즈(size)가 작기 때문에, 제 202 NMOS 트랜지스터를 이용한 GIO 라인의 증폭이 제 206 NMOS 트랜지스터를 이용한 GIO 라인의 증폭보다 작다는 뜻이다. 이와같이 GIO 라인이 계속 'L' 상태에 있을 때는, 제 202 NMOS 트랜지스터를 이용한 약한 증폭이 수행된다.
다음으로 GIO 라인이 'L' 에서 'H'로 천이하는 경우를 살펴본다.
GIO 라인이 'L' 에서 'H'로 천이하면, 제 204 PMOS 트랜지스터는 턴 온되며, 제 205 NMOS 트랜지스터는 턴 오프된다.
이때, 제 211 인버터의 출력은 GIO 신호가 지연되고 반전된 신호인 GIO_RPT1 신호이므로 아직까지는 'H' 상태를 유지하고 있으며, 제 212 인버터의 출력 역시 GIO_RPT1 신호가 반전된 신호인 GIO_RPT2 신호이므로 아직까지는 'L' 를 유지하고 있다.
따라서, 'H' 인 GIO_RPT1 신호를 게이트로 입력받는 제 200 PMOS 트랜지스터는 턴 오프 상태에 있고, 'L' 인 GIO_RPT2 신호를 게이트로 입력받는 제 203 PMOS 트랜지스터는 턴 온 상태에 있다.
또한, 'H' 인 GIO_RPT1 신호를 게이트로 입력받는 제 202 NMOS 트랜지스터는 턴 온 상태에 있고, 'L' 인 GIO_RPT2 신호를 게이트로 입력받는 제 206 NMOS 트랜지스터는 턴 오프 상태에 있다.
즉, GIO 라인이 'L' 에서 'H'로 천이한 직후에는, 제 202 NMOS 트랜지스터, 제 203 PMOS 트랜지스터 및 제 204 PMOS 트랜지스터는 턴 온 상태에 있으며, 제 205 NMOS 트랜지스터, 제 206 NMOS 트랜지스터 및 제 200 PMOS 트랜지스터는 턴 오프 상태에 있게 된다.
따라서, GIO 라인이 'L' 에서 'H'로 천이한 직후에는, 제 203 PMOS 트랜지스터와 제 204 PMOS 트랜지스터를 통해 GIO 라인이 'H' 로 강하게 증폭된다.
여기서, GIO 라인이 'H'로 강하게 증폭된다는 의미는, 제 200 PMOS 트랜지스터가 제 203 PMOS 트랜지스터에 비해 사이즈(size)가 작기 때문에, 제 200 PMOS 트랜지스터를 이용한 GIO 라인의 증폭이 제 203 PMOS 트랜지스터를 이용한 GIO 라인의 증폭보다 작다는 뜻이다. 이와같이 GIO 라인이 'L' 에서 'H' 로 천이한 직후에는, 제 203 PMOS 트랜지스터를 이용한 강한 증폭이 수행된다.
GIO 라인이 'H' 로 천이한 이후에 그대로 'H' 상태로 있다면, 그때에는 제 200 PMOS 트랜지스터와 제 204 PMOS 트랜지스터는 턴 온 상태에 있고, 제 203 PMOS 트랜지스터는 턴 오프되므로, 제 200 PMOS 트랜지스터를 이용한 약한 증폭이 수행 된다.
GIO 라인이 'H' 상태를 계속 유지하고 있을 때의 약한 증폭동작은, GIO 라인이 'L' 상태로 계속 유지하고 있을때의 증폭 동작과 유사하므로 이에 대한 설명은 생략한다.
이와같이 종래기술에 따른 리피터는 GIO 라인이 천이하는 동안에는 GIO 라인을 강하게 증폭시키고, 천이가 다 끝난 이후에는 GIO 라인을 약하게 증폭시켰다.
하지만 이와같은 동작은 다음과 같은 단점을 야기하였다.
먼저, GIO 라인이 'L' 상태를 유지하고 있는 경우에, 리피터는 약하게 나마 GIO 라인을 'L'로 계속 증폭시키고 있는 상태이다. 하지만, 다음동작에서 GIO 라인에 실릴 데이터가 'H' 데이터인 경우에는 전술한 바와같은 리피터의 약한 증폭동작이 GIO 라인의 천이를 방해하는 요소가 된다.
즉, GIO 라인을 구동하기 위한 드라이버의 출력은 'H'가 되어, GIO 라인을 'H'로 구동하려고 하는데, 이때 GIO 리피터의 출력은 'L' 이므로 GIO 리피터가 신호전송을 저해시키게 된다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, GIO 라인이 천이할때 일정시간 동안만 리피터가 증폭동작을 수행하도록 하고, 일정한 동작시간 이후에는 리피터의 증폭동작을 중지시켜 GIO 라인의 신호전달 속도의 증가와 함께 전류소모를 감소시킨 메모리 소자를 제공함을 그 목적으로 한다.
상기한 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 글로벌 입출력 라인; 및 상기 글로벌 입출력 라인에 실린 신호를 증폭하되, 상기 글로벌 입출력 라인에 실린 신호의 천이 시점으로부터 예정된 시간동안 인에이블되는 리피터를 구비하는 메모리 소자가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 글로벌 입출력 라인에 실린 신호를 증폭하기 위한 리피터를 구비하며, 상기 글로벌 리피터는, 상기 글로벌 입출력 라인에 실린 신호를 반전하여 출력하는 제1 인버터; 상기 제1 인버터의 출력을 지연하여 출력하는 지연부; 상기 제1 인버터의 출력과 상기 지연부의 출력을 입력받아 배타적 부정논리합하여 출력하는 XNOR 게이트; 및 상기 제1 인버터의 출력과 상기 XNOR 게이트의 출력에 제어받아 상기 글로벌 입출력 라인을 증폭하는 3상 버퍼를 구비하는 메모리 소자가 제공된다.
삭제
본 발명은 3상 버퍼와 배타적 논리합 게이트를 포함하여 리피터를 구성함으로써, 일정시간 동안만 리피터가 동작하도록 설정하여 GIO 라인의 신호전달 속도를 증가시키고 전류소모를 감소시킨 발명이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도4는 본 발명의 일실시예에 따른 GIO 리피터의 구성을 도시한 회로도이며 도5는 본 발명의 일실시예에 따른 GIO 리피터의 동작을 도시한 신호도이다.
먼저, 도4를 참조하면 본 발명의 일실시예에 따른 GIO 리피터는, GIO 라인의 신호를 반전하여 출력하는 제 400 인버터와, 제 400 인버터의 출력을 일정시간 지연시켜 출력하는 지연부(410)와, 제 400 인버터의 출력과 지연부(410)의 출력을 배타적 부정논리합하여 출력하는 배타적 NOR 게이트(Exclusive NOR Gate : 이하, XNOR 게이트라 한다.)(420)와, XNOR 게이트(420)의 출력과 제 400 인버터의 출력에 제어받아 GIO 라인을 일정시간 동안만 증폭하는 3상 버퍼(430)를 포함하여 구성되어 있다.
지연부(410)는 제 400 인버터의 출력인 AA 신호를 입력받아 이를 지연시킨 신호인 BB 신호를 출력하는 복수개의 인버터(제 411 내지 제 418 인버터)로 구성되어 있다. 즉, 제 411 인버터 내지 제 418 인버터는 AA 신호를 입력받아 BB 신호를 출력한다.
XNOR 게이트(420)는 지연부(410)의 출력신호인 BB 신호를 통과시키는 제 423 전송게이트와, 지연부의 출력신호인 BB 신호를 반전시켜 출력하는 제 421 인버터와, 제 421 인버터의 출력을 통과시키는 제 424 전송게이트와, 제 423 전송게이트와 제 424 전송게이트를 제어하기 위한 신호를 생성하는 제 422 인버터로 구성되어 있으며, 제 423 전송게이트와 제 424 전송게이트의 출력이 XNOR 게이트(420)의 출력신호인 CC 신호가 된다.
여기서, 제 423 전송게이트 및 제 424 전송게이트는 PMOS 트랜지스터와 NMOS 트랜지스터로 구성되어 있으며, 제 423 전송게이트를 구성하는 NMOS 트랜지스터의 게이트로는 제 400 인버터의 출력신호인 AA 신호가 입력되며, 제 423 전송게이트를 구성하는 PMOS 트랜지스터의 게이트로는 제 422 인버터를 통해 반전된 AA 신호가 입력된다.
그리고, 제 424 전송게이트를 구성하는 PMOS 트랜지스터의 게이트로는 제 400 인버터의 출력신호인 AA 신호가 입력되며, 제 424 전송게이트를 구성하는 NMOS 트랜지스터의 게이트로는 제 422 인버터를 통해 반전된 AA 신호가 입력된다.
3상 버퍼(430)는 XNOR 게이트(420)의 출력인 CC 신호를 반전하여 출력하는 제 431 인버터와, 전원전압단과 GIO 라인 사이에 직렬로 연결된 제 432 PMOS 트랜지스터 및 제 433 PMOS 트랜지스터와, GIO 라인과 접지단 사이에 직렬로 연결된 제 434 NMOS 트랜지스터 및 제 435 NMOS 트랜지스터로 구성되어 있다.
이와같은 3상 버퍼의 구성에서 제 432 PMOS 트랜지스터의 게이트로는 제 400 인버터의 출력인 AA 신호가 입력되며, 제 433 PMOS 트랜지스터의 게이트로는 XNOR 게이트의 출력인 CC 신호가 입력된다. 또한, 제 434 NMOS 트랜지스터의 게이트로는 제 431 인버터의 출력신호(반전된 CC 신호)가 입력되며, 제 435 NMOS 트랜지스터의 게이트로는 제 400 인버터의 출력신호인 AA 신호가 입력된다.
이와같은 구성을 갖는 GIO 리피터는, GIO 라인의 신호와 GIO 라인의 신호를 일정시간 지연시킨 신호를 이용하여 3상 버퍼를 일정시간동안만 동작시켜 GIO 라인을 증폭시킨다. 이때, GIO 라인의 신호가 지연된 시간만큼만 3상버퍼가 동작하게 되며, 3상 버퍼를 제어하는 신호는 XNOR 게이트를 이용하여 생성하였다.
도4에서 제 400 인버터는 GIO 라인으로 인한 부하(loading)를 감소시키기 위하여 사용되었다. 즉, 전술한 바와같이 GIO 라인은 매우 긴 라인이기 때문에, 매우 큰 부하를 가지고 있다. 따라서, GIO 라인에 실린 신호를 곧바로 제어신호로 이용하기에는 적합하지 않으므로, 본 발명의 일실시에에서는 제 400 인버터를 이용하여 GIO 라인에 실린 신호를 반전증폭하여 GIO 리피터의 제어신호로 사용하였다.
GIO 라인이 'L' 상태에서 'H' 상태로 천이하고, 다시 'L' 상태로 천이하는 경우에, 도4 내지 도5를 참조하여 본 발명의 일실시예에 따른 리피터의 동작에 대 해 설명한다.
도5는 본 발명의 일실시예에 따르 리피터의 동작을 도시한 신호파형도로써, GIO 라인에 실린 신호를 의미하는 GIO 신호, GIO 라인에 실린 신호를 반전한 AA 신호, AA 신호를 지연시킨 BB 신호, AA 신호와 BB 신호를 입력받은 XNOR 게이트의 출력인 CC 신호가 도시되어 있다.
또한 도5에는 GIO 라인이 계속해서 'L' 상태인 구간(구간 A), GIO 라인이 'L'에서 'H'로 천이한 직후의 구간(구간 B), GIO 라인이 'H' 상태를 유지하는 구간(구간 C), GIO 라인이 'H' 상태에서 'L'상태로 천이한 직후의 구간(구간 D)이 도시되어 있다.
먼저, GIO 라인이 계속해서 'L' 상태인 구간 A의 경우를 살펴본다. 이 경우, 제 400 인버터의 출력인 AA 신호는 'H' 가 되며, AA 신호가 일정시간 지연된 신호인 BB 신호 역시 'H'상태에 있다.
이와같이 AA 신호와 BB 신호가 모두 'H' 이므로, XNOR 게이트의 출력인 CC 신호는 'H' 가 되며, 따라서 3상 버퍼의 출력은 하이-임피던스(high-impedance) 상태가 되어 GIO 라인에 영향을 주지 않는다. 종래기술에서는 GIO 라인이 계속 'L' 상태인 경우에도 GIO 라인을 'L' 로 약하게 증폭하고 있었기 때문에 문제가 발생하였으나, 본 발명의 일실시예에 따른 GIO 리피터에서는 이러한 문제를 해결하였다.
다음으로 GIO 라인이 'L' 상태에서 'H' 상태로 천이한 직후인, 구간 B의 경우를 살펴본다. 이 경우, 제 400 인버터의 출력인 AA 신호는 'L' 상태가 되며, AA 신호가 지연된 신호인 BB 신호는 아직까지는 'H' 상태에 있다. 이를 도5의 구간 B 에 도시하였다.
이와같이 AA 신호와 BB 신호의 극성이 다르기 때문에 XNOR 게이트(420)의 출력인 CC 신호는 'L' 가 된다. 따라서, 3상 버퍼의 제 432 PMOS 트랜지스터로는 'H' 인 AA 신호가 입력되고, 3상버퍼의 제 433 PMOS 트랜지스터로는 'L' 인 CC 신호가 입력되므로, GIO 라인은 'H'로 증폭된다.
즉, GIO 라인이 'L'에서 'H'로 천이하는 경우에, GIO 라인은 'H'로 증폭되며, GIO 라인을 증폭시키는 3상 버퍼는 CC 신호가 'L' 인 구간에서만 동작하게 된다. 여기서, CC 신호가 'L' 인 구간은 결국 AA 신호가 지연부(410)에서 지연된 시간만큼에 해당하므로, 지연부(410)에서 지연시간을 조절함으로써 3상버퍼의 동작시간을 조절할 수 있다.
이와같이 지연시간을 설정하는 경우에 유의할 점이 있는데, 지연부(410)에서 결정되는 지연시간은 GIO 라인에 실리는 데이터의 최소 폭 보다는 작아야 한다는 점이다. 즉, 3상 버퍼가 동작하는 시간은 GIO 라인에 실린 데이터의 최소 폭보다 작아야 한다.
만일, 3상 버퍼의 동작시간이 GIO 라인에 실린 데이터의 최소 폭보다 클 경우에는 종래기술과 같은 문제점이 발생할 수도 있다. 즉, 천이가 끝난 이후에도 계속해서 GIO 라인을 증폭하게 되어, 다음번 GIO 라인의 천이를 방해 할 수도 있기 때문에, 지연부(410)에서 설정되는 지연시간은 GIO 라인에 실린 데이터의 최소폭 보다는 작게 설정하여야 한다. 바람직하게는 본 발명의 일실시예에 따른 GIO 리피터에서 지연시간은 1.5 ∼ 2.0 ㎱ 인 것이 바람직하다.
다음으로 GIO 라인이 'H' 상태를 유지하는 구간 C 에 대해 살펴본다.
GIO 라인이 'H' 상태이므로 제 400 인버터의 출력인 AA 신호는 'L' 가 되며, AA 신호가 지연된 신호인 BB 신호 역시 'L' 가 된다. 이와같이 AA 신호와 BB 신호의 극성이 같으므로, XNOR 게이트(420)의 출력인 CC 신호는 'H' 가 된다.
'L' 인 AA 신호와 'H'인 CC 신호를 입력받는 3상 버퍼(430)는 제 432 PMOS 트랜지스터는 턴 오프되고, 제 433 PMOS 트랜지스터는 턴 온되고, 제 434 NMOS 트랜지스터는 턴 오프되고, 제 435 NMOS 트랜지스터는 턴 온되므로, 하이 임피던스 상태가 되어 GIO 라인에 영향을 주지 않는다.
다음으로 GIO 라인이 'H' 상태에서 'L' 상태로 천이한 직후인, 구간 D의 경우를 살펴본다. 이 경우, 제 400 인버터의 출력인 AA 신호는 'H' 상태가 되며, AA 신호가 지연된 신호인 BB 신호는 아직까지는 'L' 상태에 있다. 이를 도5의 구간 D에 도시하였다.
이와같이 AA 신호와 BB 신호의 극성이 다르기 때문에 XNOR 게이트(420)의 출력인 CC 신호는 'L' 가 된다. 따라서, 3상 버퍼의 제 434 NMOS 트랜지스터로는 'H' 인 반전된 CC 신호가 입력되고, 3상버퍼의 제 435 NMOS 트랜지스터로는 'H' 인 AA 신호가 입력되므로, GIO 라인은 'L'로 증폭된다.
본 발명의 일실시예에 따른 GIO 리피터는 GIO 라인이 천이한 직후의 일정시간 동안만, GIO 라인을 증폭시키기 때문에 종래기술에 따른 문제점을 해결할 수 있으며, 이와같은 동작을 통해 전류소모를 감소시킬 수 있다.
리드 동작을 예를 들어 전류소모에 대해 설명하면 다음과 같다.
도1에 도시된 도면에서, 셀에 저장된 리드 데이터는 GIO 라인을 거쳐서 멀티플렉서(108)가 포함된 리드 패스(107)를 경유하여 외부로 출력된다.
리드 패스에 포함된 멀티플렉서(108)에는 인버터(미도시)가 구비되어 있으며, GIO 라인에 실린 데이터는 멀티플렉서(108)에 구비된 인버터의 게이트단으로 입력되어 인버터를 구동하는데 사용된다. 만일 GIO 라인에 실린 신호가 천이하는데 오랜 시간이 소모된다면, 인버터가 동작하는데도 많은 시간이 소모되어 전류소모가 증가한다. 따라서, GIO 라인에 실린 데이터의 천이시간을 감소시킬 수 있다면, 멀티플렉서에 구비된 인버터의 동작시간을 감소시킬 수 있으므로, 그 만큼 전류소모를 감소시킬 수 있게 된다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
본 발명을 메모리 소자에 적용하면, 셀에서 입출력 회로까지의 데이터 전송시간을 줄일 수 있기 때문에 메모리 소자를 하이 스피드에서 동작시킬 수 있는 장점이 있으며, GIO 리피터 사용시에 GIO 라인에 실린 신호의 천이시간을 감소시킬 수 있어 전류소모를 감소시킬 수 있다.

Claims (6)

  1. 삭제
  2. 삭제
  3. 글로벌 입출력 라인에 실린 신호를 증폭하기 위한 리피터를 구비하며,
    상기 글로벌 리피터는,
    상기 글로벌 입출력 라인에 실린 신호를 반전하여 출력하는 제1 인버터;
    상기 제1 인버터의 출력을 지연하여 출력하는 지연부;
    상기 제1 인버터의 출력과 상기 지연부의 출력을 입력받아 배타적 부정논리합하여 출력하는 XNOR 게이트; 및
    상기 제1 인버터의 출력과 상기 XNOR 게이트의 출력에 제어받아 상기 글로벌 입출력 라인을 증폭하는 3상 버퍼
    를 구비하는 메모리 소자.
  4. 제 3 항에 있어서,
    상기 지연부는 직렬로 연결된 복수개의 인버터를 구비하는 것을 특징으로 하는 메모리 소자.
  5. 제 3 항에 있어서,
    상기 XNOR 게이트는,
    상기 지연부의 출력신호를 통과시키는 제1 전송게이트;
    상기 지연부의 출력신호를 반전시켜 출력하는 제2 인버터;
    상기 제2 인버터의 출력을 통과시키는 제2 전송게이트; 및
    상기 제1 인버터의 출력신호를 입력받아 상기 제1 전송게이트와 상기 제2 전송게이트를 제어하기 위한 신호를 생성하는 제3 인버터를 구비하는 것을 특징으로 하는 메모리 소자.
  6. 제 3 항에 있어서,
    상기 3상 버퍼는,
    상기 XNOR 게이트의 출력신호를 반전하여 출력하는 제4 인버터;
    전원전압단과 상기 글로벌 입출력 라인 사이에 직렬로 연결되되, 게이트로 상기 제1 인버터의 출력을 입력받는 제1 PMOS 트랜지스터와 게이트로 상기 XNOR 게이트의 출력을 입력받는 제2 PMOS 트랜지스터; 및
    상기 글로벌 입출력 라인과 접지단 사이에 직렬로 연결되되, 게이트로 상기 제4 인버터의 출력을 입력받는 제1 NMOS 트랜지스터와 게이트로 상기 제1 인버터의 출력을 입력받는 제2 NMOS 트랜지스터
    를 포함하여 구성되는 것을 특징으로 하는 메모리 소자.
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