KR100751674B1 - 입출력 데이터 폭 및 선택된 뱅크에 따라 글로벌 입출력라인용 리피터들을 선택적으로 구동하는 반도체 메모리장치 - Google Patents

입출력 데이터 폭 및 선택된 뱅크에 따라 글로벌 입출력라인용 리피터들을 선택적으로 구동하는 반도체 메모리장치 Download PDF

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Abstract

본 발명은 입출력 데이터 폭 및 선택된 뱅크에 따라 글로벌 입출력 라인용 리피터들을 선택적으로 구동하는 반도체 메모리 장치에 관한 것으로, 제1 메모리 뱅크들, 제2 메모리 뱅크들, GIO 리피터부 및 제어신호 발생기를 포함한다. 제1 메모리 뱅크들은 제1 내지 제4 그룹의 글로벌 입출력 라인들을 각각 공유한다. 제2 메모리 뱅크들은 제1 내지 제4 그룹의 서브 글로벌 입출력 라인들을 각각 공유한다. GIO 리피터부는 제1 내지 제4 리피터 선택 신호들에 응답하여, 제1 내지 제4 그룹들 중 일부 또는 전체 그룹(들)의 서브 글로벌 입출력 라인들로부터 수신되는 출력 데이터들을 제1 내지 제4 그룹들 중 일부 또는 전체 그룹(들)의 글로벌 입출력 라인들에 각각 출력하거나, 또는 제1 내지 제4 그룹들 중 일부 또는 전체 그룹(들)의 글로벌 입출력 라인들로부터 수신되는 입력 데이터들을 제1 내지 제4 그룹들 중 일부 또는 전체 그룹(들)의 서브 글로벌 입출력 라인들에 각각 출력시킨다. 제어 신호 발생기는 데이터 폭 결정 신호들과 제1 및 제2 제어신호들에 응답하여, 제1 내지 제4 리피터 선택 신호들을 발생시킨다.
GIO, 리피터, 입출력 데이터 폭

Description

입출력 데이터 폭 및 선택된 뱅크에 따라 글로벌 입출력 라인용 리피터들을 선택적으로 구동하는 반도체 메모리 장치{Semiconductor memory device for driving selectively repeaters for the use of global input and output lines according to input and output data width and selected Bank}
도 1은 종래의 반도체 메모리 장치의 개략적인 블록도이다.
도 2는 본 발명의 일 실시예에 반도체 메모리 장치의 개략적인 블록도이다.
도 3은 도 2에 도시된 제어 신호 발생기의 상세한 블록도이다.
도 4 는 도 3에 도시된 데이터 폭 결정부를 상세히 나타내는 도면이다.
도 5는 도 3에 도시된 GIO(Gloal Input and Output) 라인 결정부를 상세히 나타내는 도면이다.
도 6은 도 3에 도시된 서브 리피터 제어부를 상세히 나타내는 도면이다.
도 7은 도 2에 도시된 리피터의 상세한 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 메모리 장치 MB1~MBJ : 제 1 메모리 뱅크
MB(J+1)~MBK : 제2 메모리 뱅크 102 : 리피터부
101 : 제어신호 발생기 103 ~ 106 : 서브 GIO 리피터부
107 ~ 110 : 데이터 입출력 회로
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 글로벌 입출력(GIO; Global Input and Output) 라인용 리피터를 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치에서 GIO 라인은 리드 또는 라이트 동작시 입출력 핀과 메모리 뱅크 사이에 데이터를 전달하기 위한 데이터 전송 라인이다.
이러한 GIO 라인이 긴 경우 로딩(loading)이 크기 때문에 리드 또는 라이트 동작시 GIO 버스에 실린 신호의 스윙이 늘어지게 되며, 이는 동작 마진을 열화시키는 요인이 된다. 특히 반도체 메모리의 집적도가 512Mb 인 경우에는 스펙상 뱅크의 개수는 4개이지만, 집적도가 1Gb 로 되는 경우에는 뱅크는 8개로 증가하게 된다. 따라서 증가된 뱅크의 길이만큼 특정 뱅크에서 전달되는 데이터에 대한 로딩은 두배 가까이 증가하게 된다. 여기에서 발생할 수 있는 데이터의 손실을 없애기 위해 사용되는 것이 GIO 리퍼터이다.
도 1은 종래의 반도체 메모리 장치의 개략적인 블록도이다.
도 1을 참조하면, 종래의 반도체 메모리 장치(10)는 메모리 뱅크들(BK1~BK8), 리피터들(RP1~RP64), 리피터 제어부(11), 및 데이터 입출력 회로(12)를 포함한다. 상기 메모리 뱅크들(BK1~BK4)은 글로벌 입출력 라인들(GIO1~GIO64)을 공유하며, 상기 메모리 뱅크들(BK5~BK8)은 서브 글로벌 입출력 라인 들(SGIO1~SGIO64)을 공유한다. 상기 리피터들(RP1~RP64)은 상기 글로벌 입출력 라인들(GIO1~GIO64)과 상기 서브 글로벌 입출력 라인들(SGIO1~SGIO64) 사이에 각각 연결되고, 리피터 제어신호(RDWT)에 응답하여 인에이블 또는 디세이블 된다. 상기 리피터들(RP1~RP64)은 인에이블될 때, 상기 서브 글로벌 입출력 라인들(SGIO1~SGIO64)과 상기 글로벌 입출력 라인들(GIO1~GIO64)간의 입출력 데이터들을 상호 전달한다.
여기에 도시된 바와 같이 상기 리피터들(RP1~RP64)은 동일한 리피터 제어신호(RDWT)의 제어를 받고 있다. 그런데 반도체 메모리 장치는 특정 입출력 데이터 폭(즉, X4, X8, X16 등)으로 리드(read) 또는 라이트(write) 동작을 실행하다. 일반적으로 메모리 장치는 설계시에 X4, X8, X16 중 하나의 입출력 데이터 폭만을 갖도록 설계되는 것이 아니라, X4, X8, X16의 입출력 데이터 폭을 모두 지원할 수 있도록 설계되며, 필요에 따라 X4, X8, X16의 입출력 데이터 폭 중 하나를 선택함으로써 반도체 메모리 장치의 입출력 데이터 폭이 변경될 수 있다. 이처럼 반도체 메모리 장치가 X4, X8, X16의 입출력 데이터 폭을 모두 지원할 수 있도록 설계되므로 집적도 1Gb DDR2 의 경우에는 최대 64개의 GIO 라인을 사용하게 된다.
그런데 종래의 반도체 메모리의 구조는 데이터 폭과 관계없이, 즉 X4 또는 X8의 입출력 데이터 폭으로 리드 또는 라이트 동작을 수행하는 경우에도 64개의 리피터(RP1~RP64)가 모두 리피터 제어신호(RDWT)에 의해 인에이블 되어 드라이빙 하므로 불필요한 파워를 소모하고 있다. 또한 리피터를 거치지 않고 직접 뱅크에서 나온 데이터가 데이터 입출력 핀으로 전달 되는 경우 또는 리피터를 거치지 않고 외부 데이터가 데이터 입출력 핀을 통해 뱅크에 전달되는 경우, 즉 상기 메모리 뱅크들(BK1~BK4)에(로부터) 데이터가 입력되거나 출력되는 경우에도 64개의 리피터가 모두 인에이블 되어 불필요한 파워를 소모하고 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 반도체 메모리 장치의 입출력 데이터 폭에 맞게 글로벌 입출력 라인을 선택하고, 선택된 글로벌 입출력 라인을 통해 입출력되는 데이터가 리피터를 거쳐야 할 필요가 있는 경우에만 리피터를 인에이블 시킴으로써 불필요한 파워의 소모를 줄일 수 있는 반도체 메모리 장치를 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치는, 제1 메모리 뱅크들, 제2 메모리 뱅크들, GIO 리피터부 및 제어신호 발생기를 포함한다. 제1 메모리 뱅크들은 제1 내지 제4 그룹의 글로벌 입출력 라인들을 각각 공유한다. 제2 메모리 뱅크들은 제1 내지 제4 그룹의 서브 글로벌 입출력 라인들을 각각 공유한다. GIO 리피터부는 제1 내지 제4 리피터 선택 신호들에 응답하여, 제1 내지 제4 그룹들 중 일부 또는 전체 그룹(들)의 서브 글로벌 입출력 라인들로부터 수신되는 출력 데이터들을 상기 제1 내지 제4 그룹들 중 일부 또는 전체 그룹(들)의 글로벌 입출력 라인들에 각각 출력하거나, 또는 상기 제1 내지 제4 그룹들 중 일부 또는 전체 그룹(들)의 글로벌 입출력 라인들로부터 수신되는 입력 데이터들을 제1 내지 제4 그룹들 중 일부 또는 전체 그룹(들)의 서브 글로벌 입출력 라인들에 각각 출력시킨다. 제어 신호 발생기는 데이터 폭 결정 신호들과 제1 및 제2 제어신호들에 응답하여, 제1 내지 제4 리피터 선택 신호들을 발생시킨다. 바람직하게는, 데이터 폭 결정 신호들의 로직 레벨은 반도체 메모리 장치의 선택된 입출력 데이터 폭에 따라 변경된다.
바람직하게는, 본 발명에 따른 반도체 메모리 장치는 제1 내지 제4 그룹들의 글로벌 입출력 라인들과 제1 내지 제4 그룹들의 데이터 입출력 핀들 사이에 각각 연결되는 제1 내지 제4 데이터 입출력 회로들을 더 포함한다. 제1 내지 제4 데이터 입출력 회로들 각각은, 제1 내지 제4 그룹들 중 자신과 대응하는 그룹의 글로벌 입출력 라인들로부터 수신되는 출력 데이터들을 제1 내지 제4 그룹들 중 자신과 대응하는 그룹의 데이터 입출력 핀들에 각각 출력하거나, 제1 내지 제4 그룹들 중 자신과 대응하는 그룹의 데이터 입출력 핀들로부터 수신되는 입력 데이터들을 자신과 대응하는 그룹의 글로벌 입출력 라인에 각각 출력한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치의 블록도이다. 도 2를 참고하면, 반도체 메모리 장치는 제1 메모리 뱅크들(MB1~MBJ)(J는 정수) 제2 메모리 뱅크들(MB(J+1)~MBK)(K는 정수), 제1 내지 제4 그룹의 글로벌 입출력 라인 들(GIO_F1~GIO_FN, GIO_S1~GIO_SN, GIO_T1~GIO_TN, GIO_R1~GIO_RN)(N은 정수), 제1 내지 제 4 그룹의 서브 글로벌 입출력 라인들(SGIO_F1~SGIO_FN, SGIO_S1~SGIO_SN, SGIO_T1~SGIO_TN, SGIO_R1~SGIO_RN), 리피터부(102), 제어신호발생기(101) 및 제1 내지 제 4그룹의 데이터 입출력 회로(107~110)를 포함한다.
상기 제1 메모리 뱅크들(MB1~MBJ)은 제1 내지 제4 그룹의 글로벌 입출력 라인들(GIO_F1~GIO_FN, GIO_S1~GIO_SN, GIO_T1~GIO_TN, GIO_R1~GIO_RN)을 각각 공유한다. 상기 제2 메모리 뱅크들(MB(J+1)~MBK)은 제1 내지 제4 그룹의 서브 글로벌 입출력 라인들(SGIO_F1~SGIO_FN, SGIO_S1~SGIO_SN, SGIO_T1~SGIO_TN, SGIO_R1~SGIO_RN)을 각각 공유한다. 바람직하게, 상기 반도체 메모리 장치(100)에 포함되는 제2 메모리 뱅크의 수는 제1 메모리 뱅크의 수보다 더 크거나 또는 동일하게 설정될 수 있다.
상기 GIO 리피터부(102)는 상기 제1 내지 제4 그룹들의 글로벌 입출력 라인들(GIO_F1~GIO_FN, GIO_S1~GIO_SN, GIO_T1~GIO_TN, GIO_R1~GIO_RN)과 제1 내지 제4 그룹들의 서브 글로벌 입출력 라인들(SGIO_F1~SGIO_FN, SGIO_S1~SGIO_SN, SGIO_T1~SGIO_TN, SGIO_R1~SGIO_RN) 사이에 각각 연결되는 제1 내지 제4 서브 GIO 리피터부들(103~106)을 포함한다.
상기 제1 내지 제4 서브 GIO 리피터부들(103~106)의 구성 및 구체적인 동작은 서로 유사하므로, 상기 제1 서브 GIO 리피터부(103)의 구성 및 동작을 중심으로 설명하기로 한다. 상기 제1 서브 GIO 리피터부(103)는 복수의 리피터들(RPF1~RPFN)을 포함한다. 상기 복수의 리피터들(RPF1~RPFN)은 리피터 선택 신호(RSEL1)에 응답 하여, 상기 제1 그룹의 서브 글로벌 입출력 라인들(SGIO_F1~SGIO_FN)과 상기 제1 그룹의 글로벌 입출력 라인들(GIO_F1~GIO_FN)을 각각 연결 또는 분리시킨다.
상기 제어 신호 발생기(101)는 제1 및 제2 제어신호(ICAS, RTS) 및 데이터 폭 선택신호들(CA(Column Address), RA(Row Address), XN, X(N/2))에 응답하여 제1 내지 제4 리피터 선택신호들(RSEL1~RSEL4)을 출력한다. 여기서 상기 제1 제어신호(ICAS)는 상기 반도체 메모리 장치(100)의 리드(READ) 또는 라이트(WRITE) 동작시, 상기 제2 메모리 뱅크들(MB(J+1)~MBK) 중 하나가 선택될 때에만 인에이블(ENABLE) 되고, 그 외의 경우에는 디세이블(DISABLE) 된다. 상기 제2 제어신호(RTS)는, 상기 반도체 메모리 장치(100)의 리드 동작시에만 인에이블 되고, 그 외의 경우에는 디세이블 된다.
상기 제1 내지 제4 데이터 입출력 회로들(107~110)은 제1 내지 제4 그룹들의 글로벌 입출력 라인들(GIO_F1~GIO_FN, GIO_S1~GIO_SN, GIO_T1~GIO_TN, GIO_R1~GIO_RN)과 제1 내지 제4 그룹들의 데이터 입출력 핀들(DQF1~DQFU, DQS1~DQSU, DQT1~DQTU, DQR1~DQRU) 사이에 각각 연결된다. 제1 내지 제4 데이터 입출력 회로들(107~110) 각각은, 글로벌 입출력 라인들로부터 수신되는 출력 데이터들을 데이터 입출력 핀들에 각각 출력하거나, 데이터 입출력 핀들로부터 수신되는 입력 데이터들을 글로벌 입출력 라인에 각각 출력한다
도 3은 도 2에 도시된 제어 신호 발생기(101)의 상세 블록도이다. 상기 제어 신호 발생기(101)는 데이터 폭 결정부(110), GIO 라인 결정부(120), 및 리피터 제어부(130)를 포함한다. 상기 데이터 폭 결정부(110)는 데이터 폭 결정 신호들(CA, RA, XN, X(N/2))에 응답하여 제1 내지 제4 서브 제어신호들(SIG1~SIG4)을 출력한다. 상기 제1 내지 제4 서브 제어신호들(SIG1~SIG4)은 상기 선택된 입출력 데이터 폭에 따라 그 로직 레벨이 결정된다. 상기 GIO 라인 결정부(120)는 상기 제1 내지 제4 서브 제어신호들(SIG1~SIG4)에 응답하여 제1 내지 제4 선택신호들(SEL1~SEL4)을 출력한다. 상기 반도체 메모리 장치는 상기 제1 내지 제4 선택신호들(SEL1~SEL4) 중 일부 또는 전부와 상기 제1 제어신호(ICAS)에 의해, 상기 제2 메모리 뱅크들(MB(J+1)~MBK) 중 하나의 리드 또는 라이트 동작을 위해 사용될 서브 글로벌 입출력 라인들을 선택한다. 상기 리피터 제어부(130)는 상기 제1 및 제2 제어신호들(ICAS, RTS), 및 상기 제1 내지 제4 선택신호들(SEL1~SEL4)에 응답하여 제1 내지 제4 리피터 선택신호들(RSEL1~RSEL4)을 출력한다. 상기 리피터 제어부(130)는 제1 내지 제4 서브 GIO 리피터 제어부들(131~134)을 포함한다. 상기 제1 내지 제4 서브 GIO 리피터 제어부들(131~134) 각각은 제1 및 제2 제어신호들(ICAS, RTS), 및 상기 제1 내지 제4 선택신호들(SEL1~SEL4) 중 하나에 응답하여 상기 제1 내지 제4 리피터 선택신호들(RSEL1~RSEL4) 중 자기 자신과 대응하는 하나의 리피터 선택신호를 출력한다. 예를 들어, 상기 제1 서브 GIO 리피터 제어부(131)는 제1 및 제2 제어신호들(ICAS, RTS), 및 상기 제1 선택신호(SEL1)에 응답하여 상기 제1 리피터 선택신호(SEL1)를 출력한다. 상기 제1 내지 제4 리피터 선택신호들(RSEL1~RSEL4) 각각은 제1 및 제2 서브 리피터 선택신호들(HIF1, HIF2; HIS1, HIS2; HIT1, HIT2; HIR1, HIR2)을 포함한다.
도 4는 도 3에 도시된 데이터 폭 결정부(110)의 실시예 구성을 보여주고 있 다. 상기 데이터 폭 결정부(110)는 제1 노어게이트(NR1), 제1 인버터(IV1) 및 제1 내지 제4 낸드게이트들(ND1~ND4)을 포함한다. 상기 제1 노어게이트(NR1)는 데이터 폭 결정신호(X(N/2) 및 XN)를 입력으로 한다. 상기 제1 노어게이트(NR1)는 상기 데이터 폭 결정신호(X(N/2) 및 XN)가 모두 로직 로우일 때, 그 출력을 로직 하이로 출력한다. 또, 상기 제1 노어게이트(NR1)는 데이터 폭 결정신호(X(N/2) 및 XN) 중어느 하나가 로직 하이일 때, 그 출력을 로직 로우로 출력한다. 상기 제1 인버터(IV1)는 XN 신호를 입력으로 한다. 상기 제1 낸드게이트(ND1)는 데이터 폭 결정신호(CA) 및 상기 제1 노어게이트(NR1)의 출력을 입력으로 하여 상기 제1 서브 제어신호(SIG1)를 출력한다. 상기 제1 낸드게이트는(ND1)는 데이터 폭 결정신호(CA)와 상기 제1 노어게이트(NR1)의 출력이 모두 로직 하이일 때, 상기 제1 서브 제어신호(SIG1)를 로직 로우로 출력한다. 또, 상기 제1 낸드게이트(ND1)는 데이터 폭 결정신호(CA)와 상기 제1 노어게이트(NR1)의 출력 중 어느 하나가 로직 로우일 때, 상기 제1 서브 제어신호(SIG1)를 로직 하이로 출력한다. 상기 제2 낸드게이트(ND2)는 상기 제1 낸드게이트(ND1)의 출력 및 상기 제1 노어게이트(NR1)의 출력을 입력으로 하여 상기 제2 서브 제어신호(SIG2)를 출력한다. 상기 제2 낸드게이트(ND2)는 상기 제1 낸드게이트(ND1) 및 상기 제1 노어게이트(NR1)의 출력이 모두 로직 하이일 때, 상기 제2 서브 제어신호(SIG2)를 로직 로우로 출력한다. 또, 상기 제2 낸드게이트(ND2)는 상기 제1 낸드게이트(ND1) 및 상기 제1 노어게이트(NR1)의 출력 중 어느 하나가 로직 로우일 때, 상기 제2 서브 제어신호(SIG2)를 로직 하이로 출력한다. 상기 제4 낸드게이트(ND4)는 데이터 폭 결정신호(RA) 및 상기 제1 인버터(IV1) 의 출력을 입력으로 하여 제4 서브 제어신호(SIG4)를 출력한다. 상기 제4 낸드게이트(ND4)는 상기 데이터 폭 결정신호(RA) 및 상기 제1 인버터(IV1)의 출력이 모두 로직 하이일 때, 상기 제4 서브 제어신호(SIG4)를 로직 로우로 출력한다. 또, 상기 제4 낸드게이트(ND4)는 상기 데이터 폭 결정신호(RA) 및 상기 제1 인버터(IV1)의 출력 중 어느 하나가 로직 로우일 때, 상기 제4 서브 제어신호(SIG4)를 로직 하이로 출력한다. 상기 제3 낸드게이트(ND3)는 상기 제1 인버터(IV1)의 출력 및 상기 제4 낸드게이트(ND4)의 출력을 입력으로 하여 상기 제3 서브 제어신호(SIG3)를 출력한다. 상기 제3 낸드게이트(ND3)는 상기 제1 인버터(IV1) 및 상기 제4 낸드게이트(ND4)의 출력이 모두 로직 하이일 때 상기 제3 서브 제어신호(SIG3)를 로직 로우로 출력한다. 또, 상기 제3 낸드게이트(ND3)는 상기 제1 인버터(IV1) 및 상기 제4 낸드게이트(ND4)의 출력중 어느 하나가 로직 로우일 때 상기 제3 서브 제어신호(SIG3)를 로직 하이로 출력한다.
도 5는 도 3에 도시된 GIO 라인 결정부(120)의 실시예 구성을 보여주고 있다. 상기 GIO 라인 결정부(120)는 제5 내지 제8 낸드게이트들(ND5~ND8)과 제2 내지 제5 인버터들(IV2~IV5)을 포함한다. 제5 낸드게이트(ND5)는 상기 제1 및 제3 서브 제어신호들(SIG1, SIG3)을 입력으로 하고, 제2 인버터(IV2)는 상기 제5 낸드게이트(ND5)의 출력을 반전시켜 상기 제1 선택신호(SEL1)를 출력한다. 상기 제5 낸드게이트(ND5)는 상기 제1 및 제3 서브 제어신호들(SIG1, SIG3)이 모두 로직 하이일 때 그 출력을 로직 로우로 출력하고, 상기 제2 인버터(IV2)는 상기 제5 낸드게이트(ND5)의 출력을 반전시켜 상기 제1 선택신호(SEL1)를 로직 하이로 출력한다. 제6 낸드게이트(ND6)는 상기 제2 및 제3 서브 제어신호들(SIG2, SIG3)을 입력으로 하고, 제3 인버터(IV3)는 상기 제6 낸드게이트(ND6)의 출력을 반전시켜 상기 제2 선택신호(SEL2)를 출력한다. 상기 제6 낸드게이트(ND6)는 상기 제2 및 제3 서브 제어신호들(SIG2, SIG3)이 모두 로직 하이일 때 그 출력을 로직 로우로 출력하고, 상기 제3 인버터(IV3)는 상기 제6 낸드게이트(ND6)의 출력을 반전시켜 상기 제2 선택신호(SEL2)를 로직 하이로 출력한다. 제7 낸드게이트(ND7)는 상기 제1 및 제4 서브 제어신호들(SIG1, SIG4)을 입력으로 하고, 제4 인버터(IV4)는 상기 제7 낸드게이트(ND7)의 출력을 반전시켜 상기 제3 선택신호(SEL3)를 출력한다. 상기 제7 낸드게이트(ND7)는 상기 제1 및 제4 서브 제어신호들(SIG1, SIG4)이 모두 로직 하이일 때 그 출력을 로직 로우로 출력하고, 상기 제3 인버터(IV3)는 상기 제7 낸드게이트(ND7)의 출력을 반전시켜 상기 제3 선택신호(SEL3)를 로직 하이로 출력한다. 제8 낸드게이트(ND8)는 상기 제2 및 제4 서브 제어신호들(SIG2, SIG4)을 입력으로 하고, 제2 인버터(IV5)는 상기 제8 낸드게이트(ND8)의 출력을 반전시켜 상기 제4 선택신호(SEL4)를 출력한다. 상기 제8 낸드게이트(ND8)는 상기 제2 및 제4 서브 제어신호들(SIG2, SIG4)이 모두 로직 하이일 때 그 출력을 로직 로우로 출력하고, 상기 제5 인버터(IV5)는 상기 제8 낸드게이트(ND8)의 출력을 반전시켜 상기 제4 선택신호(SEL4)를 로직 하이로 출력한다.
도 6은 도 3에 도시된 제1 내지 제4 서브 GIO 리피터 제어부들(131~134) 중 하나(131)의 실시예 구성을 보여주고 있다. 상기 서브 GIO 리피터 제어부(131)는 제9 및 제10 낸드게이트들(ND9, ND10), 제6 내지 제9 인버터들(IV6~IV9) 및 제2 노어게이트(NR2)를 포함한다. 상기 제9 낸드게이트(ND9)는 상기 제1 제어신호(ICAS) 및 상기 제1 선택신호(SEL1)을 입력으로 한다. 상기 제6 인버터(IV6)는 상기 제9 낸드게이트(ND9)의 출력을 반전시킨다. 상기 제10 낸드게이트(ND10)는 상기 제6 인버터(IV6)의 출력과 상기 제2 제어신호(RTS)를 입력으로 한다. 상기 제7 인버터(IV7)는 상기 제10 낸드게이트(ND10)의 출력을 반전시킨다. 상기 제2 노어게이트(NR2)는 상기 제9 낸드게이트(ND9)의 출력과 상기 제7 인버터(IV7)의 출력을 입력으로 한다. 상기 제8 인버터(IV8)는 상기 제2 노어게이트(NR2)의 출력을 반전시켜 상기 제1 서브 리피터 선택신호(HIF1)를 출력한다. 상기 제9 인버터(IV9)는 상기 제7 인버터(IV7)의 출력을 반전시켜 상기 제2 서브 리피터 선택신호(HIF2)를 출력한다. 상기 서브 GIO 리피터 제어부(131)는 상기 제1 제어신호(ICAS) 및 상기 제1 선택신호(SEL1)들 중 어느 하나가 로직 로우로 입력되면, 상기 제9 낸드게이트(ND9)의 출력은 로직 하이가 되어, 상기 제1 및 제2 서브 리피터 선택신호(HIF1, HIF2)들을 로직 하이로 출력한다. 상기 서브 GIO 리피터 제어부(131)는 상기 제1 제어신호(ICAS) 및 상기 제1 선택신호(SEL1)들 모두 로직 하이로 입력되고, 상기 제2 제어신호(RTS)가 로직 하이로 입력되면, 상기 제1 서브 리피터 선택신호(HIF1)는 로직 하이로 상기 제2 서브 리피터 선택신호(HIF2)는 로직 로우로 출력한다. 또, 상기 서브 GIO 리피터 제어부(131)는 상기 제1 제어신호(ICAS) 및 상기 제1 선택신호(SEL1)들 모두 로직 하이로 입력되고, 상기 제2 제어신호(RTS)가 로직 로우로 입력되면, 상기 제1 서브 리피터 선택신호(HIF1)는 로직 로우로 상기 제2 서브 리피터 선택신호(HIF2)는 로직 하이로 출력한다.
도 7은 도 2에 도시된 복수의 리피터들(RPF1~RPF64)중 하나의 리피터(예를 들어, RPF1)의 상세 회로도이다. 상기 복수의 리피터들(RPF1~RPF64)의 구성 및 구체적 동작은 서로 유사하므로, 상기 리피터(RPF1)의 구성 및 동작을 중심으로 설명하면 다음과 같다. 상기 리피터(RPF1)는 읽기 리피터(210)와 쓰기 리피터(220)를 포함한다. 상기 읽기 리피터(210)는 서브 글로벌 입출력 라인(SGIO_F1)에 연결되는 입력 단자(250)와, 글로벌 입출력 라인(GIO_F1)에 연결되는 출력단자(260)를 포함한다. 상기 쓰기 리피터(220)는 글로벌 입출력 라인(GIO_F1)에 연결되는 입력 단자(260)와, 서브 글로벌 입출력 라인(SGIO_F1)에 연결되는 출력단자(250)를 포함한다. 상기 읽기 리피터(210)와 쓰기 리피터(220)는 상기 제1 및 제2 서브 리피터 선택신호(HIF1, HIF2)에 응답하여 각각 인에이블 또는 디세이블 된다. 반도체 메모리 장치(100)가 리드 동작을 수행할 때, 상기 제2 메모리 뱅크들(MB(J+1)~MBK) 중 적어도 하나가 선택되면, 상기 제1 및 제2 서브 리피터 선택신호(HIF1, HIF2)에 각각 응답하여, 상기 읽기 리피터(210)는 인에이블되고 상기 쓰기 리피터(220)는 디세이블된다. 또 반도체 메모리 장치(100)가 라이트 동작을 수행할 때, 상기 제2 메모리 뱅크들(MB(J+1)~MBK) 중 적어도 하나가 선택되면, 상기 제1 및 제2 서브 리피터 선택신호(HIF1, HIF2)에 각각 응답하여 상기 쓰기 리피터(220)는 인에이블되고, 상기 읽기 리피터(210)는 디세이블 된다.
상기 읽기 리피터(210)는 제1 인버터(211)와 제2 인버터(212)를 포함한다. 상기 제1 인버터(211)는 입력단자(250)를 통하여 서브 글로벌 입출력 라인(SGIO_F1)으로부터 수신되는 상기 출력데이터들 중 하나를 입력으로 한다. 상기 제2 인버터(212)는 제1 및 제2 서브 리피터 선택 신호(HIF1, HIF2)들에 응답하여 인에이블될 때, 상기 제1 인버터(211)의 출력을 입력으로 하여 글로벌 입출력 라인(GIO_F1)에 상기 출력 데이터들 중 하나를 출력한다. 상기 제2 인버터(212)는 제1 및 제2 PMOS 트랜지스터(PM1, PM2)와 제1 및 제2 NMOS 트랜지스터(NM1, NM2)를 포함한다. 상기 제1 PMOS 트랜지스터(PM1)는 외부전원전압(VDD)이 입력되는 소스, 상기 제1 인버터(211)의 출력이 입력되는 게이트를 포함한다. 상기 제2 PMOS 트랜지스터(PM2)는 상기 제1 PMOS 트랜지스터(PM1)의 드레인에 연결되는 소스, 상기 제2 서브 리피터 선택신호(HIF2)가 입력되는 게이트, 및 출력 노드(260)에 연결되는 드레인을 포함한다. 상기 제1 NMOS 트랜지스터(NM1)는 상기 출력 노드(260)에 연결되는 드레인과, 상기 제1 서브 리피터 선택신호(HIF1)가 입력되는 게이트를 포함한다. 상기 제2 NMOS 트랜지스터(NM2)는 상기 제1 NMOS 트랜지스터(NM1)의 소스에 연결되는 드레인과, 상기 제1 인버터(211)의 출력에 연결되는 게이트, 및 접지전압(VSS)이 입력되는 소스를 포함한다. 상기 제1 서브 리피터 선택신호(HIF1)는 로직 하이로, 상기 제2 서브 리피터 선택신호(HIF2)는 로직 로우로 입력되면, 상기 읽기 리피터(210)의 제1 NMOS 트랜지스터(NM1) 및 제2 PMOS 트랜지스터(PM2)는 턴 온 되어, 상기 읽기 리피터(210)는 인에이블 된다. 또 상기 쓰기 리피터(220)의 제3 NMOS 트랜지스터(NM3) 및 제4 PMOS 트랜지스터(PM4)는 턴 오프 되어, 상기 쓰기 리피터(220)는 디세이블 된다.
상기 쓰기 리피터(220)는 제1 인버터(221)와 제2 인버터(222)를 포함한다. 상기 제1 인버터는 입력단자(260)를 통하여 글로벌 입출력 라인(GIO_F1)으로부터 수신되는 상기 입력데이터들 중 하나를 입력으로 한다. 상기 제2 인버터는 제1 및 제2 서브 리피터 선택 신호(HIF1, HIF2)들에 응답하여 인에이블될 때, 상기 제1 인버터(221)의 출력을 입력으로 하여 서브 글로벌 입출력 라인(SGIO_F1)에 상기 입력 데이터들 중 하나를 출력한다. 상기 제2 인버터(222)는 제1 및 제2 PMOS 트랜지스터(PM3, PM4)와 제1 및 제2 NMOS 트랜지스터(NM3, NM4)를 포함한다. 상기 제1 PMOS 트랜지스터(PM3)는 외부전원전압(VDD)이 입력되는 소스, 상기 제1 인버터(221)의 출력이 입력되는 게이트를 포함한다. 상기 제2 PMOS 트랜지스터(PM4)는 상기 제1 PMOS 트랜지스터(PM3)의 드레인에 연결되는 소스, 상기 제1 서브 리피터 선택신호(HIF1)가 입력되는 게이트, 및 출력 노드(250)에 연결되는 드레인을 포함한다. 상기 제1 NMOS 트랜지스터(NM3)는 상기 출력 노드(250)에 연결되는 드레인과, 상기 제2 서브 리피터 선택신호(HIF2)가 입력되는 게이트를 포함한다. 상기 제2 NMOS 트랜지스터(NM4)는 상기 제1 NMOS 트랜지스터(NM3)의 소스에 연결되는 드레인과, 상기 제1 인버터(221)의 출력에 연결되는 게이트, 및 접지전압(VSS)이 입력되는 소스를 포함한다. 상기 제1 서브 리피터 선택신호(HIF1)는 로직 로우로, 상기 제2 서브 리피터 선택신호(HIF2)는 로직 하이로 입력되면, 상기 읽기 리피터(210)의 제1 NMOS 트랜지스터(NM1) 및 제2 PMOS 트랜지스터(PM2)는 턴 오프 되어, 상기 읽기 리피터(210)는 디세이블 된다. 또 상기 쓰기 리피터(220)의 제3 NMOS 트랜지스터(NM3) 및 제4 PMOS 트랜지스터(PM4)는 턴 온 되어, 상기 쓰기 리피터(220)는 인에이블 된다.
바람직하게는, 상기 리피터(RPF1)는 서브 글로벌 입출력 라인(SGIO_F1) 또는 글로벌 입출력 라인(GIO_F1)에 각각 연결되어 입출력 데이터를 래치하는 래치회로(230, 240)를 더 포함한다.
상기와 같은 본 발명의 구성을 참조하여 반도체 메모리 장치의 입출력 데이터 폭에 따른 동작을 설명하면 다음과 같다.
우선 상기 데이터 폭 결정신호들(RA(Row Address), CA(Column Address), XN, X(N/2))의 로직 레벨은 반도체 메모리 장치의 선택된 입출력 데이터 폭에 따라 변경되며, 본 실시예의 경우에는 RA는 RA<13>, CA는 CA<11>, N=16인 경우에 대하여 설명하도록 한다.
첫째, 반도체 메모리 장치(100)가 X16 모드로 리드 또는 라이트 동작을 하는 경우를 설명한다. 반도체 메모리 장치가 X16 모드로 리드 또는 라이트 동작을 하는 경우에는, 데이터 폭 결정신호(X16)는 로직 하이, 데이터 폭 결정신호(X8)는 로직 로우이고, 데이터 폭 결정신호들(RA<13> 및 CA<11>)은 돈케어(DON'T CARE)이다. 우선 상기 데이터 폭 결정부(110)의 입력으로 데이터 폭 결정신호(X16)가 로직 하이로 데이터 폭 결정신호(X8)는 로직 로우로 입력되므로, 제1 노어게이트(NR1)와 제1 인버터(IV1)의 출력이 모두 로직 로우로 된다. 상기 제1 노어게이트(NR1)의 출력은 제1 및 제2 낸드게이트(ND1, ND2)의 일입력이 되고, 제1 인버터(IV1)의 출력은 제3 및 제4 낸드게이트(ND3, ND4)의 일입력이 되므로, 제1 내지 제4 서브 제어신호들(SIG1~SIG4)은 데이터 폭 결정신호들(CA<11> 및 RA<13>)의 로직 레벨과 관계없이 모두 로직 하이로 된다.
상기 GIO 라인 결정부(120)는 로직 하이의 상기 제1 내지 제4 서브 제어신호 들(SIG1~SIG4)에 응답하여 상기 제1 내지 제4 선택신호들(SEL1~SEL4)을 로직 하이로 출력한다.
상기 제1 내지 제4 서브 GIO 리피터 제어부들(131~134) 각각은 로직 하이인 상기 제1 내지 제4 선택신호들(SEL1~SEL4) 중 자신과 대응하는 하나에 응답하여 제1 및 제2 제어신호(ICAS, RTS)의 로직 레벨에 따라 제1 및 제2 서브 리피터 선택신호들(HIF1, HIF2; HIS1, HIS2; HIT1, HIT2; HIR1, HIR2 중 어느 한쌍)을 출력한다. 예를들어, 상기 제2 메모리 뱅크들(MB(J+1)~MBK)에 입출력 데이터들을 라이트 하는 경우에는, 제1 제어신호(ICAS)는 로직 하이로 제2 제어신호(RTS)는 로직 로우로 입력되어, 상기 제1 내지 제4 서브 GIO 리피터 제어부들(131~134)은 제1 서브 리피터 제어신호들(HIF1, HIS1, HIT1, HIR1)은 로직 로우로, 제2 서브 리피터 제어신호들(HIF2, HIS2, HIT2, HIR2)는 로직 하이로 출력한다.
상기 제1 내지 4 서브 GIO 리피터부들(103~106)은 상기 제1 및 제2 서브 리피터 제어신호들(HIF1, HIF2; HIS1, HIS2; HIT1, HIT2; HIR1, HIR2)에 응답하여 상기 서브 글로벌 입출력 라인들(SGIO_F1~SGIO_FN, SGIO_S1~SGIO_SN, SGIO_T1~SGIO_TN, SGIO_R1~SGIO_RN)과 상기 글로벌 입출력 라인들(GIO_F1~GIO_FN, GIO_S1~GIO_SN, GIO_T1~GIO_TN, GIO_R1~GIO_RN)을 연결시킨다. 위에서 예로 든 상기 제2 메모리 뱅크들(MB(J+1)~MBK)에 입력 데이터들을 라이트 하는 경우에는, 상기 제1 내지 제4 서브 GIO 리피터부(103~106)에 제1 서브 리피터 제어신호들(HIF1, HIS1, HIT1, HIR1)은 로직 로우로, 제2 서브 리피터 제어신호들(HIF2, HIS2, HIT2, HIR2)은 로직 하이로 입력되어, 읽기 리피터들은 디세이블 시키고 쓰기 리피터들은 인에이블시켜, 상기 글로벌 입출력 라인들(GIO_F1~GIO_FN, GIO_S1~GIO_SN, GIO_T1~GIO_TN, GIO_R1~GIO_RN)로부터 출력되는 입력 데이터를 상기 서브 글로벌 입출력 라인들(SGIO_F1~SGIO_FN, SGIO_S1~SGIO_SN, SGIO_T1~SGIO_TN, SGIO_R1~SGIO_RN)로 출력한다.
둘째, 반도체 메모리 장치(100)가 X8 모드로 리드 또는 라이트 동작을 하는 경우를 설명한다. 반도체 메모리 장치(100)가 X8 모드로 동작하는 경우, 데이터 폭 결정신호(X16)는 로직 로우로, 데이터 폭 결정신호(X8)은 로직 하이로 입력된다. 또, 데이터 폭 결정신호(CA<11>)는 돈케어(DON'T CARE)이고, 데이터 폭 결정신호(RA<13>)는 로직 로우 또는 로직 하이로 입력된다.
우선 상기 데이터 폭 결정부(110)의 입력으로 상기 데이터 폭 결정신호(X8)는 로직 하이로 상기 데이터 폭 결정신호(X16)은 로직 로우로 입력되므로, 상기 제1 노어게이트(NR1)의 출력은 로직 로우로 된다. 그 결과 상기 제1 노어게이트(NR1)의 출력을 일 입력으로 하는 상기 제1 및 제2 낸드게이트들(ND1, ND2)의 출력은 상기 데이터 폭 결정신호(CA<11>)의 로직 레벨과 관계없이 로직 하이로 되어, 상기 제1 및 제2 서브 제어신호들(SIG1, SIG2)은 로직 하이로 된다. 상기 데이터 폭 결정신호(X16)는 로직 로우로 입력되므로, 상기 제1 인버터(IV1)의 출력은 로직 하이로 되어, 상기 제3 및 제4 낸드게이트들(ND3, ND4)의 일입력이 된다. 이때, 상기 데이터 폭 결정신호(RA<13>)가 로직 하이로 제4 낸드게이트(ND4)의 다른 하나의 입력이 되면, 상기 제4 낸드게이트(ND4)의 출력은 로직 로우로 되어 상기 제4 서브 제어신호(SIG4)는 로직 로우로 된다. 그 결과 상기 제3 낸드게이트(ND3)는 로직 로 우인 상기 제4 낸드게이트(ND4)의 출력을 다른 하나의 입력으로 하여 로직 하이인 제3 서브 제어신호(SIG3)를 출력한다. 또는, 상기 데이터 폭 결정신호(RA<13>)가 로직 로우로 제4 낸드게이트(ND4)의 다른 하나의 입력이 되면, 상기 제4 낸드게이트(ND4)의 출력은 로직 하이로 되어 상기 제4 서브 제어신호(SIG4)는 로직 하이로 된다. 그 결과 상기 제3 낸드게이트(ND3)는 로직 하이인 상기 제4 낸드게이트(ND4)의 출력을 다른 하나의 입력으로 하여 로직 로우인 제3 서브 제어신호(SIG3)를 출력한다. 즉 상기 제3 및 제4 서브 제어신호들(SIG3, SIG4)은 상기 데이터 폭 결정신호(RA<13>)의 로직 레벨에 따라 하나는 로직 하이로, 다른 하나는 로직 로우로 된다. 이하 상기 데이터 폭 결정신호(RA<13>)가 로직 하이인 경우에 대하여 설명한다.
상기 GIO 라인 결정부(120)는 상기 데이터 폭 결정신호(RA<13>)가 로직 하이인 경우에는, 상기 제1 내지 제4 서브 제어신호들(SIG1~SIG4)에 응답하여 상기 제1 및 제2 선택신호들(SEL1, SEL2)을 로직 하이로, 제3 및 제4 선택신호들(SEL3, SEL4)을 로직 로우로 출력한다.
상기 제1 및 제2 서브 GIO 리피터 제어부들(131, 132) 각각은 로직 하이인 상기 제1 및 제2 선택신호들(SEL1, SEL2) 중 자신과 대응하는 하나에 응답하여, 제1 및 제2 제어신호(ICAS, RTS)의 로직 레벨에 따라 제1 및 제2 서브 리피터 선택신호들(HIF1, HIF2; HIS1, HIS2 중 어느 한쌍)을 출력한다. 상기 제3 및 제4 서브 GIO 리피터 제어부들(133, 134) 각각은 로직 로우인 상기 제3 및 제4 선택신호들(SEL3, SEL4) 중 자신과 대응하는 하나에 응답하여 제1 및 제2 제어신호(ICAS, RTS)의 로직 레벨과 관계없이 제1 및 제2 서브 리피터 선택신호들(HIT1, HIT2; HIR1, HIR2 중 어느 한쌍)을 로직 하이로 출력한다. 예를들어, 상기 제2 메모리 뱅크들(MB(J+1)~MBK)중 적어도 어느 하나로부터 출력 데이터들을 리드하는 경우에는, 제1 및 제2 제어신호들(ICAS, RTS)는 로직 하이로 입력되어, 상기 제1 및 제2 서브 GIO 리피터 제어부들(131, 132)은 제1 서브 리피터 선택신호들(HIF1, HIS1)을 로직 하이로, 제2 서브 리피터 선택신호들(HIF2, HIS2)을 로직 로우로 출력한다.
상기 제1 및 제2 서브 GIO 리피터부들(103, 104)은 상기 제1 및 제2 서브 리피터 선택신호들(HIF1, HIF2; HIS1, HIS2)에 응답하여 상기 서브 글로벌 입출력 라인들(SGIO_F1~SGIO_FN, SGIO_S1~SGIO_SN)과 상기 글로벌 입출력 라인들(GIO_F1~GIO_FN, GIO_S1~GIO_SN)을 연결시킨다. 또 상기 제3 및 제4 서브 GIO 리피터부들(105, 106)은 상기 제3 및 제4 서브 리피터 선택신호들(HIT1, HIT2; HIR1, HIR2)에 응답하여 상기 서브 글로벌 입출력 라인들(SGIO_T1~SGIO_TN, SGIO_R1~SGIO_RN)과 상기 글로벌 입출력 라인들(GIO_T1~GIO_TN, GIO_R1~GIO_RN)을 분리시킨다. 위에서 예로 든 상기 제2 메모리 뱅크들(MB(J+1)~MBK)로부터 출력 데이터들을 리드하는 경우에는, 상기 제1 및 제2 서브 GIO 리피터부(103, 104)에 제1 서브 리피터 선택신호들(HIF1, HIS1)은 로직 하이로, 제2 서브 리피터 선택신호들(HIF2, HIS2)은 로직 로우로 입력되어, 상기 제1 및 제2 서브 GIO 리피터부(103, 104)의 읽기 리피터(210)들은 인에이블 되고, 쓰기 리피터(220)들은 디세이블 된다. 그 결과 상기 읽기 리피터(210)들이 상기 서브 글로벌 입출력 라인들(SGIO_F1~SGIO_FN, SGIO_S1~SGIO_SN)로부터 출력되는 출력 데이터를 상기 글로벌 입출력 라인들(GIO_F1~GIO_FN, GIO_S1~GIO_SN)로 출력한다. 상기 제3 및 제4 서브 GIO 리피터부들(105, 106)은 로직 하이인 제1 및 제2 서브 리피터 선택신호들(HIT1, HIT2, HIR1, HIR2)에 응답하여 상기 읽기 및 쓰기 리피터(210, 220)들을 디세이블 시켜, 상기 서브 글로벌 입출력 라인들(SGIO_T1~SGIO_TN, SGIO_R1~SGIO_RN)과 상기 글로벌 입출력 라인들(GIO_T1~GIO_TN, GIO_R1~GIO_RN)을 분리시킨다.
셋째, 반도체 메모리 장치(100)가 X4 모드로 리드 또는 라이트 동작을 하는 경우를 설명한다. 반도체 메모리 장치가 X4 모드로 동작하는 경우, 데이터 폭 결정신호들(X8 및 X16)은 로직 로우로 입력되고, 데이터 폭 결정신호들(CA<11> 및 RA<13>) 각각은 로직 하이 또는 로직 로우로 입력된다.
우선 상기 데이터 폭 결정부(110)의 입력으로 데이터 폭 결정신호들(X8 및 X16)이 로직 로우로 입력되므로, 상기 제1 노어게이트(NR1)와 상기 제1 인버터(IV1)의 출력은 로직 하이로 되어, 상기 제1 내지 제4 낸드게이트들(ND1~ND4)의 일입력은 로직 하이로 된다. 상기 제1 낸드게이트(ND1)는 로직 하이 또는 로직 로우인 데이터 폭 결정신호(CA<11>)를 다른 하나의 입력으로 하여 로직 로우 또는 로직 하이인 제1 서브 제어신호(SIG1)를 출력한다. 상기 제2 낸드게이트(ND2)는 상기 제1 낸드게이트(ND1)의 출력을 다른 하나의 입력으로 하여 상기 제1 서브 제어신호(SIG1)의 반대 레벨로 제2 서브 제어신호(SIG2)를 출력한다. 상기 제4 낸드게이트(ND3)는 로직 하이 또는 로직 로우인 데이터 폭 결정신호(RA<13>)를 다른 하나의 입력으로 하여 로직 로우 또는 로직 하이인 제4 서브 제어신호(SIG4)를 출력한다. 상기 제3 낸드게이트(ND3)는 상기 제4 낸드게이트(ND4)의 출력을 다른 하나의 입력으로 하여 상기 제4 서브 제어신호(SIG4)의 반대 레벨로 상기 제3 서브 제어신호(SIG3)를 출력한다. 즉, 상기 반도체 메모리 장치(100)가 X4 모드로 리드 또는 라이트 동작을 하는 경우에는 상기 제1 및 제2 서브 제어신호들(SIG1, SIG2) 중 어느 하나는 로직 하이로 다른 하나는 로직 로우로 된다. 또, 상기 제3 및 제4 서브 제어신호들(SIG3, SIG4) 중 어느 하나는 로직 하이로 다른 하나는 로직 로우로 된다.
상기 GIO 라인 결정부(120)는 상기 제1 내지 제4 서브 제어신호들(SIG1~SIG4)에 응답하여 상기 제 1 내지 제4 선택신호들(SEL1~SEL4) 중 어느 하나를 로직 하이로 출력하고, 나머지 선택신호들을 로직 로우로 출력한다. 이하 제2 선택신호(SEL2)가 로직 하이로 출력된 경우에 대하여 설명한다.
상기 제1 서브 GIO 리피터 제어부(131)는 로직 하이인 상기 제2 선택신호(SEL2)에 응답하여 제1 및 제2 제어신호(ICAS, RTS)의 로직 레벨에 따라 제1 및 제2 서브 리피터 선택신호들(HIS1, HIS2)을 출력한다. 상기 제1, 제3 및 제4 서브 GIO 리피터 제어부들(131, 133, 134) 각각은 로직 로우인 상기 제1, 제3 및 제4 선택신호들(SEL1, SEL3, SEL4) 중 자신과 대응하는 하나에 응답하여 제1 및 제2 제어신호(ICAS, RTS)의 로직 레벨과 관계없이 제1 및 제2 서브 리피터 선택신호들(HIF1, HIF2; HIT1, HIT2; HIR1, HIR2 중 어느 한쌍)을 로직 하이로 출력한다. 예를들어, 상기 제2 메모리 뱅크들(MB(J+1)~MBK)로부터 출력 데이터들을 리드하는 경우에는, 상기 제2 서브 GIO 리피터 제어부(132)는 상기 제2 선택신호(SEL2) 및 로직 하이인 제1 및 제2 제어신호들(ICAS, RTS)에 응답하여, 제1 서브 리피터 선택신호(HIS1)를 로직 하이로, 제2 서브 리피터 선택신호(HIS2)를 로직 로우로 출력한다.
상기 제2 서브 GIO 리피터부(104)는 상기 제1 및 제2 서브 리피터 선택신호들(HIS1, HIS2)에 응답하여 상기 서브 글로벌 입출력 라인들(SGIO_S1~SGIO_SN)과 상기 글로벌 입출력 라인들(GIO_S1~GIO_SN)을 연결시킨다. 상기 제1, 제3 및 제4 서브 GIO 리피터부들(103, 105, 106)은 상기 제1 및 제2 서브 리피터 선택신호들(HIF1, HIF2; HIT1, HIT2; HIR1, HIR2)에 응답하여 상기 서브 글로벌 입출력 라인들(SGIO_F1~SGIO_FN, SGIO_T1~SGIO_TN, SGIO_R1~SGIO_RN)과 상기 글로벌 입출력 라인들(GIO_F1~GIO_FN, GIO_T1~GIO_TN, GIO_R1~GIO_RN)을 분리시킨다. 위에서 예로 든 상기 제2 메모리 뱅크들(MB(J+1)~MBK)로부터 출력 데이터들을 리드하는 경우에는, 상기 제2 서브 GIO 리피터부(104)에 제1 서브 리피터 선택신호(HIS1)는 로직 하이로, 제2 서브 리피터 선택신호(HIS2)는 로직 로우로 입력된다. 그 결과 상기 제1 서브 GIO 리피터부(103)의 읽기 리피터(210)들이 인에이블 되고 쓰기 리피터(220)들은 디세이블되어, 상기 서브 글로벌 입출력 라인들(SGIO_S1~SGIO_SN)로부터 출력되는 출력 데이터를 상기 글로벌 입출력 라인들(GOI_S1~GIO_SN)로 출력한다. 상기 제1, 제3 및 제4 서브 GIO 리피터부들(103, 105, 106)은 로직 하이인 제1 및 제2 서브 리피터 선택신호들(HIF1, HIF2, HIT1, HIT2, HIR1, HIR2)에 응답하여 상기 읽기 및 쓰기 리피터(210, 220)들을 디세이블 시켜, 상기 서브 글로벌 입출력 라인들(SGIO_F1~SGIO_FN, SGIO_T1~SGIO_TN, SGIO_R1~SGIO_RN)과 상기 글로벌 입출 력 라인들(GIO_F1~GIO_FN, GIO_T1~GIO_TN, GIO_R1~GIO_RN)을 분리시킨다.
넷째, 반도체 메모리 장치(100)가 상기 제1 메모리 뱅크들(MB1~MBJ)에(로부터) 입출력 데이터들을 리드 또는 라이트하는 경우에는, 제1 제어신호(ICAS)가 로직 로우로 된다. 상기 제1 내지 제4 서브 리피터 제어부들(131~134) 각각은 상기 로직 로우인 제1 제어신호(ICAS)에 응답하여 상기 제1 내지 제4 선택신호들(SEL1~SEL4) 및 상기 제2 제어신호(RTS)의 로직 레벨과 관계없이 상기 제1 및 제2 서브 리피터 선택신호들(HIF1, HIF2; HIS1, HIS2; HIT1, HIT2; HIR1, HIR2)을 로직 하이로 출력한다. 상기 리피터 제어부(102)는 상기 제1 및 제2 서브 리피터 선택신호들(HIF1, HIF2; HIS1, HIS2; HIT1, HIT2; HIR1, HIR2)에 응답하여, 상기 서브 글로벌 입출력 라인들(SGIO_F1~SGIO_FN, SGIO_S1~SGIO_SN, SGIO_T1~SGIO_TN, SGIO_R1~SGIO_RN)과 상기 글로벌 입출력 라인들(GIO_F1~GIO_FN, GIO_S1~GIO_SN, GIO_T1~GIO_TN, GIO_R1~GIO_RN)을 분리시킨다.
상술한 것과 같이, 본 발명에 의한 반도체 메모리 장치는 선택된 입출력 데이터 폭에 따라 필요한 리피터들만 인에이블 된다. 따라서 선택된 입출력 데이터 폭과 관계없이 모든 리피터들이 동일한 리피터 제어신호에 의해 인에이블 되어 발생하는 파워의 소모를 줄일 수 있다. 또한 제1 메모리 뱅크들에(로부터) 입출력 데이터들을 리드 또는 라이트 동작을 수행하는 경우에는 리피터들을 모두 디세이블 시킴으로써 불필요한 파워 소모를 줄일 수 있다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님 을 주의하여야 한다. 또한 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 메모리 장치는 선택된 데이터 입출력 폭 및 선택된 뱅크에 따라 리피터들을 인에이블 시킴으로써, 모든 리피터들이 인에이블 되어 발생하였던 불필요한 파워의 소모를 줄일 수 있다.

Claims (23)

  1. 제1 내지 제4 그룹의 글로벌 입출력 라인들을 각각 공유하는 제1 메모리 뱅크들;
    제1 내지 제4 그룹의 서브 글로벌 입출력 라인들을 각각 공유하는 제2 메모리 뱅크들;
    제1 내지 제4 리피터 선택 신호들에 응답하여, 상기 제1 내지 제4 그룹들 중 일부 또는 전체 그룹(들)의 서브 글로벌 입출력 라인들로부터 수신되는 출력 데이터들을 상기 제1 내지 제4 그룹들 중 일부 또는 전체 그룹(들)의 글로벌 입출력 라인들에 각각 출력하거나, 또는 상기 제1 내지 제4 그룹들 중 일부 또는 전체 그룹(들)의 글로벌 입출력 라인들로부터 수신되는 입력 데이터들을 상기 제1 내지 제4 그룹들 중 일부 또는 전체 그룹(들)의 서브 글로벌 입출력 라인들에 각각 출력하는 GIO(Global Input and Output) 리피터부; 및
    데이터 폭 결정 신호들과, 제1 및 제2 제어신호들에 응답하여, 상기 제1 내지 제4 리피터 선택 신호들을 발생하는 제어 신호 발생기를 포함하고,
    상기 데이터 폭 결정 신호들의 로직 레벨은 반도체 메모리 장치의 선택된 입출력 데이터 폭에 따라 변경되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 제1 내지 제4 그룹들의 글로벌 입출력 라인들과 제1 내지 제4 그룹들의 데이터 입출력 핀들 사이에 각각 연결되는 제1 내지 제4 데이터 입출력 회로들을 더 포함하고,
    상기 제1 내지 제4 데이터 입출력 회로들 각각은, 상기 제1 내지 제4 그룹들 중 자신과 대응하는 그룹의 글로벌 입출력 라인들로부터 수신되는 상기 출력 데이터들을 상기 제1 내지 제4 그룹들 중 자신과 대응하는 그룹의 데이터 입출력 핀들에 각각 출력하거나, 상기 제1 내지 제4 그룹들 중 자신과 대응하는 그룹의 데이터 입출력 핀들로부터 수신되는 상기 입력 데이터들을 상기 자신과 대응하는 그룹의 글로벌 입출력 라인들에 각각 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1항에 있어서, 상기 GIO 리피터부는 ,
    상기 제1 내지 제4 그룹들의 글로벌 입출력 라인들과 제1 내지 제4 그룹들의 서브 글로벌 입출력 라인들 사이에 각각 연결되는 제1 내지 제4 서브 GIO 리피터부들을 포함하고,
    상기 제1 내지 제4 서브 GIO 리피터부들 각각은, 상기 제1 내지 제4 리피터 선택신호들 중 하나에 응답하여, 상기 제1 내지 제4 그룹들 중 자신과 대응하는 그룹의 서브 글로벌 입출력 라인들로부터 수신되는 상기 출력 데이터들을 상기 제1 내지 제4 그룹들 중 자신과 대응하는 그룹의 글로벌 입출력 라인들에 각각 출력하거나, 또는 상기 자신과 대응하는 그룹의 글로벌 입출력 라인들로부터 수신되는 입력 데이터들을 상기 자신과 대응하는 그룹의 서브 글로벌 입출력 라인들에 각각 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3항에 있어서, 상기 제1 내지 제4 서브 GIO 리피터부 각각은
    상기 제1 내지 제4 리피터 선택 신호 중 어느 하나에 응답하여, 상기 자신과 대응하는 그룹의 서브 글로벌 입출력 라인들을 상기 자신과 대응하는 그룹의 글로벌 입출력 라인들과 각각 연결 또는 분리시키는 복수의 리피터들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 제1 내지 제4 리피터 선택신호들 각각은 제1 및 제2 서브 리피터 선택신호를 포함하고,
    상기 복수의 리피터들 각각은
    상기 제1 내지 제4 그룹의 서브 글로벌 입출력 라인들 중 자신과 대응하는 서브 글로벌 입출력 라인에 연결되는 입력 단자와, 상기 제1 내지 제4 그룹의 글로벌 입출력 라인들 중 자신과 대응하는 글로벌 입출력 라인에 연결되는 출력단자를 포함하는 읽기 리피터; 및
    상기 제1 내지 제4 그룹의 글로벌 입출력 라인들 중 자신과 대응하는 글로벌 입출력 라인에 연결되는 입력 단자와, 상기 제1 내지 제4 그룹의 서브 글로벌 입출력 라인들 중 자신과 대응하는 서브 글로벌 입출력 라인에 연결되는 출력단자를 포함하는 쓰기 리피터를 포함하고,
    상기 읽기 리피터와 쓰기 리피터는 상기 제1 및 제2 서브 리피터 선택신호에 응답하여 각각 인에이블되고,
    반도체 메모리 장치의 리드 동작시 상기 읽기 리피터가 인에이블될 때, 상기 쓰기 리피터가 디세이블되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5항에 있어서, 상기 읽기 리피터는
    상기 자신과 대응하는 서브 글로벌 입출력 라인으로부터 수신되는 상기 출력데이터들 중 하나를 입력으로 하는 제1 인버터;
    상기 제1 및 제2 서브 리피터 선택 신호들에 응답하여 인에이블될 때, 상기 제1 인버터의 출력을 입력으로 하여 상기 자신과 대응하는 글로벌 입출력 라인에 상기 출력 데이터들 중 하나를 출력하는 제2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6항에 있어서, 상기 제2 인버터는
    제1 전원전압이 입력되는 소스와, 상기 제1 인버터의 출력이 연결되는 게이트를 포함하는 제1 PMOS 트랜지스터;
    상기 제1 PMOS 트랜지스터의 드레인에 연결되는 소스, 상기 제2 서브 리피터 선택신호가 입력되는 게이트, 및 출력 노드에 연결되는 드레인을 포함하는 제2 PMOS 트랜지스터;
    상기 출력 노드에 연결되는 드레인과, 상기 제1 서브 리피터 선택신호가 입력되는 제1 NMOS 트랜지스터; 및
    상기 제1 NMOS 트랜지스터의 소스에 연결되는 드레인과, 상기 제1 인버터의 출력에 연결되는 게이트, 및 제2 전원전압이 입력되는 소스를 포함하는 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치
  8. 제 5항에 있어서, 상기 쓰기 리피터는
    상기 자신과 대응하는 글로벌 입출력 라인으로부터 수신되는 상기 입력데이터들 중 하나를 입력으로 하는 제1 인버터;
    상기 제1 및 제2 서브 리피터 선택 신호들에 응답하여 인에이블될 때, 상기 제1 인버터의 출력을 입력으로 하여 상기 자신과 대응하는 서브 글로벌 입출력 라인에 상기 입력 데이터들 중 하나를 출력하는 제2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8항에 있어서, 상기 제2 인버터는
    제1 전원전압이 입력되는 소스와, 상기 제1 인버터의 출력이 연결되는 게이트를 포함하는 제1 PMOS 트랜지스터;
    상기 제1 PMOS 트랜지스터의 드레인에 연결되는 소스, 상기 제1 서브 리피터 선택신호가 입력되는 게이트, 및 출력 노드에 연결되는 드레인을 포함하는 제2 PMOS 트랜지스터;
    상기 출력 노드에 연결되는 드레인과, 상기 제2 서브 리피터 선택신호가 입력되는 제1 NMOS 트랜지스터; 및
    상기 제1 NMOS 트랜지스터의 소스에 연결되는 드레인과, 상기 제1 인버터의 출력에 연결되는 게이트, 및 제2 전원전압이 입력되는 소스를 포함하는 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치
  10. 제 5항에 있어서, 상기 복수의 리피터들 각각은
    상기 자신과 대응하는 서브 글로벌 입출력 라인 또는 상기 자신과 대응하는 글로벌 입출력 라인에 연결되어, 상기 출력 데이터들 중 하나 또는 상기 입력 데이터들 중 하나를 래치하는 래치 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 5항에 있어서, 상기 제어 신호 발생기는
    상기 데이터 폭 결정신호들에 응답하여 제1 내지 제4 서브 제어신호들을 출력하는 데이터 폭 결정부;
    상기 제 1 내지 제4 서브 제어신호들에 응답하여 제1 내지 제4 선택신호들을 출력하는 GIO 라인 결정부; 및
    상기 제1 및 제2 제어신호와 상기 제1 내지 제4 선택신호들에 응답하여 상기 제1 내지 제4 리피터 선택신호들을 출력하는 리피터제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11항에 있어서, 상기 데이터 폭 결정부는
    상기 데이터 폭 결정 신호들에 응답하여 상기 선택된 입출력 데이터 폭에 따라 그 로직 레벨이 결정되는 제1 내지 제4 서브 제어신호들을 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12항에 있어서,
    상기 선택된 입출력 데이터 폭은 X16, X8, X4 중 어느 하나이고,
    상기 데이터 폭 결정부는
    상기 선택된 입출력 데이터 폭이 X16일 때, 상기 제1 내지 제4 서브 제어신호들을 모두 인에이블 시키고,
    상기 선택된 입출력 데이터 폭이 X8일 때, 상기 제1 내지 제4 서브 제어신호들 중 어느 하나의 서브 제어신호만을 디세이블 시키고, 나머지 서브 제어신호들은 인에이블 시키고,
    상기 선택된 입출력 데이터 폭이 X4일 때, 상기 제1 내지 제4 서브 제어신호들 중 어느 두개의 서브 제어신호들을 디세이블 시키고, 나머지 서브 제어신호들을 인에이블 시키는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 1항에 있어서, 상기 데이터 폭 결정 신호들은
    로우 어드레스 신호;
    컬럼 어드레스 신호;
    상기 반도체 메모리 장치가 X8 모드로 동작할 때 인에이블 되는 X8 모드 신 호; 및
    상기 반도체 메모리 장치가 X16 모드로 동작할 때 인에이블 되는 X16 모드 신호를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 11항에 있어서, 상기 GIO 라인 결정부는
    상기 제1 서브 제어신호와 상기 제3 서브 제어신호를 입력으로 하는 제1 NAND 게이트;
    상기 제1 NAND 게이트의 출력을 반전시켜 상기 제1 선택신호를 출력하는 제1 인버터;
    상기 제2 서브 제어신호와 상기 제3 서브 제어신호를 입력으로 하는 제2 NAND 게이트;
    상기 제2 NAND 게이트의 출력을 반전시켜 상기 제2 선택신호를 출력하는 제2 인버터;
    상기 제1 서브 제어신호와 상기 제4 서브 제어신호를 입력으로 하는 제3 NAND 게이트;
    상기 제3 NAND 게이트의 출력을 반전시켜 상기 제3 선택신호를 출력하는 제3 인버터;
    상기 제2 서브 제어신호와 상기 제4 서브 제어신호를 입력으로 하는 제4 NAND 게이트; 및
    상기 제4 NAND 게이트의 출력을 반전시켜 상기 제4 선택신호를 출력하는 제4 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 11항에 있어서, 상기 리피터 제어부는
    상기 제1 및 제2 제어신호, 및 상기 제1 내지 제4 선택신호에 응답하여, 상기 제1 내지 제4 그룹들 중 일부 또는 전체 그룹(들)의 서브 글로벌 입출력 라인들과 상기 제1 내지 제4 그룹들 중 일부 또는 전체 그룹(들)의 글로벌 입출력 라인들을, 상기 GIO 리피터부를 통해 연결시킬지 여부를 결정하는 제1 내지 제4 리피터 선택신호들을 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 16항에 있어서, 상기 리피터 제어부는
    상기 GIO 라인 결정부와 상기 제1 내지 제4 서브 GIO 리피터부들 사이에 각각 연결되는 제1 내지 제4 서브 GIO 리피터 제어부들을 포함하고,
    상기 제1 내지 제4 서브 GIO 리피터 제어부들 각각은 상기 제1 및 제2 제어신호, 및 상기 제1 내지 제4 선택신호 중 자기 자신과 대응하는 어느 하나에 응답하여, 상기 제1 내지 제4 서브 GIO 리피터 제어부들 중 일부 또는 전체가 상기 제1 내지 제4 그룹들 중 일부 또는 전체 그룹(들)의 서브 글로벌 입출력 라인들과 상기 제1 내지 제4 그룹들 중 일부 또는 전체 그룹(들)의 글로벌 입출력 라인들을 연결 또는 분리시키도록 상기 제1 내지 제4 리피터 선택신호 중 하나를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 17항에 있어서,
    상기 제1 내지 제4 서브 GIO 리피터 제어부들 각각은 상기 제1 내지 제4 선택신호들 중 하나와 상기 제1 제어신호가 인에이블 될때, 상기 제2 제어신호의 로직 레벨에 따라 상기 제1 내지 제4 리피터 선택신호들 중 하나에 포함되는 상기 제1 및 제2 서브 리피터 선택신호들 중 어느 하나를 인에이블 시키고,
    상기 제1 내지 제4 선택신호들 중 하나 또는 상기 제1 제어신호가 디세이블 될때, 상기 제2 제어신호의 로직 레벨에 관계없이 상기 제1 내지 제4 리피터 선택신호중 하나에 포함되는 상기 제1 및 제2 서브 리피터 선택신호들을 모두 인에이블 시키고,
    상기 제1 내지 제4 리피터 선택신호들 중 하나에 포함되는 상기 제1 및 제2 서브 리피터 선택신호들 중 어느 하나가 인에이블될 때, 상기 제1 내지 제4 서브 리피터 그룹들 중 하나가 상기 제1 내지 제4 그룹들 중 자기 자신과 대응하는 그룹의 서브 글로벌 입출력 라인들과, 상기 제1 내지 제4 그룹들 중 자기 자신과 대응하는 그룹의 글로벌 입출력 라인들을 연결시키고,
    상기 제1 내지 제4 리피터 선택신호들 중 하나에 포함되는 상기 제1 및 제2 서브 리피터 선택신호들이 모두 인에이블될 때, 상기 제1 내지 제4 서브 리피터 그룹들 중 하나가 상기 제1 내지 제4 그룹들 중 자기 자신과 대응하는 그룹의 서브 글로벌 입출력 라인들과, 상기 제1 내지 제4 그룹들 중 자기 자신과 대응하는 그룹의 글로벌 입출력 라인들을 분리시키는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 17항에 있어서,
    상기 제1 내지 제4 서브 GIO 리피터 제어부들 각각은, 상기 제1 내지 제4 선택신호들 중 하나와 상기 제1 제어신호가 인에이블 되면, 상기 제2 제어신호의 로직레벨에 따라 상기 제1 내지 제4 선택신호들 중 하나에 포함되는 상기 제1 및 제2 서브 리피터 선택신호들 중 어느 하나를 인에이블 시키고,
    상기 제1 내지 제4 선택신호들 중 하나에 포함되는 상기 제1 및 제2 서브 리피터 선택신호들 중 어느 하나가 인에이블될 때, 상기 제1 내지 제4 서브 리피터 그룹들 중 하나가 상기 제1 내지 제4 그룹들 중 자기 자신과 대응하는 그룹의 서브 글로벌 입출력 라인들로부터 수신되는 출력 데이터들을 상기 제1 내지 제4 그룹들 중 자기 자신과 대응하는 그룹의 글로벌 입출력 라인들에 각각 출력하거나, 또는 상기 제1 내지 제4 그룹들 중 자기 자신과 대응하는 그룹의 글로벌 입출력 라인들로부터 수신되는 입력 데이터들을 상기 제1 내지 제4 그룹들 중 자기 자신과 대응하는 그룹의 서브 글로벌 입출력 라인들에 각각 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 19항에 있어서, 상기 제1 내지 제4 서브 GIO 리피터 제어부들 각각은
    상기 제1 내지 제4 선택신호들 중 자기 자신과 대응하는 선택신호 및 상기 제1 제어신호가 인에이블 된 경우,
    상기 제2 제어신호가 인에이블 되면, 상기 읽기 리피터를 인에이블 시키도록, 상기 제1 및 제2 서브 리피터 선택신호를 출력하고,
    상기 제2 제어신호가 디세이블 되면, 상기 쓰기 리피터를 인에이블 시키도록, 상기 제1 및 제2 서브 리피터 선택신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 17항에 있어서, 상기 제1 내지 제4 서브 GIO 리피터 제어부들 각각은
    상기 읽기 리피터를 인에이블하는 경우에는 상기 제1 서브 리피터 선택신호를 로직 하이로, 상기 제2 서브 리피터 선택신호를 로직 로우로 출력하고,
    상기 GIO 리피터의 쓰기 리피터를 인에이블 하는 경우에는 상기 제1 서브 리피터 선택신호를 로직 로우로, 상기 제2 서브 리피터 선택신호를 로직 하이로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 1항에 있어서,
    상기 제1 제어신호는 반도체 메모리 장치의 리드 또는 라이트 동작시, 상기 제2 메모리 뱅크들 중 하나가 선택될 때에만 인에이블 되고, 그 외의 경우에는 디세이블 되고,
    상기 제2 제어신호는, 반도체 메모리 장치의 리드 동작시에만 인에이블 되고, 그 외의 경우에는 디세이블 되는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제 1항에 있어서,
    상기 제2 메모리 뱅크들의 수는 상기 제1 메모리 뱅크들의 수보다 더 크거 나, 또는 동일한 것을 특징으로 하는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
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KR20040022905A (ko) * 2002-09-10 2004-03-18 주식회사 하이닉스반도체 글로벌 입출력(ｇｉｏ) 라인에 리피터를 구비하는 반도체메모리 장치
KR20040095988A (ko) * 2003-04-29 2004-11-16 주식회사 하이닉스반도체 개선된 리피터를 구비한 메모리 소자
KR20050034383A (ko) * 2003-10-09 2005-04-14 삼성전자주식회사 입출력 데이터 폭을 선택적으로 변경시키는 저전력 소비형반도체 메모리 장치 및 이에 대한 데이터 입출력 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040022905A (ko) * 2002-09-10 2004-03-18 주식회사 하이닉스반도체 글로벌 입출력(ｇｉｏ) 라인에 리피터를 구비하는 반도체메모리 장치
KR20040095988A (ko) * 2003-04-29 2004-11-16 주식회사 하이닉스반도체 개선된 리피터를 구비한 메모리 소자
KR20050034383A (ko) * 2003-10-09 2005-04-14 삼성전자주식회사 입출력 데이터 폭을 선택적으로 변경시키는 저전력 소비형반도체 메모리 장치 및 이에 대한 데이터 입출력 방법

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