KR20040022905A - 글로벌 입출력(ｇｉｏ) 라인에 리피터를 구비하는 반도체메모리 장치 - Google Patents

글로벌 입출력(ｇｉｏ) 라인에 리피터를 구비하는 반도체메모리 장치 Download PDF

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Abstract

본 발명의 반도체 메모리 장치는 글로벌 입·출력 라인에 설치되어 데이터 패드와 특정 뱅크 간에 전송되는 데이터를 버퍼링하여 재전송하는 리피터 및 특정 뱅크에 대한 읽기/쓰기 명령에 따라 리피터들의 동작여부를 제어하는 리피터 제어부를 구비한다. 이러한 구성에 따르면, 데이터 패드로부터 멀리 떨어진 뱅크들에 대한 읽기 동작이나 쓰기 동작을 수행할 경우 글로벌 입·출력 라인에 리피터를 사용하여, 글로벌 입·출력 신호를 버퍼링해줌으로써 글로벌 입·출력 라인의 로드를 감소시킬 수 있고 따라서 글로벌 입·출력 신호의 지연을 줄여주고 신호의 슬로프가 좋아지도록 하여 고속 동작에 유리하도록 해준다.

Description

글로벌 입출력(ＧＩＯ) 라인에 리피터를 구비하는 반도체 메모리 장치{Semiconductor memory device having repeaters on the GIO line}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는, 뱅크들간 공유 라인인 글로벌 입·출력 라인에 리피터(repeater)를 설치하여 글로벌 입·출력 라인의 로드를 줄여줌으로써 신호의 지연을 줄여 신호의 슬로프를 좋게 해주는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치의 동작은 데이터 저장 장소인 셀에 데이터를 쓰고 그 데이터를 읽는 것으로 이루어진다.
도 1은 종래 4개의 뱅크(Bank)로 이루어진 DRAM의 구조에서 데이터 입·출력 라인의 구성을 간략히 나타낸 도면이다.
각 뱅크 Bank 0 ∼ 3에는 워드라인 WL을 인에이블 시키기 위한 로우 제어부 X_CTRL과 인에이블된 워드라인 WL에서 지정된 셀을 결정하기 위해 컬럼선택신호 Yi를 인에이블 시키기 위한 컬럼선택부 Y_CTRL가 구비된다.
워드라인 WL과 컬럼선택신호 Yi에 의해 결정된 셀의 데이터를 읽고 쓰기 위한 데이터 라인을 입·출력(이하, IO라 함) 라인이라 한다.
이러한 I0 라인은 그 위치에 따라 세그먼트 입·출력(Segment IO: 이하, SIO라 함) 라인, 로컬 입·출력(Local IO: 이하, LIO라 함) 라인, 글로벌 입·출력(Global IO:이하, GIO라 함) 라인 등으로 불리워진다.
읽기 경로(Read Path)를 따라 각 IO 라인의 역할을 살펴보면, 컬럼선택신호 Yi에 의해 셀 비트 라인의 데이터가 증폭된 후 실리게 되는 IO 라인이 SIO 라인이다.
이후 SIO 라인에 실린 데이터는 한 뱅크의 비트 라인 센스 앰프(BLSA) 블럭마다 나뉘어진 셀 세그먼트 블럭들의 SIO 라인들을 공유하고 있는 LIO 라인에 실리게 되어 각 뱅크마다 있는 입·출력 센스 앰프(IOSA)에 인가된다.
IOSA에 의해 센싱 되어진 데이터는 GIO 라인에 실리게 된다.
이러한 GIO 라인은 뱅크 공유 라인으로 4 뱅크 Bank 0 ∼ Bank 3가 각각 드라이빙 할 수 있는 신호라인이다.
GIO 라인의 데이터는 출력 드라이버에 의해 원하는 데이터 패드 DQ0, DQ1, DQ2, …, DQn-1 를 통해 출력됨으로써 읽기동작이 이루어진다.
이러한 구조의 DRAM에서 긴 라인 길이를 갖는 GIO 라인으로 인하여 데이터 패드 DQ0, DQ1, DQ2, …, DQn-1로부터 멀리 있는 뱅크들 Bank 2, Bank 3의 데이터를 데이터 패드를 통해 출력시키는데 큰 지연 시간을 갖게 된다.
더욱이, DRAM의 용량이 커짐에 따라 칩면적이 증가하여 GIO 라인 길이가 길어져 GIO 라인의 시간지연은 더욱 커지게 되고 이로 인해 고속 동작이 어려워지는 문제가 발생한다.
또한, 라인 로드가 커지면 GIO 신호에 대한 슬로프(slope)가 나빠지고, 고속동작에서는 GIO 신호가 전원전압 VDD 나 접지전압 GND로 완전히 천이되기 전에 다음 데이터에 의해 바뀌게 되면서 고속 동작에서는 심지어 데이터가 사라지게 될 수도 있다.
더욱이, GIO 신호를 파이프 레지스터(미도시)에 인가하기 위해 필요한 스트로브(strobe) 신호에 의해 GIO 신호를 선택할 때도 그 기준이 부정확하고 그 때의 GIO 신호 값 역시 완전한 전원전압 VDD 또는 접지전압 GND가 아니기 때문에 문턱값을 넘지 못할 수도 있게 된다.
따라서, 고속 동작으로 갈수록 GIO 신호의 슬로프(slope)가 좋아야 한다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 GIO 라인 중간에 리피터(repeater)를 사용하여 버퍼링해 줌으로써 GIO 라인의 로드를 줄여주어 GIO 신호의 지연시간을 줄여주고 슬로프(slope)가 좋아지도록 하는데 있다.
도 1은 종래 4개의 뱅크로 이루어진 DRAM의 구조에서 데이터 입·출력 라인을 간략히 나타낸 도면.
도 2는 본 발명에 따른 리피터 R_repeater, W_repeater를 GIO 라인에 설치한 반도체 메모리 장치의 구성을 간략히 나타낸 구성도.
도 3은 리피터 R_repeater, W_repeater의 구성을 보다 상세하게 나타내는 구성도.
도 4는 리퍼터 제어부 Gio_rep_ctrl의 구성을 보다 상세하게 나타내는 구성도.
도 5는 본 발명에 따른 메모리 장치의 동작을 설명하기 위한 타이밍도.
도 6은 본 발명에 따른 리피터의 다른 실시예를 보여주는 구성도.
도 7은 본 발명에 따른 지연부의 다른 실시예로 보여주는 구성도.
도 8은 본 발명의 따른 리피터의 또 다른 실시예를 보여주는 구성도.
위와 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 뱅크들간 공유 라인인 GIO 라인에 설치되어 GIO 라인을 통해 데이터 패드와 특정 뱅크 간에 전송되는 데이터를 버퍼링하여 재전송하는 리피터 및 특정 뱅크에 대한 읽기/쓰기 명령에 따라 리피터의 동작여부를 제어하는 리피터 제어부를 구비한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 2는 본 발명에 따른 리피터 R_repeater, W_repeater를 GIO 라인 중심부에 설치한 반도체 메모리 장치의 구성을 간략히 나타낸 구성도이다.
GIO 라인은 4개의 뱅크 Bank 0 ∼ 3에서 공동으로 구동되는 신호 라인으로 인버터를 이용한 버퍼를 그냥 GIO 라인에 연결하여 사용하는 것이 불가능하다.
따라서, GIO 라인의 특정 위치 바람직하게는 중간 위치에 읽기/쓰기 양방향으로 리피터 R_repeater, W_repeater는 각각 설치하고, 리피터 R_repeater, W_repeater의 동작을 제어하는 제어신호 gio_onoff를 출력하는 리피터 제어부Gio_rep_ctrl를 구비한다.
설명의 편의를 위해, 도 2에서와 같이 리피터 R_repeater, W_repeater가 설치된 위치를 기준으로 데이터 패드 DQ0, DQ1, DQ2, …, DQn-1에 가까이 위치하며 데이터 패드 DQ0, DQ1, DQ2, …, DQn-1와 리피터 R_repeater, W_repeater 사이를 연결시켜 주는 GIO 라인을 GIO_01이라 한다.
그리고, 데이터 패드 DQ0, DQ1, DQ2, …, DQn-1로부터 상대적으로 멀리 위치하며 리피터 R_repeater, W_repeater를 통해 데이터 패드 DQ0, DQ1, DQ2, …, DQn-1와 연결되는 GIO 라인을 GIO_23 라인이라 한다.
DRAM에서 읽기 동작은 각 뱅크에 있는 LIO 라인으로부터의 데이터가 GIO 라인을 거쳐 원하는 데이터 패드 DQ0, DQ1, DQ2, …, DQn-1를 통해 출력된다.
따라서, 데이터 패드 DQ0, DQ1, DQ2, …, DQn-1에 가까이 있는 GIO_01 라인에 연결되는 뱅크 Bank 0, Bank 1들에 대한 읽기 명령시 리피터 R_repeater는 동작하지 않고 리피터 W_repeater가 동작하도록 한다. 상대적으로 멀리 있는 GIO_23 라인에 연결되는 뱅크 Bank 2, Bank 3 들이 선택되어진 경우에만 동작하여 GIO_23 라인의 신호가 버퍼링된 후 GIO_01 라인으로 전송되도록 하여 빠르게 원하는 데이터 패드를 통해 출력되도록 한다.
DRAM에서 쓰기 동작은 원하는 데이터 패드 DQ0, DQ1, DQ2, …, DQn-1를 통해 인가된 데이터가 GIO 라인을 거쳐 특정 뱅크의 LIO 라인으로 인가되어야 한다.
따라서, 이때는 리피터 R_repeater는 동작하지 않고 리피터 W_repeater만 동작하여야 한다.
즉, 리피터 R_repeater와 리피터 W_repeater는 상호 동시에 동작하여서는 않된다.
리피터 제어부 Gio_rep_ctrl은 상술한 바와 같이 읽기 동작 및 쓰기 동작시 리피터 R_repeater, W_repeater가 서로 동시에 동작되지 않으면서 GIO 신호를 버퍼링할 수 있도록 제어한다.
도 3 및 도 4는 각각 리피터 R_repeater, W_repeater 및 리피터 제어부 Gio_rep_ctrl의 구성을 보다 상세하게 나타내는 구성도이다.
리피터 R_repeater는 두개의 PMOS트랜지스터 P1, P2가 전원전압 VDD와 노드 A 사이에 직렬 연결되고, 두개의 NMOS트랜지스터 N1, N2가 접지전압 GND와 노드 A 사이에 직렬 연결된다. 그리고, PMOS트랜지스터 P1와 NMOS트랜지스터 N1의 게이트 단자는 각각 제어신호 gio_onoff가 반전 및 비반전된 신호 hit 및 hitb를 인가받으며, PMOS트랜지스터 P2와 NMOS트랜지스터 N2의 게이트 단자는 공통 연결되어 GIO_23 라인의 신호를 반전시키는 인버터 I1의 출력 단자와 연결된다.
리피터 W_repeater는 두개의 PMOS트랜지스터 P3, P4가 전원전압 VDD와 노드 B 사이에 직렬 연결되고, 두개의 NMOS트랜지스터 N3, N4가 접지전압 GND와 노드 B 사이에 직렬 연결된다. 그리고, PMOS트랜지스터 P3와 NMOS트랜지스터 N3의 게이트 단자는 각각 제어신호 gio_onoff가 비반전 및 반전된 신호 hitb 및 hit를 인가받으며, PMOS트랜지스터 P4와 NMOS트랜지스터 N4의 게이트 단자는 공통 연결되어 GIO_01 라인의 신호를 반전시키는 인버터 I2의 출력 단자와 연결된다.
리피터 제어부 Gio_rep_ctrl은 읽기 명령시 GIO_23 라인에 연결된 뱅크 Bank2, Bank 3이 선택되어 해당 뱅크로부터의 데이터가 GIO_23 라인에 인가되었는지를 확인하고, 쓰기 명령시에는 쓰기 플래그 신호 write7b에 근거하여 뱅크 Bank 2, Bank 3에 대한 읽기 명령시에만 "H"의 제어신호 gio_onoff를 출력한다.
이러한 리피터 제어부 Gio_rep_ctrl는 뱅크 Bank 2 또는 뱅크 Bank 3에 대한 읽기 명령시 "H"로 인가되는 뱅크 선택신호 BK_2, BK_3를 인가받아 뱅크 Bank 2, Bank 3의 IOSA가 GIO_23 라인에 데이터를 실어주었는지 여부를 판단하는 제 1 논리회로(12), GIO_23 라인에 데이터가 실리기 직전에 제어신호 gio_onoff의 전위가 결정되도록 제 1 논리회로(10)의 출력신호를 일정시간 지연시키는 지연부(20) 및 지연부(14)의 출력신호와 쓰기 동작시 "L"로 인가되는 쓰기 플래그(flag) 신호 write7b를 인가받아 제 1 논리회로(12)의 신호와 상관없이 쓰기 동작시 강제적으로 제어신호 gio_onoff를 "L"로 만들기 위한 제 2 논리회로(30)를 구비한다.
그리고, 제어신호 gio_onoff는 인버터 I6, I7에 의해 각각 반전 및 비반전되어 리피터 R_repeater 및 리피터 W_repeater에 인가된다.
여기에서, 제 1 논리회로(10)는 선택신호 BK_2 또는 BK_3를 각각 반전 출력하는 인버터 I3, I4 와, 인버터 I3, I4의 두 출력신호를 입력신호로 하는 NAND 게이트 NAND1를 구비한다.
지연부(20)는 인버터 체인으로 이루어지거나, 인버터와 저항 또는 캐패시터의 조합으로 이루어질 수 있다.
그리고, 제 2 논리회로(30)는 지연부(14)의 출력신호와 쓰기 플래그 신호 write7b가 모두 "H"인 경우에만 "L"를 출력하는 논리소자 NAND2와 논리소자 NAND2의 출력신호를 반전시켜 제어신호 gio_onoff를 출력하는 인버터 I5를 구비한다.
인버터 I6에 의해 제어신호 gio_onoff가 반전된 리피터 입력신호 hit는 PMOS트랜지스터 P1 및 NMOS트랜지스터 N3의 게이트 단자에 인가되며, 동시에 인버터 I7에 의해 입력신호 hit가 반전된 리피터 입력신호 hitb는 NMOS트랜지스터 N1 및 PMOS트랜지스터 P3의 게이트 단자에 인가된다.
도 5는 본 발명에 따른 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
외부 클럭 EXT_CLK에 맞춰 GIO_23에 연결된 뱅크 Bank 3에 대한 읽기 명령 READ_3이 인가되면, 제 2 논리회로(30)에 쓰기 플래그 신호 write7b로 "H"가 인가되고, 뱅크 Bank 3에 대한 선택신호 BK_3가 "H"로 제 1 논리회로(10)에 인가된다.
제 1 논리회로(10)는 "H"의 신호를 출력하고 이 신호는 지연부(14)에서 일정시간 지연된 후 제 2 논리회로(30)로 인가된다.
제 2 논리회로(30)는 지연부(20)로부터의 "H"신호와 "H"인 쓰기 플래그 신호 write7b에 의해 "H"인 제어신호 gio_onoff를 출력한다.
인버터 I6 및 I7는 "H"인 제어신호 gio_onoff를 각각 반전 및 비반전시켜 리피터 R_repeater, W_repeater에 "L"인 리피터 입력신호 hit와 "H"인 리피터 입력신호 hitb를 인가한다.
리피터 입력신호 hit, hitb에 의해, 리피터 R_repeater의 PMOS트랜지스터 P1 및 NMOS트랜지스터 N1은 턴온되고, 리피터 W_repeater의 PMOS트랜지스터 P3 및 NMOS트랜지스터 N3은 턴오프된다.
이로인해, 리피터 W_repeater는 동작하지 않게 되어 GIO_01 라인의 데이터값은 GIO_23 라인으로 전달되지 않고, 리피터 R_repeater는 동작하여 GIO_23 라인의 데이터 값에 따라 전원전압 VDD 또는 접지전원 GND 값이 GIO_01 라인으로 전송된 후 원하는 데이터 패드를 통해 외부로 출력된다.
이처럼, 리피터 R_repeater, W_repeater를 이용하여 기존 GIO 라인의 1/2에 해당하는 라인을 다시 드라이브하므로 GIO 라인의 저항 R 및 캐패시터 C 값이 각각 1/2로 줄어들게 된다. 이로 인해 신호지연이 이전에 비해 1/4(1/2 R ×1/2 C)로 줄어들게 되어 데이터 패드에 도달하는 GIO 신호의 슬로프가 세워지게 된다.
이러한 동작은 뱅크 Bank 2에 대한 읽기 동작시에도 동일하게 이루어진다.
외부 클럭 EXT_CLK에 맞춰 GIO_01 라인에 연결된 뱅크 Bank 0에 대한 읽기 명령 READ_0이 인가되면, 제 2 논리회로(16)에 플래그 신호 write7b로 "H"가 인가되고, 뱅크 선택신호 BK_2, BK_3가 "L"로 제 1 논리회로(10)에 인가된다.
제 1 논리회로(12)는 "L"의 신호를 출력하고 이 신호는 지연부(20)에서 일정시간 지연된 후 제 2 논리회로(30)로 인가된다.
제 2 논리회로(30)는 지연부(20)로부터의 "L"신호와 "H"인 플래그 신호 write7b에 의해 "L"인 제어신호 gio_onoff를 출력한다.
인버터 I6 및 I7는 "L"인 제어신호 gio_onoff를 각각 반전 및 비반전시켜 리피터 R_repeater, W_repeater에 "H"인 리피터 입력신호 hit와 "L"인 리피터 입력신호 hitb를 인가한다.
리피터 입력신호 hit, hitb에 의해, 리피터 R_repeater의 PMOS트랜지스터 P1 및 NMOS트랜지스터 N1은 턴오프되고, 리피터 W_repeater의 PMOS트랜지스터 P3 및NMOS트랜지스터 N3은 턴온된다.
이로인해, 리피터 R_repeater는 동작하지 않게되어 GIO_23 라인의 데이터 값이 GIO_01 라인으로 전달되지 않고, 리피터 W_repeater는 동작하여 GIO_01 라인의 데이터 값이 GIO_23 라인으로 전달되어 두 라인 GI0_01, GIO_23의 전위를 동일하게 만들어 준다.
이때, Bank 0에 대한 읽기 동작시 W_repeater를 동작시켜 GI0_01 라인과 GIO_23 라인의 전위를 동일하게 만들어 주는 이유는 제어신호 gio_onoff가 "L"에서 "H"로 변하여 GIO_23 라인의 값이 GIO_01 라인으로 전달될 때 이전과 반대되는 데이터를 쓰게 되면 타이밍 손해나 심지어는 출력 레지스터(미도시)에 데이터 값이 충분히 전달되기 이전에 데이터 값을 뒤집어 버릴 수 있기 때문이다.
이처럼, 뱅크 Bank 0에 대한 읽기 동작시에도 IOSA에 의해 증폭된 데이터가 GIO 라인의 절반인 GIO_01 라인상에만 실려 데이터 패드로 전달되므로 저항 R 및 캐패시터 C 값이 각각 전체 GIO 라인의 저항 R 및 캐패시터 C 값의 1/2에 해당되어 지연시간이 전체 GIO 라인의 지연시간에 비해 1/4로 줄어들어 GIO 신호의 슬로프가 세워지게 된다.
이때, GIO_23 라인으로 전달되는 데이터는 리피터 W_repeater에 의해 이루어지므로 본 발명에 따른 지연시간 단축에는 영향을 주지 않는다.
이러한 동작은 뱅크 Bank 1에 대한 읽기 동작시에도 동일하게 이루어진다.
외부 클럭에 맞춰 뱅크 Bank 3에 대한 쓰기 명령 WRITE_3이 인가되면, 제 2 논리회로(16)에 플래그 신호 write7b로 "L"가 인가되어 뱅크 선택신호 BK_2, BK_3에 상관없이 "L"인 제어신호 gio_onoff가 출력된다.
이하, "L"인 제어신호 gio_onoff에 의한 리피터들의 동작은 상술된 뱅크 Bank 0, Bank 1의 읽기 동작시와 동일하다.
쓰기 동작에 있어서는 데이터 패드로부터의 데이터가 GIO 라인을 거쳐 LIO 라인으로 인가되는 동작이므로, 뱅크 Bank 0 ∼ 3의 선택과 관계없이 리피터 R_repeater는 동작하지 않고 리피터 W_repeater만 동작되도록 해야 하므로 쓰기 동작시에는 제어신호 gio_onoff가 항시 "L"가 되도록 하기 위해 쓰기 동작시 "L"가 되는 플래그 신호 write7b를 제 2 논리회로(30)에 인가하는 것이다.
이로써 쓰기 동작시에도 뱅크로 인가되는 GIO 신호의 슬로프 역시 좋아지게 된다.
도 6은 본 발명에 따른 리피터 R_repeater, W_repeater의 다른 실시예를 보여주는 도면이다.
본 실시예에서의 리피터 R_repeater는 제어신호 gio_onoff에 의한 리피터 입력신호 hit, hitb에 따라 뱅크 Bank 2, Bank 3에 대한 읽기 동작시 GIO_23 라인의 데이터를 버퍼링하여 GIO_01 라인으로 전달한다.
이러한 리피터 R_repeater는 두개의 인버터 I8, I9가 GIO_23 라인에 직렬 연결되어 GIO_23의 데이터를 버퍼링하여 출력하는 버퍼부(42)와, 리피터 입력신호 hit, hitb에 따라 온/오프 되어 버퍼링된 GIO_23 신호를 GIO_01 라인으로 전달하는 스위칭부(44)로 이루어진다.
이때, 스위칭부(44)는 NMOS트랜지스터 N5와 PMOS트랜지스터 P5의 드레인 단자가 공통 연결되어 버퍼부(42)의 출력단과 연결되고 소오스 단자가 공통 연결되어 GIO_01 라인에 연결되며, NMOS트랜지스터 N5의 게이트 단자는 리피터 입력신호 hitb를 인가받고 PMOS트랜지스터 P5의 게이트 단자는 리피터 입력신호 hit를 인가받는다.
본 실시예의 리피터 W_repeater는 제어신호 gio_onoff에 의한 리피터 입력신호 hit, hitb에 따라 뱅크 Bank 0 ∼ Bank 3에 대한 쓰기 동작 또는 뱅크 Bank 0, Bank 1에 대한 읽기 동작시 GIO_01 라인의 데이터를 버퍼링하여 GIO_23 라인으로 전달한다.
이러한 리피터 W_repeater는 두개의 인버터 I10, I11이 GIO_01 라인에 직렬 연결되어 GIO_01의 데이터를 버퍼링하여 출력하는 버퍼부(52)와, 리피터 입력신호 hit, hitb에 따라 온/오프 되어 버퍼링된 GIO_01 신호를 GIO_23 라인으로 전달하는 스위칭부(54)로 이루어진다.
이때, 스위칭부(54)는 NMOS트랜지스터 N6와 PMOS트랜지스터 P6의 드레인 단자가 공통 연결되어 버퍼부(52)의 출력단과 연결되고 소오스 단자가 공통 연결되어 GIO_23 라인에 연결되며, NMOS트랜지스터 N6의 게이트 단자는 리피터 입력신호 hit를 인가받고 PMOS트랜지스터 P6의 게이트 단자는 리피터 입력신호 hitb를 인가받는다.
도 7은 본 발명에 따른 리피터 제어부 Gio_rep_ctrl 의 다른 실시예로 보여주는 도면으로 보다 상세하게는 도 4의 지연부(20)에 대한 다른 실시예를 보여준다.
상술된 실시예에서와 같이 지연부(20)가 인버터 체인으로 구성되거나 인버터와 저항 또는 캐패시터로 구성되는 경우, 지연부(20)가 이전 정보값을 가지고 있다가 일정 시간 후 다시 그 값을 출력하게 되는 경우가 있을 수 있다.
예컨대, 쓰기 동작에서 제어신호 gio_onoff는 "L"로 출력되어야 하고 이 후에 뱅크 Bank 2, Bank 3에 대한 읽기 동작을 수행하고자 하는 경우에는 제어신호 gio_onoff로 "H"가 출력되어야 한다.
그런데, 쓰기 동작에서 읽기 동작으로 바뀔 때, 지연부(20)의 내부에는 바로 이전의 제어신호 gio_onoff로 출력된 "L"신호를 여전히 가지고 있다가 읽기 동작을 위해 제어신호 gio_onoff로 "H"를 출력해야 하는 시점에서 제 2 논리회로(30)로 "L"신호를 출력하여 결국 제어신호 gio_onoff를 "L"로 만들 수도 있게된다.
따라서, 본 실시예에서의 지연부(60)는 쓰기 동작시에 "L"로 출력되는 쓰기 플래그 신호 write7b를 이용하여 지연부(20)를 리셋 시킬 수 있도록 구성한다.
이러한 지연부(60)는 제 1 논리회로(10)의 출력신호와 쓰기 플래그 신호 write7b를 입력신호 하는 NAND 게이트 NAND3와, NAND 게이트 NAND3의 출력신호를 지연시켜 출력하는 지연부(20) 및 지연부(20)의 출력신호를 반전 출력하는 인버터 I12를 구비한 다수의 서브 지연부(62, 64, 66, 68)로 이루어진다.
도 8은 본 발명의 따른 리피터의 또 다른 실시예를 보여주는 구성도이다.
본 실시예는 각 리피터 R_repeater 및 W_repeater에서 제어신호 gio_onoff가 반전 및 비반전된 신호 hit 및 hitb 가 입력되는 MOS트랜지스터와 GIO_01 및 GIO_23 라인의 신호가 반전된 노드가 입력되는 MOS트랜지스터의 위치가 도 3과 바뀐 경우이다.
즉 리피터 R_repeater에 있어서, PMOS트랜지스터 P1와 NMOS트랜지스터 N1의 게이트 단자는 공통 연결되어 GIO_23 라인의 신호를 반전시키는 인버터 I1의 출력 단자와 연결되고, PMOS트랜지스터 P2와 NMOS트랜지스터 N2의 게이트 단자는 각각 제어신호 gio_onoff가 반전 및 비반전된 신호 hit 및 hitb를 인가받는다.
그리고, 리피터 W_repeater에 있어서, PMOS트랜지스터 P3와 NMOS트랜지스터 N3의 게이트 단자는 공통 연결되어 GIO_01 라인의 신호를 반전시키는 인버터 I2의 출력 단자와 연결되고, PMOS트랜지스터 P4와 NMOS트랜지스터 N4의 게이트 단자는 각각 제어신호 gio_onoff가 비반전 및 반전된 신호 hitb 및 hit를 인가받는다.
상술한 바와 같이, 본 발명의 메모리 장치는 GIO 라인의 중간에 리피터를 구비하여 읽기 및 쓰기 동작시 GIO 신호를 버퍼링해주어 GIO 라인의 로드를 감소시켜 줌으로써 GIO 신호의 지연을 줄여주고 신호의 슬로프가 좋아지도록 해주어 고속 동작에 유리하도록 해주는 효과가 있다.

Claims (13)

  1. 뱅크들간 공유 라인인 글로벌 입·출력(GIO) 라인에 설치되어 상기 글로벌 입·출력 라인을 통해 데이터 패드와 특정 뱅크 간에 전송되는 데이터를 버퍼링하여 재전송하는 리피터; 및
    상기 특정 뱅크에 대한 읽기/쓰기 명령에 따라 리피터의 동작여부를 제어하는 리피터 제어부를 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 리피터는 상기 글로벌 입·출력 라인을 상기 리피터와 상기 데이터 패드 사이에 연결되는 제 1 라인부와 상기 리피터를 통해 상기 데이터 패드와 연결되는 제 2 라인부를 포함하여,
    상기 제 1 라인부와 상기 제 2 라인부는 상기 리피터 제어부의 제어신호에 따라 데이터를 각각 버퍼링하여 출력하도록 하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 리피터는 상기 글로벌 입·출력 라인의 중앙에 설치되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2 항에 있어서, 상기 리피터는
    상기 제 1 라인부 또는 제 2 라인부의 데이터를 버퍼링하여 출력하는 버퍼부; 및
    상기 리퍼터 제어부의 제어신호에 따라 온/오프 되어 상기 버퍼부를 통해 데이터가 전송될 수 있도록 하는 스위칭부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 2 항 또는 제 3 항에 있어서, 상기 리피터는
    상기 제 2 라인부의 데이터를 버퍼링하여 상기 제 1 라인부로 전송하는 제 1 리피터; 및
    상기 제 1 라인부의 데이터를 버퍼링하여 상기 제 2 라인부로 전송하는 제 2 리피터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 리피터 제어부는 상기 제 1 리피터 및 상기 제 2 리피터 중 선택적으로 어느 하나만을 동작시키는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 리피터 제어부는 상기 제 2 라인부에 연결된 뱅크들에 대한 읽기 명령시 상기 제 1 리피터를 구동시키는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 리피터 제어부는 쓰기 명령이나 상기 제 1 라인부에 연결된 뱅크들에 대한 읽기 명령시 상기 제 2 리피터를 구동시키는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 5 항에 있어서, 상기 리피터 제어부는
    상기 제 2 라인부에 연결된 뱅크들로부터의 데이터가 상기 제 2 라인부에 인가되었는지 여부를 판단하는 제 1 논리회로;
    상기 제 1 논리회로의 출력신호를 일정시간 지연하는 지연부; 및
    상기 지연부로부터의 출력신호와 쓰기 동작시 발생되는 플래그 신호를 이용하여 상기 리피터의 동작을 제어하는 제어신호를 출력하는 제 2 논리회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 지연부는 인버터 체인인 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 지연부는 인버터와 저항이나 캐패시터의 조합으로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 9 항에 있어서,
    상기 지연부는 상기 플래그 신호에 의해 리셋되는 다수의 서브 지연부로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 9 항에 있어서,
    상기 제 2 논리회로는 상기 플래그 신호에 의해 상기 지연부의 출력신호와 상관없이 상기 제 2 리피터만을 동작시키는 것을 특징으로 하는 반도체 메모리 장치.
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100543907B1 (ko) * 2003-06-25 2006-01-20 주식회사 하이닉스반도체 반도체 메모리 소자의 양방향 버스 리피터
KR100703834B1 (ko) * 2004-09-22 2007-04-06 주식회사 하이닉스반도체 고속 동작을 위한 메모리 칩 아키텍쳐
KR100751674B1 (ko) * 2006-04-18 2007-08-23 주식회사 하이닉스반도체 입출력 데이터 폭 및 선택된 뱅크에 따라 글로벌 입출력라인용 리피터들을 선택적으로 구동하는 반도체 메모리장치
KR100766375B1 (ko) * 2006-06-08 2007-10-11 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 데이터 입력 방법
US7310258B2 (en) 2005-03-31 2007-12-18 Hynix Semiconductor Inc. Memory chip architecture with high speed operation
KR100924352B1 (ko) * 2008-03-19 2009-10-30 주식회사 하이닉스반도체 글로벌 입출력 라인의 중계기 제어 회로
US7715261B2 (en) 2007-02-27 2010-05-11 Samsung Electronics Co., Ltd. Layout structure of semiconductor memory device having IOSA
KR100968166B1 (ko) * 2009-10-15 2010-07-06 (주)삼우전기컨설턴트 공동주택의 배전용 아웃렛
KR100971155B1 (ko) * 2008-08-28 2010-07-21 주식회사 오키 전기 중계기구
US7924595B2 (en) 2006-10-27 2011-04-12 Hynix Semiconductor Inc. High-density semiconductor device

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7379491B2 (en) * 2003-12-24 2008-05-27 Intel Corporation Flop repeater circuit
KR100625294B1 (ko) * 2004-10-30 2006-09-18 주식회사 하이닉스반도체 전원 공급 제어 회로 및 전원 공급 회로의 제어 방법
KR100884348B1 (ko) * 2008-04-17 2009-02-18 주식회사 하이닉스반도체 고집적 반도체 장치
KR101090469B1 (ko) * 2009-07-31 2011-12-06 주식회사 하이닉스반도체 데이터제어회로
KR20130072066A (ko) 2011-12-21 2013-07-01 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 구동 방법
KR102407184B1 (ko) * 2017-10-31 2022-06-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 포함하는 반도체 시스템
KR102542527B1 (ko) * 2018-03-23 2023-06-09 에스케이하이닉스 주식회사 데이터 전달 장치 및 이를 포함하는 반도체 장치
JP2020102289A (ja) * 2018-12-21 2020-07-02 キオクシア株式会社 半導体記憶装置
KR20220165972A (ko) 2021-06-09 2022-12-16 삼성전자주식회사 글로벌 입출력 라인들의 로드 제어를 위한 반도체 메모리 장치

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000048567A (ja) * 1998-05-22 2000-02-18 Mitsubishi Electric Corp 同期型半導体記憶装置
US6292427B1 (en) * 2000-10-12 2001-09-18 Virage Logic Corp. Hierarchical sense amp and write driver circuitry for compilable memory

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100543907B1 (ko) * 2003-06-25 2006-01-20 주식회사 하이닉스반도체 반도체 메모리 소자의 양방향 버스 리피터
KR100703834B1 (ko) * 2004-09-22 2007-04-06 주식회사 하이닉스반도체 고속 동작을 위한 메모리 칩 아키텍쳐
US7310258B2 (en) 2005-03-31 2007-12-18 Hynix Semiconductor Inc. Memory chip architecture with high speed operation
US7495991B2 (en) 2005-03-31 2009-02-24 Hynix Semiconductor Inc. Memory chip architecture with high speed operation
KR100751674B1 (ko) * 2006-04-18 2007-08-23 주식회사 하이닉스반도체 입출력 데이터 폭 및 선택된 뱅크에 따라 글로벌 입출력라인용 리피터들을 선택적으로 구동하는 반도체 메모리장치
KR100766375B1 (ko) * 2006-06-08 2007-10-11 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 데이터 입력 방법
US7656724B2 (en) 2006-06-08 2010-02-02 Hynix Semiconductor Inc. Semiconductor integrated circuit having data input/output circuit and method for inputting data using the same
US7924595B2 (en) 2006-10-27 2011-04-12 Hynix Semiconductor Inc. High-density semiconductor device
US7715261B2 (en) 2007-02-27 2010-05-11 Samsung Electronics Co., Ltd. Layout structure of semiconductor memory device having IOSA
KR100924352B1 (ko) * 2008-03-19 2009-10-30 주식회사 하이닉스반도체 글로벌 입출력 라인의 중계기 제어 회로
KR100971155B1 (ko) * 2008-08-28 2010-07-21 주식회사 오키 전기 중계기구
KR100968166B1 (ko) * 2009-10-15 2010-07-06 (주)삼우전기컨설턴트 공동주택의 배전용 아웃렛

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