KR20220165972A - 글로벌 입출력 라인들의 로드 제어를 위한 반도체 메모리 장치 - Google Patents

글로벌 입출력 라인들의 로드 제어를 위한 반도체 메모리 장치 Download PDF

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KR20220165972A
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memory
memory device
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이설민
조석진
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삼성전자주식회사
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Abstract

반도체 메모리 장치는, 메모리 컨트롤러와 연결되는 복수의 데이터 패드들, 복수의 워드라인들, 복수의 워드라인들에 각각 연결되는 복수의 메모리 셀들 및 복수의 글로벌 입출력 라인들 및 복수의 인트라-뱅크 스위치들을 포함한다. 복수의 워드라인들은 행 방향으로 신장되고 열 방향으로 배열되며, 열 방향으로 인접하는 워드라인들을 각각 포함하는 복수의 워드라인 그룹들로 그룹화되고, 행 어드레스에 기초하여 선택된다. 복수의 글로벌 입출력 라인들은 열 방향으로 신장되고 행 방향으로 배열되어 복수의 데이터 패드들과 복수의 메모리 셀들 사이에서 데이터를 전달하고, 복수의 워드라인 그룹들에 각각 상응하는 복수의 라인 세그먼트 그룹들로 절단된다. 복수의 인트라-뱅크 스위치들은 행 어드레스에 기초하여 복수의 라인 세그먼트 그룹들 중 열 방향으로 인접하고 하나의 메모리 뱅크에 해당하는 2개의 라인 세그먼트 그룹들의 전기적인 연결을 제어한다.

Description

글로벌 입출력 라인들의 로드 제어를 위한 반도체 메모리 장치{Semiconductor memory device to reduce load of global input-output lines}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 반도체 메모리 장치 및 반도체 메모리 장치의 글로벌 입출력 라인들의 로드 제어 방법에 관한 것이다.
일반적으로, 반도체 메모리 장치에서 사용되는 데이터 라인은 그 위치에 따라 로컬 입출력 라인, 글로벌 입출력 라인 등으로 구분된다. 독출 경로(Read Path)를 따라 각 입출력 라인의 역할을 살펴보면, 열 선택 신호에 의해 비트라인의 데이터가 증폭된 후 로컬 입출력 라인에 실린다. 로컬 입출력 라인에 실린 데이터는 통상적으로 독출 드라이버를 구동시켜 반전 증폭된 후 글로벌 라인에 실리게 된다. 이러한 글로벌 라인은 복수의 메모리 뱅크들에 공통으로 연결될 수 있고, 각 메모리 뱅크에 의해 드라이빙되며, 글로벌 입출력 라인의 데이터는 입출력 센스 앰프에 의해 원하는 데이터 패드를 통해 출력됨으로써 독출 동작이 이루어진다.
상술한 구조에서는, 반도체 메모리 장치의 용량이 커짐에 따라 글로벌 입출력 라인의 길이가 길어지게 되면, 구동 로드가 증가하게 되어 전력 소모가 증가하고 동작 속도가 저하된다. 동작 속도의 향상을 위해 글로벌 입출력 라인을 구동하는 회로의 구동 능력을 증가시키는 경우 칩 면적이 증가하게 된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 글로벌 입출력 라인들의 구동 로드를 감소하기 위한 반도체 메모리 장치를 제공하는 것이다.
또한 본 발명의 일 목적은, 글로벌 입출력 라인들의 구동 로드를 감소하기 위한 반도체 메모리 장치의 글로벌 입출력 라인들의 로드 제어 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 반도체 메모리 장치는, 메모리 컨트롤러와 연결되는 복수의 데이터 패드들, 복수의 워드라인들, 상기 복수의 워드라인들에 각각 연결되는 복수의 메모리 셀들 및 복수의 글로벌 입출력 라인들 및 복수의 인트라-뱅크 스위치들을 포함한다.
상기 복수의 워드라인들은 행 방향으로 신장되고 열 방향으로 배열되며, 상기 열 방향으로 인접하는 워드라인들을 각각 포함하는 복수의 워드라인 그룹들로 그룹화되고, 행 어드레스에 기초하여 선택된다.
상기 복수의 글로벌 입출력 라인들은 상기 열 방향으로 신장되고 상기 행 방향으로 배열되어 상기 복수의 데이터 패드들과 상기 복수의 메모리 셀들 사이에서 데이터를 전달하고, 상기 복수의 워드라인 그룹들에 각각 상응하는 복수의 라인 세그먼트 그룹들로 절단된다.
상기 복수의 인트라-뱅크 스위치들은 상기 행 어드레스에 기초하여 상기 복수의 라인 세그먼트 그룹들 중 상기 열 방향으로 인접하고 하나의 메모리 뱅크에 해당하는 2개의 라인 세그먼트 그룹들의 전기적인 연결을 제어한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 반도체 메모리 장치는, 메모리 컨트롤러와 연결되는 복수의 데이터 패드들, 복수의 워드라인들, 복수의 메모리 셀들, 복수의 글로벌 입출력 라인들, 복수의 인트라-뱅크 스위치들 및 복수의 인터-뱅크 스위치들을 포함한다.
상기 복수의 워드라인들은 행 방향으로 신장되고 열 방향으로 배열되며, 상기 열 방향으로 인접하는 워드라인들을 각각 포함하는 복수의 워드라인 그룹들로 그룹화되고, 행 어드레스에 기초하여 선택된다.
상기 복수의 메모리 셀들은 상기 복수의 워드라인들에 각각 연결되고, 뱅크 어드레스에 기초하여 선택되는 복수의 메모리 뱅크들을 형성한다.
상기 복수의 글로벌 입출력 라인들은 상기 열 방향으로 신장되고 상기 행 방향으로 배열되어 상기 복수의 데이터 패드들과 상기 복수의 메모리 셀들 사이에서 데이터를 전달하고, 상기 복수의 워드라인 그룹들에 각각 상응하는 복수의 라인 세그먼트 그룹들로 절단된다.
상기 복수의 인트라-뱅크 스위치들은 상기 뱅크 어드레스 및 상기 행 어드레스에 기초하여 상기 복수의 라인 세그먼트 그룹들 중 상기 열 방향으로 인접하고 하나의 메모리 뱅크에 해당하는 2개의 라인 세그먼트 그룹들의 전기적인 연결을 제어한다.
상기 복수의 인터-뱅크 스위치들은 상기 뱅크 어드레스에 기초하여 상기 복수의 라인 세그먼트 그룹들 중 상기 열 방향으로 인접하는 2개의 메모리 뱅크들에 각각 해당하는 2개의 라인 세그먼트 그룹들의 전기적인 연결을 제어한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 반도체 메모리 장치의 글로벌 입출력 라인들의 로드 제어 방법은, 복수의 데이터 패드들과 복수의 메모리 셀들 사이에서 데이터를 전달하는 복수의 글로벌 입출력 라인들을 복수의 라인 세그먼트 그룹들로 절단하는 단계, 하나의 메모리 뱅크에 해당하는 2개의 라인 세그먼트 그룹들을 복수의 인트라-뱅크 스위치들을 통하여 연결하는 단계 및 행 어드레스에 기초하여 상기 복수의 인트라-뱅크 스위치들의 스위칭 동작을 제어하는 단계를 포함한다.
본 발명의 실시예들에 따른 반도체 메모리 장치 및 글로벌 입출력 라인들의 로드 제어 방법은, 반도체 메모리 장치에 대한 액세스 동작을 위한 행 어드레스에 기초하여 글로벌 입출력 라인들의 실제 구동 로드를 감소함으로써 반도체 메모리 장치의 동작 속도를 향상시키고 전력 소모를 감소할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 글로벌 입출력 라인들의 로드 제어 방법을 나타내는 순서도이다.
도 3은 반도체 메모리 장치에 대한 액세스 동작을 위한 어드레스 구조의 일 예를 나타내는 도면이다.
도 4는 본 발명의 실시예들에 따른 반도체 메모리 장치에 포함되는 인트라-뱅크 스위치들의 스위칭 동작을 나타내는 도면이다.
도 5는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 6은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 7은 도 6의 반도체 메모리 장치에 포함되는 하나의 뱅크 어레이를 나타내는 도면이다.
도 8은 도 6의 반도체 메모리 장치의 레이아웃의 일 실시예를 나타내는 도면이다.
도 9는 도 8의 반도체 메모리 장치의 레이아웃의 일 부분을 보다 상세히 나타내는 도면이다.
도 10은 도 9의 반도체 메모리 장치에 포함되는 로컬 감지 증폭기 회로의 일 실시예를 나타내는 도면이다.
도 11은 본 발명의 실시예들에 따른 반도체 메모리 장치에 포함되는 글로벌 입출력 라인의 수직 구조를 나타내는 도면이다.
도 12는 본 발명의 실시예들에 따른 반도체 메모리 장치에 포함되는 인트라-뱅크 스위치의 일 실시예를 나타내는 도면이다.
도 13은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 14는 도 13의 반도체 메모리 장치에 포함되는 인트라-뱅크 스위치들의 스위칭 동작을 나타내는 도면이다.
도 15는 도 13의 반도체 메모리 장치의 액세스 동작을 나타내는 도면이다.
도 16은 본 발명의 실시예들에 따른 반도체 메모리 장치의 로드 감소 효과를 나타내는 도면이다.
도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 18은 도 17의 반도체 메모리 장치에 포함되는 인트라-뱅크 스위치들 및 인터-뱅크 스위치들의 스위칭 동작을 나타내는 도면이다.
도 19 및 20은 본 발명의 일 실시예에 따른 적층형 메모리 장치의 구조를 나타내는 도면들이다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
이하, 3차원상에서 서로 수직하는 제1 방향(X), 제2 방향(Y) 및 제3 방향(Z)을 이용하여 반도체 메모리 장치의 구조를 설명한다. 제1 방향(X)은 행 방향에 해당하고, 제2 방향(Y)은 열 방향에 해당하고, 제3 방향(Z)은 수직 방향에 해당할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 도면이다. 도 1에는 하나의 메모리 뱅크(BNK)에 해당하는 반도체 메모리 장치(400)의 구성이 도시되어 있다.
도 1을 참조하면, 반도체 메모리 장치(400)는 복수의 데이터 패드들(DQ1~DQm), 복수의 워드라인들(WL1~WL4n), 복수의 메모리 셀들, 복수의 글로벌 입출력 라인들(GIO1~GIOm), 복수의 인트라-뱅크 스위치들(SWA) 및 행 디코더(RDEC)(20)를 포함할 수 있다. 도 1에는 본 발명의 설명에 필요한 구성요소들이 도시되어 있으며 반도체 메모리 장치(400)는 후술하는 바와 같이 그 밖의 다양한 구성요소들을 더 포함할 수 있다.
복수의 데이터 패드들(DQ1~DQm)은 도 5를 참조하여 후술하는 바와 같이 메모리 컨트롤러와 연결된다. 반도체 메모리 장치(400)는 복수의 데이터 패드들(DQ1~DQm)를 통하여 상기 메모리 컨트롤러로부터 기입 동작을 위한 기입 데이터를 수신하거나 상기 메모리 컨트롤러로 독출 동작을 위한 독출 데이터를 전송할 수 있다.
복수의 워드라인들(W1~W4n)은 행 방향(X)으로 신장되고 열 방향(Y)으로 배열된다. 복수의 워드라인들(W1~W4n) 중 행 어드레스(RA)에 상응하는 하나의 워드라인이 선택되어 독출 동작 또는 기입 동작을 위한 선택 워드라인으로 결정될 수 있다.
한편 도 1에서는 편의상 메모리 셀들의 도시를 생략하였으나, 도 7을 참조하여 후술하는 바와 같이, 복수의 메모리 셀들이 복수의 워드라인들(WL1~WL4n)에 각각 연결된다.
복수의 글로벌 입출력 라인들(GIO1~GIOm)은 열 방향(Y)으로 신장되고 행 방향(X)으로 배열되어 복수의 데이터 패드들(DQ1~DQm)과 상기 복수의 메모리 셀들 사이에서 데이터를 전달하는 경로로서의 기능을 수행한다. 후술하는 바와 같이, 반도체 메모리 장치의 구성에 따라서 메모리 셀 및 데이터 패드 사이의 데이터 전달 경로는 글로벌 입출력 라인뿐만 아니라 비트라인, 로컬 입출력 라인, 센스 증폭기, 수신 버퍼, 입출력 게이팅 회로, 데이터 입출력 버퍼 등을 포함할 수 있다.
도 1에 도시된 바와 같이, 하나의 메모리 뱅크(BNK)에 해당하는 복수의 워드라인들(W1~W4n)은 열 방향(Y)으로 인접하는 워드라인들을 각각 포함하는 복수의 워드라인 그룹들(WG1~WG4)로 그룹화될 수 있다.
복수의 글로벌 입출력 라인들(GIO1~GIOm)은 복수의 워드라인 그룹들(WG1~WG4)에 각각 상응하는 복수의 라인 세그먼트 그룹들(LSG1~LSG4)로 절단될 수 있다. 즉 복수의 글로벌 입출력 라인들(GIO1~GIOm)의 각각은 복수의 라인 세그먼트 그룹들(LSG1~LSG4)에 각각 속하는 복수의 라인 세그먼트들(LS1~LS4)로 절단될 수 있다.
복수의 인트라-뱅크 스위치들(SWA)은 행 어드레스(RA)에 기초하여 복수의 라인 세그먼트 그룹들(LSG1~LSG4) 중 열 방향(Y)으로 인접하고 하나의 메모리 뱅크(BNK)에 해당하는 2개의 라인 세그먼트 그룹들의 전기적인 연결을 제어할 수 있다.
도 1에는 도시 및 설명의 편의상 하나의 메모리 뱅크(BNK)에 해당하는 복수의 워드라인들(W1~W4n)이 4개의 워드라인 그룹들, 즉 제1 내지 제4 워드라인 그룹들(WG1~WG4)로 그룹화되는 실시예를 도시하고 있으나 이에 한정되는 것은 아니다. 하나의 메모리 뱅크(BNK)에 해당하는 워드라인 그룹들의 개수 및 각 워드라인 그룹에 포함되는 워드라인들의 개수는 다양하게 결정될 수 있다.
일 실시예에서, 복수의 글로벌 입출력 라인들(GIO1~GIOm)은 하나의 메모리 뱅크(BNK)에 해당하는 3개 이상의 라인 세그먼트 그룹들을 포함하고, 하나의 메모리 뱅크(BNK)에 해당하는 인트라-뱅크 스위치들(SWA)은 상기 3개 이상의 세그먼트 그룹들 사이의 2개 이상의 세그먼트 경계들에서 행 방향(X)으로 배치되어 2개 이상의 행 스위치 그룹들을 형성할 수 있다.
이 경우, 상기 3개 이상의 라인 세그먼트 그룹들의 열 방향(Y)의 길이들은 동일할 수 있다. 도 3 및 4를 참조하여 후술하는 바와 같이, 각각의 행 스위치 그룹을 형성하는 인트라-뱅크 스위치들(SWA)은 행 어드레스(RA)의 복수의 어드레스 비트들 중 2개 이상의 상위 비트들에 기초하여 동시에 턴온되거나 동시에 턴오프될 수 있다.
반도체 메모리 장치(400)는 행 어드레스(RA)에 기초하여 하나 이상의 인트라-뱅크 로드 제어 신호들(SLC1~SLC3)을 생성하는 로드 제어 회로(LCON)(300)를 더 포함할 수 있다. 일 실시예에서 로드 제어 회로(300)는 행 디코더(20)에 포함될 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 복수의 인트라-뱅크 스위치들(SWA)은 인트라-뱅크 로드 제어 신호들(SLC1~SLC3)에 기초하여 하나의 메모리 뱅크(BNK)에 해당하는 2개의 라인 세그먼트 그룹들의 전기적인 연결을 제어할 수 있다.
예를 들어, 도 1에 도시된 바와 같이, 복수의 글로벌 입출력 라인들(GIO1~GIOm)은 하나의 메모리 뱅크(BNK)에 해당하는 4개의 라인 세그먼트 그룹들, 즉 제1 내지 제4 워드라인 그룹들(WG1~WG4)에 각각 상응하는 제1 내지 제4 라인 세그먼트 그룹들(LSG1~LSG4)을 포함할 수 있다. 하나의 메모리 뱅크(BNK)에 해당하는 인트라-뱅크 스위치들(SWA)은 제1 내지 제4 라인 세그먼트 그룹들(LSG1~LSG4) 사이의 3개의 세그먼트 경계들에서 행 방향(X)으로 배치되어 3개의 행 스위치 그룹들, 즉 제1 내지 제3 행 스위치 그룹들(RSG1~RSG3)을 형성할 수 있다.
제1 내지 제4 라인 세그먼트 그룹들(LSG1~LSG4)의 열 방향(Y)의 길이들은 동일할 수 있다. 예를 들어, 제1 내지 제4 라인 세그먼트 그룹들(LSG1~LSG4)의 각각에 포함되는 워드라인들의 개수는 동일할 수 있다.
이 경우, 로드 제어 회로(300)는 도 4를 참조하여 후술하는 바와 같이 행 어드레스(RA)의 복수의 어드레스 비트들 중에서 2개의 상위 비트들에 기초하여 제1 내지 제3 인트라-뱅크 로드 제어 신호들(SLC1~SLC3)을 생성할 수 있다.
제1 행 스위치 그룹(RSG1)을 형성하는 인트라-뱅크 스위치들(SWA)은 제1 인트라-뱅크 로드 제어 신호(SLC1)에 기초하여 동시에 턴온되거나 동시에 턴오프될 수 있다. 제2 행 스위치 그룹(RSG2)을 형성하는 인트라-뱅크 스위치들(SWA)은 제2 인트라-뱅크 로드 제어 신호(SLC2)에 기초하여 동시에 턴온되거나 동시에 턴오프될 수 있다. 행 어드레스(RA)에 기초한 제1 내지 제3 행 스위치 그룹들(RSG1~RSG3)의 스위칭 동작에 대해서는 도 4를 참조하여 더욱 자세히 설명한다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 글로벌 입출력 라인들의 로드 제어 방법을 나타내는 순서도이다.
도 1 및 2를 참조하면, 복수의 데이터 패드들(DQ1~DQm)과 복수의 메모리 셀들 사이에서 데이터를 전달하는 복수의 글로벌 입출력 라인들(GIO1~GIOm)을 복수의 라인 세그먼트 그룹들(LSG1~LSG4)로 절단한다 (S100). 워드라인 그룹들의 개수, 즉 라인 세그먼트 그룹들의 개수는 반도체 메모리 장치(400)의 구성 및 동작 특성에 따라서 다양하게 결정될 수 있다.
하나의 메모리 뱅크(BNK)에 해당하는 2개의 라인 세그먼트 그룹들을 복수의 인트라-뱅크 스위치들(SWA)을 통하여 연결하고(S200), 행 어드레스(RA)에 기초하여 복수의 인트라-뱅크 스위치들(SWA)의 스위칭 동작을 제어한다(S300).
디램(DRAM, dynamic random access memory)과 같은 반도체 메모리 장치의 액세스 동작(독출 동작 및 기입 동작) 시, 종래에는 행 어드레스에 상응하는 선택 워드라인에 연결된 메모리 셀에 액세스할 때에 선택 워드라인의 위치에 관계없이 글로벌 입출력 라인의 전체를 구동하였다. 여기서 글로벌 입출력 라인의 구동은 구동 회로에 의해 글로벌 입출력 라인을 충전 또는 방전하는 방식으로 수행된다. 기입 동작시에는 글로벌 라인 드라이버가 구동 회로로서 글로벌 입출력 라인을 구동하고, 독출 동작시에는 로컬 감지 증폭 회로가 구동 회로로서 글로벌 입출력 라인을 구동할 수 있다.
이 경우, 반도체 메모리 장치의 구동 회로와 가까운 행 어드레스를 액세스 할 때에도 전체 글로벌 입출력 라인을 충전 또는 방전해야 하기 때문에 글로벌 입출력 라인의 큰 구동 로드로 인하여 불필요한 다이내믹 파워(dynamic power)가 소모된다.
또한, 글로벌 입출력 라인을 프리차지할 때에도 글로벌 입출력 라인의 로드가 크기 때문에 글로벌 라인 드라이버의 반대 에지(edge) 쪽에도 글로벌 입출력 라인의 프리차지를 한 전압 등화기(voltage equalizer) 탑재가 강제되어 칩 사이즈 측면 및 파워 측면에서 손실이 발생한다.
본 발명은 반도체 메모리 장치의 액세스 동작시 위와 같은 불필요한 다이내믹 파워 소모를 줄이고 데이터 전송의 속도를 증가시키기 위해 행 어드레스에 기초하여 글로벌 입출력 라인의 로드를 제어 또는 조절하는 것이다.
도 3은 반도체 메모리 장치에 대한 액세스 동작을 위한 어드레스 구조의 일 예를 나타내는 도면이다.
도 3을 참조하면, 메모리 컨트롤러로부터 반도체 메모리 장치로 제공되는 액세스 어드레스(ADDR)는 뱅크 어드레스, 행 어드레스 및 열 어드레스를 포함할 수 있다.
뱅크 어드레스는 하나 이상의 어드레스 비트들(Bp~B0)을 포함하고, 행 어드레스는 복수의 어드레스 비트들(Rq~R0)을 포함하고, 열 어드레스는 복수의 어드레스 비트들(Cs~C0)을 포함할 수 있다. 액세스 어드레스(ADDR)의 어드레스 비트 수들(p, q, r)은 반도체 메모리 장치의 구성 및 메모리 용량에 따라서 다양하게 결정될 수 있다.
반도체 메모리 장치가 단일 뱅크 구조를 갖는 경우에는 액세스 어드레스(ADDR)는 행 어드레스 및 열 어드레스만을 포함할 수 있다. 한편, 반도체 메모리 장치가 멀티 뱅크 구조를 갖더라도 각 글로벌 입출력 라인에 하나의 메모리 뱅크만 연결되는 구조를 갖는 경우에는 본 발명의 실시예들과 관련하여 뱅크 어드레스에 관한 사항은 무시될 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 메모리 장치에 포함되는 인트라-뱅크 스위치들의 스위칭 동작을 나타내는 도면이다.
이하에서는, 각 글로벌 입출력 라인의 전체 로드가 L이고, 제1 내지 제4 라인 세그먼트들(LS1~LS4)의 열 방향(Y)의 길이들, 즉 로드들이 동일하다고 가정한다.
도 1 내지 4를 참조하면, 로드 제어 회로(300)는 행 어드레스(RA)의 복수의 어드레스 비트들(Rq~R0) 중에서 2개의 상위 비트들(Rq, Rq-1)에 기초하여 제1 내지 제3 인트라-뱅크 로드 제어 신호들(SLC1~SLC3)을 생성할 수 있다.
2개의 상위 비트들(Rq, Rq-1)이 (0, 0)의 값을 갖는 경우, 행 어드레스(RA)에 상응하는 선택 워드라인(WLs)은 제1 워드라인 그룹(WG1)에 포함될 수 있다. 이 경우, 제1 내지 제3 행 스위치 그룹들(RSG1~RSG3)의 모든 인트라-뱅크 스위치들(SWA)이 턴오프(OFF)되도록, 로드 제어 회로(300)는 제1 내지 제3 인트라-뱅크 로드 제어 신호들(SLC1~SLC3)을 모두 활성화할 수 있다. 따라서, 구동 회로는 제1 라인 세그먼트 그룹(LSG1)의 제1 라인 세그먼트(LS1)만을 구동하게 되고, 구동 로드는 L/4 이 된다.
2개의 상위 비트들(Rq, Rq-1)이 (0, 1)의 값을 갖는 경우, 행 어드레스(RA)에 상응하는 선택 워드라인(WLs)은 제2 워드라인 그룹(WG2)에 포함될 수 있다.
이 경우, 제1 행 스위치 그룹(RSG1)의 인트라-뱅크 스위치들(SWA)은 턴온(ON)되고 제2 및 제3 행 스위치 그룹들(RSG2, SG3)의 인트라-뱅크 스위치들(SWA)이 턴오프(OFF)되도록, 로드 제어 회로(300)는 제1 인트라-뱅크 로드 제어 신호(SLC1)를 비활성화하고 제2 및 제3 인트라-뱅크 로드 제어 신호들(SLC2, SLC3)을 활성화할 수 있다. 따라서, 구동 회로는 제1 및 제2 라인 세그먼트 그룹들(LSG1, LSG2)의 제1 및 제2 라인 세그먼트들(LS1, LS2)을 구동하게 되고, 구동 로드는 2*L/4=L/2 이 된다.
2개의 상위 비트들(Rq, Rq-1)이 (1, 0)의 값을 갖는 경우, 행 어드레스(RA)에 상응하는 선택 워드라인(WLs)은 제3 워드라인 그룹(WG3)에 포함될 수 있다.
이 경우, 제1 및 제2 행 스위치 그룹들(RSG1, RSG2)의 인트라-뱅크 스위치들(SWA)은 턴온(ON)되고 제3 행 스위치 그룹(RSG3)의 인트라-뱅크 스위치들(SWA)이 턴오프(OFF)되도록, 로드 제어 회로(300)는 제1 및 제2 인트라-뱅크 로드 제어 신호들(SLC1, SLC2)를 비활성화하고 제3 인트라-뱅크 로드 제어 신호(SLC3)를 활성화할 수 있다. 따라서, 구동 회로는 제1 내지 제3 라인 세그먼트 그룹들(LSG1~LSG3)의 제1 내지 제2 라인 세그먼트들(LS1~LS3)을 구동하게 되고, 구동 로드는 3*L/4 이 된다.
2개의 상위 비트들(Rq, Rq-1)이 (1, 1)의 값을 갖는 경우, 행 어드레스(RA)에 상응하는 선택 워드라인(WLs)은 제4 워드라인 그룹(WG4)에 포함될 수 있다.
이 경우, 제1 내지 제3 행 스위치 그룹들(RSG1~RSG3)의 모든 인트라-뱅크 스위치들(SWA)이 턴온(ON)되도록, 로드 제어 회로(300)는 제1 내지 제3 인트라-뱅크 로드 제어 신호들(SLC1~SLC3)을 모두 비활성화할 수 있다. 따라서, 구동 회로는 제1 내지 제4 라인 세그먼트 그룹들(LSG1~LSG4)의 제1 내지 제4 라인 세그먼트들(LS1~LS4)을 구동하게 되고, 구동 로드는 4*L/4=L 이 된다.
하나의 메모리 뱅크(BNK)에 대한 행 어드레스들에 대한 평균 구동 로드는 (L/4+2*L/4+3*L/4+4*L/4)/4 = 10*L/16=0.625*L 과 같이 계산될 수 있다. 다시 말해, 평균적으로 글로벌 입출력 라인의 로드를 전체 로드(L)의 62.5% 수준으로 감소할 있고, 로드의 감소에 따라서 동작 속도를 향상시키고 전력 소모를 감소할 수 있다.
일반적으로 글로벌 입출력 라인들의 각각을 동일한 사이즈(로드)를 갖는 r개의 라인 세그먼트들로 절단하고 r-1개의 스위치들을 통하여 r개의 라인 세그먼트들의 연결을 제어하는 경우, 평균 구동 부하는 (r+1)*L/2r 로 계산될 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치 및 글로벌 입출력 라인들의 로드 제어 방법은, 반도체 메모리 장치에 대한 액세스 동작을 위한 행 어드레스에 기초하여 글로벌 입출력 라인들의 실제 구동 로드를 감소함으로써 반도체 메모리 장치의 동작 속도를 향상시키고 전력 소모를 감소할 수 있다.
도 5는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 5를 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(200) 및 반도체 메모리 장치(400)를 포함한다. 이하, 반도체 메모리 장치(400)는 간략하게 메모리 장치로 지칭될 수 있다.
메모리 컨트롤러(200)와 메모리 장치(400)의 각각은 상호간의 통신을 위한 인터페이스를 각각 포함한다. 상기 인터페이스들은 코맨드(CMD), 액세스 어드레스(ADDR), 클록 신호(CLK), 등을 전송하기 위한 컨트롤 버스(51) 및 데이터를 전송하기 위한 데이터 버스(52)를 통하여 연결될 수 있다.
메모리 장치의 유형에 따라서 코맨드(CMD)는 액세스 어드레스(ADDR)를 포함하는 것으로 간주될 수 있다. 메모리 컨트롤러(100)는 메모리 장치(200)를 제어하기 위한 코맨드 신호(CMD)를 생성하고, 메모리 컨트롤러(100)의 제어에 따라서 메모리 장치(200)에 데이터(DATA)가 기입되거나 메모리 장치(200)로부터 데이터(DATA)가 독출될 수 있다. 메모리 장치(400)는 복수의 데이터 패드들(DQ)을 통하여 메모리 컨트롤러(200)와 데이터를 전송할 수 있다.
본 발명의 실시예들에 따라서, 메모리 장치(400)는 글로벌 입출력 라인 스위치 회로(GIOSW)(100) 및 로드 제어 회로(LCON)(300)를 포함할 수 있다.
일 실시예에서, 글로벌 입출력 라인 스위치 회로(GIOSW)는 도 1 내지 4를 참조하여 설명한 바와 같은 메모리 뱅크 내에 배치되는 인트라-뱅크 스위치들(SWA)을 포함할 수 있다.
이 경우, 로드 제어 회로(300)는 행 어드레스에 기초하여 인트라-뱅크 로드 제어 신호를 생성할 수 있다. 인트라-뱅크 스위치들(SWA)은 상기 인트라-뱅크 로드 제어 신호에 기초하여 하나의 메모리 뱅크에 해당하는 2개의 라인 세그먼트 그룹들의 전기적인 연결을 제어할 수 있다.
다른 실시예에서, 글로벌 입출력 라인 스위치 회로(GIOSW)는 인트라-뱅크 스위치들(SWA)뿐만 아니라, 도 17 및 18을 참조하여 후술하는 바와 같은 메모리 뱅크들 사이에 배치되는 인터-뱅크 스위치들(SWB)을 더 포함할 수 있다.
이 경우, 로드 제어 회로(300)는 뱅크 어드레스 및 행 어드레스에 기초하여 인트라-뱅크 로드 제어 신호를 생성하고, 뱅크 어드레스에 기초하여 인터-뱅크 로드 제어 신호를 생성할 수 있다. 인트라-뱅크 스위치들(SWA)은 상기 인트라-뱅크 로드 제어 신호에 기초하여 하나의 메모리 뱅크에 해당하는 2개의 라인 세그먼트 그룹들의 전기적인 연결을 제어하고, 인터-뱅크 스위치들(SWB)은 상기 인터-뱅크 로드 제어 신호에 기초하여 열 방향(Y)으로 인접하는 2개의 메모리 뱅크들에 각각 해당하는 2개의 라인 세그먼트 그룹들의 전기적인 연결을 제어할 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 6을 참조하면, 메모리 장치(400)는 제어 로직(410), 어드레스 레지스터(420), 뱅크 제어 로직(430), 행 어드레스 멀티플렉서(440), 열 어드레스 래치(450), 행 디코더(460), 열 디코더(470), 메모리 셀 어레이(480), 센스 앰프부(485), 입출력 게이팅 회로(490), 데이터 입출력 버퍼(495) 및 리프레쉬 카운터(445)를 포함할 수 있다.
메모리 셀 어레이(480)는 복수의 뱅크 어레이들(480a~480h)을 포함할 수 있다. 행 디코더(460)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 뱅크 행 디코더들(460a~460h)을 포함하고, 열 디코더(470)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 열 디코더들(470a~470h)을 포함하며, 센스 앰프부(485)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 센스 앰프들(485a~485h)을 포함할 수 있다. 본 발명의 실시예들에 따라서, 복수의 뱅크 어레이들(480a~480h)의 각각은 전술한 바와 같은 글로벌 입출력 라인 스위치 회로(GIOS)(100)를 포함하고, 뱅크 행 디코더들(460a~460h)의 각각은 전술한 바와 같은 로드 제어 회로(LCON)(300)를 포함할 수 있다.
어드레스 레지스터(420)는 메모리 컨트롤러로부터 뱅크 어드레스(BANK_ADDR), 행 어드레스(ROW_ADDR) 및 열 어드레스(COL_ADDR)를 포함하는 어드레스 신호(ADD)를 수신할 수 있다. 어드레스 레지스터(420)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(430)에 제공하고, 수신된 행 어드레스(ROW_ADDR)를 행 어드레스 멀티플렉서(440)에 제공하며, 수신된 열 어드레스(COL_ADDR)를 열 어드레스 래치(450)에 제공할 수 있다.
뱅크 제어 로직(430)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들은 뱅크 어드레스(BANK_ADDR)에 상응하는 선택 메모리 뱅크만을 활성화하기 위한 복수의 뱅크 인에이블 신호들(BEN)을 포함할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 복수의 뱅크 행 디코더들(460a~460h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 행 디코더가 활성화되고, 복수의 뱅크 열 디코더들(470a~470h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 열 디코더가 활성화될 수 있다.
행 어드레스 멀티플렉서(440)는 어드레스 레지스터(220)로부터 행 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(445)로부터 리프레쉬 행 어드레스(REF_ADDR)를 수신할 수 있다. 행 어드레스 멀티플렉서(440)는 행 어드레스(ROW_ADDR) 또는 리프레쉬 행 어드레스(REF_ADDR)를 행 어드레스(RA)로서 선택적으로 출력할 수 있다. 행 어드레스 멀티플렉서(440)로부터 출력된 행 어드레스(RA)는 뱅크 행 디코더들(460a~460h)에 각각 인가될 수 있다.
뱅크 행 디코더들(460a~460h) 중 뱅크 제어 로직(430)에 의해 활성화된 뱅크 행 디코더는 행 어드레스 멀티플렉서(440)로부터 출력된 행 어드레스(RA)를 디코딩하여 상기 행 어드레스에 상응하는 워드라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 행 디코더는 행 어드레스에 상응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다.
열 어드레스 래치(450)는 어드레스 레지스터(420)로부터 열 어드레스(COL_ADDR)를 수신하고, 수신된 열 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 열 어드레스 래치(450)는, 버스트 모드(burst mode)에서, 수신된 열 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 열 어드레스 래치(450)는 일시적으로 저장된 또는 점진적으로 증가된 열 어드레스(COL_ADDR)를 뱅크 열 디코더들(470a~470h)에 각각 인가할 수 있다.
뱅크 열 디코더들(470a~470h) 중 뱅크 제어 로직(430)에 의해 활성화된 뱅크 열 디코더는 입출력 게이팅 회로(490)를 통하여 뱅크 어드레스(BANK_ADDR) 및 열 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(490)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 뱅크 어레이들(480a~480h)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 뱅크 어레이들(480a~480h)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
뱅크 어레이들(480a~480h) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(495)를 통하여 메모리 컨트롤러에 제공될 수 있다. 뱅크 어레이들(480a~480h) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러로부터 데이터 입출력 버퍼(495)에 제공될 수 있다. 데이터 입출력 버퍼(495)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
제어 로직(410)은 반도체 메모리 영역(400)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(410)은 반도체 메모리 영역(400)에 기입 동작 또는 독출 동작이 수행되도록 제어 신호들을 생성할 수 있다. 제어 로직(410)은 메모리 컨트롤러로부터 수신되는 코맨드(CMD)를 디코딩하는 코맨드 디코더(411) 및 반도체 메모리 영역(400)의 동작 모드를 설정하기 위한 모드 레지스터 세트(MRS: mode register set)(412)를 포함할 수 있다.
예를 들어, 코맨드 디코더(411)는 기입 인에이블 신호, 행 어드레스 스트로브 신호, 열 어드레스 스트로브 신호, 칩 선택 신호 등을 디코딩하여 코맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다.
도 7은 도 6의 반도체 메모리 장치에 포함되는 하나의 뱅크 어레이를 나타내는 도면이다.
도 7을 참조하면, 제1 뱅크 어레이(480a)는 복수개의 워드라인들(WL0~WLm-1, m은 2이상의 짝수인 정수), 복수개의 비트라인들(BL0~BLn-1, n은 2이상의 짝수인 정수), 그리고 워드라인들(WL0~WLm-1)과 비트라인들(BL0~BLn-1) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함한다.
일 실시예에서, 각 메모리 셀(MC)은 DRAM 셀 구조를 가질 수 있다. 짝수 워드라인(WL0) 각각과 홀수 워드라인(WL1)에 연결되는 메모리 셀들(MCs)의 배치가 서로 다름을 알 수 있다. 즉 액세스 어드레스에 의하여 짝수 워드라인이 선택되는 경우와 홀수 워드라인이 선택되는 경우에 인접한 셀들에 연결되는 비트라인들이 달라질 수 있다.
도 8은 도 6의 반도체 메모리 장치의 레이아웃의 일 실시예를 나타내는 도면이다. 도 8에는 하나의 메모리 뱅크에 해당하는 반도체 메모리 장치의 레이아웃이 도시되어 있다.
도 8에는 도 7의 구성 요소들 중에서 메모리 셀 어레이 영역(70), 열 디코더(CDEC)(20) 및 행 디코더(RDEC)(30)만이 도시되어 있다. 메모리 셀 어레이 영역(70)은 접합 영역들(CJ), 서브 워드라인 드라이버 영역들(SWB), 센스 증폭기 영역들(SA) 및 서브 메모리 셀 어레이 영역들(SMCA)을 포함한다. 메모리 셀 어레이 영역(70)의 상부에는 워드 선택 신호 라인들(PX), 메인 워드라인들(NEW), 서브 워드라인들(SWL), 열 선택 신호 라인들(CSL), 로컬 데이터 입출력 라인들(LIO), 글로벌 데이터 입출력 라인들(GIO)이 배치된다. 도 8에는 편의상 파워 라인들은 도시가 생략되어 있다.
메모리 셀 어레이 영역(70)에는 접합 영역(CJ), 서브 워드라인 드라이버 영역(SWB), 센스 증폭기 영역(SA), 및 서브 메모리 셀 어레이 영역(SMCA)으로 구성된 블록이 가로 방향과 세로 방향으로 반복적으로 배치된다. 접합 영역(CJ)에는 서브 워드라인 드라이버를 제어하기 위한 제어신호 생성 회로 및 센스 증폭기를 제어하기 위한 제어신호 생성 회로가 배치되고, 서브 워드라인 드라이버 영역(SWB)에는 서브 워드라인 드라이버들이 배치되고, 센스 증폭기 영역(SA)에는 센스 증폭기들이 배치된다.
서브 메모리 셀 어레이 영역(SMCA)에는 서브 워드라인(SWL)과 비트라인(BL)사이에 연결된 메모리 셀(MC)들이 형성되며, 워드 선택 신호 라인(PX)과 메인 워드라인(NWE)으로 전송되는 신호를 조합한 신호와 열 선택 신호 라인(CSL)으로 전송되는 신호에 응답하여 선택된 메모리 셀(MC)로 또는 메모리 셀(MC)로부터 데이터를 기입 또는 독출한다.
열 디코더(20)는 열 어드레스(CA)를 디코딩하여 열 선택 신호 라인(CSL)을 선택하기 위한 열 선택 신호들(CSL)을 생성한다. 행 디코더(30)는 행 어드레스(RA)를 디코딩하여 워드 선택 신호 라인(PX)을 선택하기 위한 워드 선택 신호들과 메인 워드라인(NWE)을 선택하기 위한 메인 워드라인 선택 신호들을 생성한다.
메인 워드라인(NWE)은 서브 워드라인 드라이버 영역(SWD)와 서브 메모리 셀 어레이 영역(SMCA)위에 세로 방향으로 배치되고, 워드 선택 신호 라인(PX)과 로컬 데이터 입출력 라인(LIO)은 접합 영역(CJ)과 센스 증폭기 영역(SA)위에 워드라인(WL)과 동일한 방향으로 배치될 수 있다. 그리고, 열 선택 신호 라인(CSL) 및 글로벌 데이터 입출력 라인(GIO)은 센스 증폭기 영역(SA) 및 서브 메모리 셀 어레이 영역(SMCA)위에 워드라인(WL)과 직교하는 방향으로 배치될 수 있다.
본 발명의 실시예들에 따라서, 글로벌 입출력 라인(GIO)은 하나 이상의 라인 세그먼트들로 절단될 수 있다. 도 8에는 글로벌 입출력 라인(GIO)이 제1 라인 세그먼트(LS1) 및 제2 라인 세그먼트(LS2)로 절단되는 실시예가 도시되어 있다.
제1 라인 세그먼트(LS1) 및 제2 라인 세그먼트(LS2)는 인트라-뱅크 스위치(SWA)를 통하여 연결되고, 인트라-뱅크 스위치(SWA)의 스위칭 동작(턴온 또는 턴오프)을 통하여 제1 라인 세그먼트(LS1) 및 제2 라인 세그먼트(LS2)의 전기적인 연결이 제어될 수 있다.
로드 제어 회로(LCON)(300)는 행 어드레스(RA)에 기초하여 인트라 뱅크 로드 제어 신호를 생성할 수 있다. 인트라-뱅크 스위치들(SWA)은 행 방향(X)으로 배치되어 행 스위치 그룹을 형성할 수 있다. 상기 인트라-뱅크 로드 제어 신호는 부하 제어 라인(LCL)을 통하여 행 스위치 그룹을 형성하는 인트라-뱅크 스위치들(SWA)에 공통으로 제공될 수 있다. 따라서, 행 스위치 그룹을 형성하는 인트라-뱅크 스위치들(SWA)은 상기 인트라-뱅크 로드 제어 신호에 기초하여 동시에 턴온되거나 동시에 턴오프될 수 있다.
도 9는 도 8의 반도체 메모리 장치의 레이아웃의 일 부분을 보다 상세히 나타내는 도면이다.
도 8 및 9를 참조하면, 제1 뱅크 어레이(480a)에는 서브 어레이 블록들(SMCA), 센스 증폭기 영역들(BLSAB), 서브 워드라인 드라이버 영역들(SWB) 및 접합(conjunction) 영역들(CJ)이 배치될 수 있다.
서브 어레이 블록들(SMCA)은 행 방향(X)으로 연장되는 복수의 워드라인들(WL0~WL7) 및 열 방향(Y)으로 연장되는 복수의 비트라인들(BTL0~BTL3)을 포함하고, 워드라인들(WL0~WL7) 및 비트라인들(BTL0~BTL3)이 교차하는 지점에 배치되는 메모리 셀들(MC)을 포함한다.
서브 워드라인 드라이버 영역들(SWBa1, SWBa2)은 워드라인들(WL0~WL3)을 각각 구동하기 위한 서브 워드라인 드라이버들(531, 532, 533, 534)을 포함한다. 서브 워드라인 드라이버 영역들(SWBb1, SWBb2)은 워드라인들(WL4~WL7)을 각각 구동하기 위한 서브 워드라인 드라이버들(551, 552, 553, 554)을 포함한다.
비트라인 감지 증폭기 영역(BLSAB)은 서브 어레이 블록(SCBa)의 비트라인(BTL0)과 서브 어레이 블록(SCBb)의 비트라인(BTL1)에 오픈 비트라인 구조로 연결되는 비트라인 감지 증폭기들(560) 및 로컬 감지 증폭기 회로(570)을 포함한다. 비트라인 감지 증폭기(560)는 비트라인들(BTL0, BTL1)에 감지되는 전압 레벨의 차이를 증폭하고, 증폭된 전압 레벨의 차이를 로컬입출력 라인 쌍(LIO1, LIOB1)에 제공할 수 있다.
도 9에 도시된 바와 같이, 비트라인 감지 증폭기 영역(BLSAB)들, 서브 워드라인 드라이버 영역(SWB)들 및 서브 어레이 블록(SCB)에 인접하여 접합 영역(CJ)들이 배치된다. 예를 들어, 접합 영역(CJ)들에는 전압 생성기들(510, 520, 530, 540)이 배치될 수 있다.
도 10은 도 9의 반도체 메모리 장치에 포함되는 로컬 감지 증폭기 회로의 일 실시예를 나타내는 도면이다.
도 10을 참조하면, 로컬 감지 증폭기 회로(570)는 로컬 감지 증폭기(575)및 로컬 입출력 라인 제어기(580)을 포함할 수 있다.
로컬 감지 증폭기(575)는 로컬 감지 인에이블 신호(PLSAEN)에 응답하여 로컬 입출력 라인쌍(LIO1, LIOB1)의 전압 차이를 증폭하여 글로벌 입출력 라인쌍(GIO1, GIOB1)을 구동한다.
로컬 입출력 라인 제어기(580)는 제1 내지 제4 엔모스 트랜지스터들(781, 782, 783, 784)을 포함하고, 제1 연결 제어 신호(PMUXON1) 및 제2 연결 제어 신호(PMUXON2)에 응답하여 로컬 입출력 라인쌍(LIO1, LIOB1)과 글로벌 입출력 라인쌍(GIO1, GIOB1) 사이의 연결을 제어한다.
예를 들어, 로컬 감지 인에이블 신호(PLSAEN), 제1 연결 제어 신호(PMUXON1) 및 제2 연결 제어 신호(PMUXON2)는 각각 로우 레벨이면, 로컬 감지 증폭기(575)는 비활성화되고, 로컬 입출력 라인 제어기(580)는 로컬 입출력 라인쌍(LIO1, LIOB1)과 글로벌 입출력 라인쌍(GIO1, GIOB1) 사이의 연결을 차단한다.
예를 들어, 로컬 감지 인에이블 신호(PLSAEN), 제1 연결 제어 신호(PMUXON2) 및 제2 연결 제어 신호(PMUXON2)는 각각 하이 레벨이면, 로컬 감지 증폭기(575)는 활성화되고, 로컬 입출력 라인 제어기(580)는 로컬 입출력 라인쌍(LIO1, LIOB1)과 글로벌 입출력 라인쌍(GIO1, GIOB1) 사이의 연결을 제공한다.
도 11은 본 발명의 실시예들에 따른 반도체 메모리 장치에 포함되는 글로벌 입출력 라인의 수직 구조를 나타내는 도면이다.
도 11을 참조하면, 글로벌 입출력 라인(GIO)은 반도체 기판(SUP)의 상부 영역의 도전층에 행 방향(Y)으로 신장되어 형성될 수 있다. 전술한 바와 같이, 글로벌 입출력 라인(GIO)은 메모리 뱅크 내에서 제1 라인 세그먼트(LS1) 및 제2 라인 세그먼트(LS2)로 절단될 수 있다.
반도체 기판(SUB)에는 제1 라인 세그먼트(LS1) 및 제2 라인 세그먼트(LS2)를 연결하는 인트라-뱅크 스위치(SWA)가 형성될 수 있다. 제1 라인 세그먼트(LS1) 및 제2 라인 세그먼트(LS2)의 마주보는 단부들(end portions)이 수직 방향(Z)으로 신장되는 수직 컨택들(VC)을 통하여 인트라-뱅크 스위치(SWA)에 연결될 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 메모리 장치에 포함되는 인트라-뱅크 스위치의 일 실시예를 나타내는 도면이다.
도 12를 참조하면, 각각의 인트라-뱅크 스위치(SWA)는 전송 게이트(TG)로 구현될 수 있다. 로드 제어 회로(LCON)에서 생성되는 인트라-뱅크 로드 제어 신호(SLC)는 로드 제어 라인(LCL)을 통하여 인트라-뱅크 스위치(SWA)에 제공될 수 있다. 전술한 바와 같이, 로드 제어 회로(LCON)는 행 어드레스(RA)에 기초하여 인트라-뱅크 로드 제어 신호(SLC)를 생성하거나, 뱅크 인에이블 신호(BEN) 및 행 어드레스(RA)에 기초하여 인트라-뱅크 로드 제어 신호(SLC)를 생성할 수 있다. 여기서 뱅크 인에이블 신호(BEN)는 도 6을 참조하여 설명한 바와 같이 뱅크 어드레스에 기초하여 생성되는 신호이다.
일 실시예에서, 도 12에 도시된 바와 같이, 인트라-뱅크 스위치(SWA)는 전송 게이트(TG) 및 인버터(INV)를 포함할 수 있다. 인트라-뱅크 로드 제어 신호(SLC)는 전송 게이트(TG)의 피모스 제어 단자에 인가되고, 인버터(INV)의 출력, 즉 인트라-뱅크 로드 제어 신호(SLC)의 반전 신호가 전송 게이트(TG)의 엔모스 제어 단자에 인가될 수 있다. 이 경우, 인트라-뱅크 로드 제어 신호(SLC)가 로직 로우 레벨일 때 전송 게이트(TG)가 턴온되어 글로벌 입출력 라인(GIO)의 제1 라인 세그먼트(LS1) 및 제2 라인 세그먼트(LS2)가 전기적으로 연결될 수 있다. 한편, 인트라-뱅크 로드 제어 신호(SLC)가 로직 하이 레벨일 때 전송 게이트(TG)가 턴오프되어 글로벌 입출력 라인(GIO)의 제1 라인 세그먼트(LS1) 및 제2 라인 세그먼트(LS2)가 전기적으로 단절될 수 있다.
글로벌 입출력 라인(GIO)의 고속 구동을 위해 터미네이션 구동 방식이 이용될 수 있다. 예를 들어, 독출 동작에서는 글로벌 입출력 라인(GIO)을 전원 전압으로 종단시키고 기입 동작에서는 글로벌 입출력 라인(GIO)을 접지 전압으로 종단시킬 수 있다. 이와 같은 터미네이션 구동 방식에서는, 인트라-뱅크 스위치(SWA)를 엔모스 트랜지스터로 구현하거나 피모스 트랜지스터로 구현하는 것보다는 전송 게이트(TG)로 구현하는 것이 우수한 동작 특성을 나타낼 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 도면이다. 도 13에는 하나의 메모리 뱅크(BNK)에 해당하는 반도체 메모리 장치(400)의 구성이 도시되어 있다.
도 13을 참조하면, 반도체 메모리 장치(401)는 복수의 데이터 패드들(DQ1~DQm), 복수의 워드라인들(WL1~WL2n), 복수의 메모리 셀들, 복수의 글로벌 입출력 라인들(GIO1~GIOm), 복수의 인트라-뱅크 스위치들(SWA) 및 행 디코더(RDEC)(21)를 포함할 수 있다. 도 13에는 본 발명의 설명에 필요한 구성요소들이 도시되어 있으며 반도체 메모리 장치(401)는 전술한 바와 같이 그 밖의 다양한 구성요소들을 더 포함할 수 있다.
복수의 데이터 패드들(DQ1~DQm)은 도 5를 참조하여 전술한 바와 같이 메모리 컨트롤러와 연결된다. 반도체 메모리 장치(401)는 복수의 데이터 패드들(DQ1~DQm)를 통하여 상기 메모리 컨트롤러로부터 기입 동작을 위한 기입 데이터를 수신하거나 상기 메모리 컨트롤러로 독출 동작을 위한 독출 데이터를 전송할 수 있다.
복수의 워드라인들(W1~W2n)은 행 방향(X)으로 신장되고 열 방향(Y)으로 배열된다. 복수의 워드라인들(W1~W2n) 중 행 어드레스(RA)에 상응하는 하나의 워드라인이 선택되어 독출 동작 또는 기입 동작을 위한 선택 워드라인으로 결정될 수 있다.
한편 도 13에서는 편의상 메모리 셀들의 도시를 생략하였으나, 도 7을 참조하여 전술한 바와 같이, 복수의 메모리 셀들이 복수의 워드라인들(WL1~WL2n)에 각각 연결된다.
복수의 글로벌 입출력 라인들(GIO1~GIOm)은 열 방향(Y)으로 신장되고 행 방향(X)으로 배열되어 복수의 데이터 패드들(DQ1~DQm)과 상기 복수의 메모리 셀들 사이에서 데이터를 전달하는 경로로서의 기능을 수행한다. 전술한 바와 같이, 반도체 메모리 장치의 구성에 따라서 메모리 셀 및 데이터 패드 사이의 데이터 전달 경로는 글로벌 입출력 라인뿐만 아니라 비트라인, 로컬 입출력 라인, 센스 증폭기, 수신 버퍼, 입출력 게이팅 회로, 데이터 입출력 버퍼 등을 포함할 수 있다.
도 13에 도시된 바와 같이, 하나의 메모리 뱅크(BNK)에 해당하는 복수의 워드라인들(W1~W2n)은 열 방향(Y)으로 인접하는 워드라인들을 각각 포함하는 제1 워드라인 그룹(WG1) 및 제2 워드라인 그룹(WG2)으로 그룹화될 수 있다.
복수의 글로벌 입출력 라인들(GIO1~GIOm)은 제1 워드라인 그룹(WG1) 및 제2 워드라인 그룹(WG2)에 각각 상응하는 제1 라인 세그먼트 그룹(LSG1) 및 제2 라인 세그먼트 그룹(LSG2)으로 절단될 수 있다. 즉 복수의 글로벌 입출력 라인들(GIO1~GIOm)의 각각은 제1 라인 세그먼트 그룹(LSG1) 및 제2 라인 세그먼트 그룹(LSG2)에 각각 속하는 제1 라인 세그먼트(LS1) 및 제2 라인 세그먼트(LS2)로 절단될 수 있다.
복수의 인트라-뱅크 스위치들(SWA)은 행 어드레스(RA)에 기초하여 하나의 메모리 뱅크(BNK)에 해당하는 제1 및 제2 라인 세그먼트 그룹들(LSG1, LSG2)의 전기적인 연결을 제어할 수 있다.
제1 및 제2 라인 세그먼트 그룹들(LSG1, LSG2)의 열 방향(Y)의 길이들은 동일할 수 있다. 예를 들어, 제1 및 제2 라인 세그먼트 그룹들(LSG1, LSG2)의 각각에 포함되는 워드라인들의 개수는 동일할 수 있다.
이 경우, 로드 제어 회로(301)는 도 14를 참조하여 후술하는 바와 같이 행 어드레스(RA)의 복수의 어드레스 비트들 중에서 최상위 비트(Rq)에 기초하여 인트라-뱅크 로드 제어 신호(SLC)를 생성할 수 있다.
도 14는 도 13의 반도체 메모리 장치에 포함되는 인트라-뱅크 스위치들의 스위칭 동작을 나타내는 도면이다.
이하에서는, 각 글로벌 입출력 라인의 전체 로드가 L이고, 제1 및 제2 라인 세그먼트들(LS1, LS2)의 열 방향(Y)의 길이들, 즉 로드들이 동일하다고 가정한다.
도 3, 13 및 14를 참조하면, 로드 제어 회로(301)는 행 어드레스(RA)의 복수의 어드레스 비트들(Rq~R0) 중에서 최상위 비트(Rq)에 기초하여 인트라-뱅크 로드 제어 신호(SLC)를 생성할 수 있다.
최상위 비트(Rq)가 0의 값을 갖는 경우, 행 어드레스(RA)에 상응하는 선택 워드라인(WLs)은 제1 워드라인 그룹(WG1)에 포함될 수 있다. 이 경우, 행 스위치 그룹(RSG)의 인트라-뱅크 스위치들(SWA)이 턴오프(OFF)되도록, 로드 제어 회로(301)는 인트라-뱅크 로드 제어 신호(SLC)를 활성화할 수 있다. 따라서, 구동 회로는 제1 라인 세그먼트 그룹(LSG1)의 제1 라인 세그먼트(LS1)만을 구동하게 되고, 구동 로드는 L/2 이 된다.
최상위 비트(Rq)가 1의 값을 갖는 경우, 행 어드레스(RA)에 상응하는 선택 워드라인(WLs)은 제2 워드라인 그룹(WG2)에 포함될 수 있다. 이 경우, 행 스위치 그룹(RSG)의 인트라-뱅크 스위치들(SWA)이 턴온(ON)되도록, 로드 제어 회로(301)는 인트라-뱅크 로드 제어 신호(SLC)를 비활성화할 수 있다. 따라서, 구동 회로는 제1 및 제2 라인 세그먼트 그룹들(LSG1, LSG2)의 제1 및 제2 라인 세그먼트들(LS1, LS2)을 구동하게 되고, 구동 로드는 2*L/2=L 이 된다.
이 경우, 하나의 메모리 뱅크(BNK)에 대한 행 어드레스들에 대한 평균 구동 로드는 (L/2+2*L/2)/2 = 3*L/4=0.75*L 과 같이 계산될 수 있다. 다시 말해, 평균적으로 글로벌 입출력 라인의 로드를 전체 로드(L)의 75% 수준으로 감소할 있고, 로드의 감소에 따라서 동작 속도를 향상시키고 전력 소모를 감소할 수 있다.
도 15는 도 13의 반도체 메모리 장치의 액세스 동작을 나타내는 도면이다.
도 15에는 시점들(t1~t6)에서 메모리 컨트롤러로부터 전송되는 코맨드들(CMD)이 도시되어 있다.
시구간(t1~t3)에서 액티브 코맨드(ACT) 및 독출 또는 기입 코맨드(RD 또는 WR)에 기초하여 제1 액세스 동작이 수행되고, 시구간(t3~t4)에서 프리차지 코맨드(PRE)에 기초하여 글로벌 입출력 라인이 다음 액세스 동작을 위해 프리차지될 수 있다.
시구간(t4~t6)에서 액티브 코맨드(ACT) 및 독출 또는 기입 코맨드(RD 또는 WR)에 기초하여 제2 액세스 동작이 수행되고, 시구간(t6~t7)에서 프리차지 코맨드(PRE)에 기초하여 글로벌 입출력 라인이 다음 액세스 동작을 위해 프리차지될 수 있다.
예를 들어, 제1 액세스 동작은 제1 워드라인 그룹(WG1)에 대한 액세스 동작이고, 제2 액세스 동작은 제2 워드라인 그룹(WG2)에 대한 액세스 동작일 수 있다.
시구간(t1~t2) 동안에는 인트라-뱅크 로드 제어 신호(SLC)가 활성화(예를 들어, 논리 하이 레벨로 활성화)되어 행 스위치 그룹(RSW)의 인트라-뱅크 스위치들(SWA)이 턴오프되어 제1 라인 세그먼트 그룹(LSG1) 및 제2 라인 세그먼트 그룹(LSG22)이 전기적으로 단절된다. 따라서 구동 회로는 제1 라인 세그먼트 그룹(LSG1)의 제1 라인 세그먼트(LS1)만을 구동하게 된다.
시구간(t4~t6) 동안에는 인트라-뱅크 로드 제어 신호(SLC)가 비활성화(예를 들어, 논리 로우 레벨로 비활성화)되어 행 스위치 그룹(RSW)의 인트라-뱅크 스위치들(SWA)이 턴온되어 제1 라인 세그먼트 그룹(LSG1) 및 제2 라인 세그먼트 그룹(LSG22)이 전기적으로 연결된다. 구동 회로는 제1 및 제2 라인 세그먼트 그룹들(LSG1, LSG2)의 제1 및 제2 라인 세그먼트들(LS1, LS2)을 구동하게 된다.
시구간들(t3~t4, t6~t7) 동안에는, 행 어드레스(RA)에 관계 없이 행 스위치 그룹(RSW)의 인트라-뱅크 스위치들(SWA)이 턴온되어 글로벌 입출력 라인들(GIO1~GIOm)의 전체 세그먼트들에 대한 프리차지가 수행된다. 이때, 시점(t3)에서는 인트라-뱅크 스위치들(SWA)의 턴오프에 의해 글로벌 입출력 라인들(GIO1~GIOm)은 프리차지된 상태를 유지하고 있기 때문에, 시구간(t3~t4) 동안에는 제2 라인 세그먼트 그룹(LSG2)에 대한 프리차지가 필요 없으며, 따라서 프리차지를 위한 전력 소모가 감소될 수 있다.
도 16은 본 발명의 실시예들에 따른 반도체 메모리 장치의 로드 감소 효과를 나타내는 도면이다.
도 16에는 전송되는 데이터의 값에 따라서 글로벌 입출력 라인(GIO)의 전압이 하이 레벨(HL) 및 로우 레벨(LL) 사이에서 스윙하는 예가 도시되어 있다. 제1 경우(CS1)는 도 13의 제1 워드라인 그룹(WG1)에 대한 액세스를 수행하는 경우를 나타내고, 제2 경우(CS2)는 도 13의 제2 워드라인 그룹(WG2)에 대한 액세스를 수행하는 경우를 나타낸다.
전술한 바와 같이, 제1 워드라인 그룹(WG1)에 대한 액세스를 수행하는 제1 경우(CS1)는 라인 세그먼트들이 전기적으로 단절되어 구동 로드가 감소하고 따라서 제2 경우보다 글로벌 입출력 라인(GIO)의 전압이 빠르게 천이할 수 있다. 결과적으로 이와 같은 슬루율(slew rate)의 증가에 의해 반도체 메모리 장치의 동작 속도를 증가시키고 전력 소모를 감소할 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 도면이다. 도 17에는 반도체 메모리 장치(402)가 복수의 글로벌 입출력 라인들(GIO1~GIOm)에 공통으로 연결되는 복수의 메모리 뱅크들, 예를 들어, 제1 메모리 뱅크(BNK1) 및 제2 메모리 뱅크(BNK2)을 포함하는 구성이 도시되어 있다.
도 17을 참조하면, 반도체 메모리 장치(402)는 복수의 데이터 패드들(DQ1~DQm), 복수의 워드라인들(WL1~WL4n), 복수의 메모리 셀들, 복수의 글로벌 입출력 라인들(GIO1~GIOm), 복수의 인트라-뱅크 스위치들(SWA), 복수의 인터-뱅크 스위치들(SWB), 제1 행 디코더(RDEC1)(22) 및 제2 행 디코더(RDEC2)(23)를 포함할 수 있다. 도 17에는 본 발명의 설명에 필요한 구성요소들이 도시되어 있으며 반도체 메모리 장치(402)는 전술한 바와 같이 그 밖의 다양한 구성요소들을 더 포함할 수 있다.
복수의 데이터 패드들(DQ1~DQm)은 도 5를 참조하여 전술한 바와 같이 메모리 컨트롤러와 연결된다. 반도체 메모리 장치(402)는 복수의 데이터 패드들(DQ1~DQm)를 통하여 상기 메모리 컨트롤러로부터 기입 동작을 위한 기입 데이터를 수신하거나 상기 메모리 컨트롤러로 독출 동작을 위한 독출 데이터를 전송할 수 있다.
복수의 워드라인들(W1~W4n)은 행 방향(X)으로 신장되고 열 방향(Y)으로 배열된다. 복수의 워드라인들(W1~W4n) 중 뱅크 어드레스 및 행 어드레스(RA)에 상응하는 하나의 워드라인이 선택되어 독출 동작 또는 기입 동작을 위한 선택 워드라인으로 결정될 수 있다. 전술한 바와 같이, 뱅크 어드레스에 기초하여 제1 및 제2 뱅크 인에이블 신호들(BEN1, BEN2) 중 하나가 활성화되어 제1 및 제2 메모리 뱅크들(BNK1, BNK2) 중 하나를 활성화하여 선택 메모리 뱅크로 결정할 수 있다.
한편 도 17에서는 편의상 메모리 셀들의 도시를 생략하였으나, 도 7을 참조하여 전술한 바와 같이, 복수의 메모리 셀들이 복수의 워드라인들(WL1~WL4n)에 각각 연결된다.
복수의 글로벌 입출력 라인들(GIO1~GIOm)은 열 방향(Y)으로 신장되고 행 방향(X)으로 배열되어 복수의 데이터 패드들(DQ1~DQm)과 상기 복수의 메모리 셀들 사이에서 데이터를 전달하는 경로로서의 기능을 수행한다. 전술한 바와 같이, 반도체 메모리 장치의 구성에 따라서 메모리 셀 및 데이터 패드 사이의 데이터 전달 경로는 글로벌 입출력 라인뿐만 아니라 비트라인, 로컬 입출력 라인, 센스 증폭기, 수신 버퍼, 입출력 게이팅 회로, 데이터 입출력 버퍼 등을 포함할 수 있다.
도 17에 도시된 바와 같이, 제1 메모리 뱅크(BNK1)에 해당하는 복수의 워드라인들(W1~W2n)은 열 방향(Y)으로 인접하는 워드라인들을 각각 포함하는 제1 워드라인 그룹(WG11) 및 제2 워드라인 그룹(WG12)으로 그룹화될 수 있다. 또한, 제2 메모리 뱅크(BNK2)에 해당하는 복수의 워드라인들(W2n+1~W4n)은 열 방향(Y)으로 인접하는 워드라인들을 각각 포함하는 제3 워드라인 그룹(WG21) 및 제4 워드라인 그룹(WG22)으로 그룹화될 수 있다.
복수의 글로벌 입출력 라인들(GIO1~GIOm)은 제1 메모리 뱅크(BNK1)의 제1 및 제2 워드라인 그룹들(WG11, WG12)에 각각 상응하는 제1 및 제2 라인 세그먼트 그룹들(LSG11, LSG12) 및 제2 메모리 뱅크(BNK2)의 제3 및 제4 워드라인 그룹들(WG21, WG22)에 각각 상응하는 제3 및 제4 라인 세그먼트 그룹들(LSG21, LSG22)로 절단될 수 있다. 즉 복수의 글로벌 입출력 라인들(GIO1~GIOm)의 각각은 제1 메모리 뱅크(BNK1)에 해당하는 제1 및 제2 라인 세그먼트들(LS1, LS2) 및 제2 메모리 뱅크(BNK2)에 해당하는 제3 및 제4 라인 세그먼트들(LS3, LS4)로 절단될 수 있다.
복수의 인트라-뱅크 스위치들(SWA)은 뱅크 어드레스(예를 들어, 뱅크 어드레스에 기초하여 발생되는 뱅크 인에이블 신호들(BEN1, BEN2)) 및 행 어드레스(RA)에 기초하여 제1 메모리 뱅크(BNK1)에 해당하는 제1 및 제2 라인 세그먼트 그룹들(LSG1, LSG2)의 전기적인 연결 및 제2 메모리 뱅크(BNK2)에 해당하는 제3 및 제4 라인 세그먼트 그룹들(LSG3, LSG4)의 전기적인 연결을 제어할 수 있다.
복수의 인터-뱅크 스위치들(SWB)는 뱅크 어드레스(예를 들어, 뱅크 인에이블 신호들(BEN))에 기초하여 복수의 라인 세그먼트 그룹들 중 열 방향(Y)으로 인접하는 2개의 메모리 뱅크들(BNK1, BNK2)에 각각 해당하는 2개의 라인 세그먼트 그룹들, 예를 들어, 제2 라인 세그먼트 그룹(LSG12) 및 제3 라인 세그먼트 그룹(LSG21)의 전기적인 연결을 제어할 수 있다.
제1 내지 제4 라인 세그먼트 그룹들(LSG11, LSG12, LSG21, LSG22)의 열 방향(Y)의 길이들은 동일할 수 있다. 예를 들어, 제 제1 내지 제4 라인 세그먼트 그룹들(LSG11, LSG12, LSG21, LSG22)의 각각에 포함되는 워드라인들의 개수는 동일할 수 있다.
제1 로드 제어 회로(302)는 뱅크 어드레스(예를 들어, 뱅크 어드레스에 상응하는 제1 뱅크 인에이블 신호(BEN1)) 및 행 어드레스(RA)에 기초하여 제1 인트라-뱅크 로드 제어 신호(SLC1)를 생성하고, 뱅크 어드레스에 기초하여 제1 인터-뱅크 로드 제어 신호(SLC2)를 생성할 수 있다.
제2 로드 제어 회로(303)는 뱅크 어드레스(예를 들어, 뱅크 어드레스에 상응하는 제2 뱅크 인에이블 신호(BEN2)) 및 행 어드레스(RA)에 기초하여 제2 인트라-뱅크 로드 제어 신호(SLC3)를 생성하고, 뱅크 어드레스에 기초하여 제2 인터-뱅크 로드 제어 신호(SLC4)를 생성할 수 있다.
제1 행 스위치 그룹(RSG1)을 형성하는 인트라-뱅크 스위치들(SWA)은 제1 인트라-뱅크 로드 제어 신호(SLC1)에 기초하여 제1 메모리 뱅크(BNK1)에 해당하는 제1 및 제2 라인 세그먼트 그룹들(LSG11, LSG12)의 전기적인 연결을 제어할 수 있다.
제2 행 스위치 그룹(RSG2)을 형성하는 인터-뱅크 스위치들(SWB)은 제1 인터-뱅크 로드 제어 신호(SLC2)에 기초하여 열 방향으로 인접하는 제1 및 제2 메모리 뱅크들(BNK1, BNK2)에 각각 해당하는 제2 및 제3 라인 세그먼트 그룹들(L12, L23)의 전기적인 연결을 제어할 수 있다.
제3 행 스위치 그룹(RSG1)을 형성하는 인트라-뱅크 스위치들(SWA)은 제2 인트라-뱅크 로드 제어 신호(SLC3)에 기초하여 제2 메모리 뱅크(BNK2)에 해당하는 제3 및 제4 라인 세그먼트 그룹들(LSG21, LSG22)의 전기적인 연결을 제어할 수 있다.
반도체 메모리 장치(402)가 제2 메모리 뱅크(BNK2)에 인접하고 복수의 글로벌 입출력 라인들(GIO1~GIOm)에 연결되는 제3 메모리 뱅크(미도시)를 더 포함하는 경우, 제2 메모리 뱅크(BNK2) 및 제3 메모리 뱅크 사이의 세그먼트 경계에 배치되는 인터-뱅크 스위치들(미도시)은 제2 인터-뱅크 로드 제어 신호(SLC4)에 기초하여 제4 라인 세그먼트 그룹(LSG22) 및 제3 메모리 뱅크에 포함되는 라인 세그먼트 그룹 사이의 전기적인 연결을 제어할 수 있다.
도 18은 도 17의 반도체 메모리 장치에 포함되는 인트라-뱅크 스위치들 및 인터-뱅크 스위치들의 스위칭 동작을 나타내는 도면이다.
도 3, 17 및 18을 참조하면, 제1 로드 제어 회로(302) 및 제2 로드 제어 회로(303)는 뱅크 어드레스의 하나의 비트(Bi)에 기초하여 인터-뱅크 로드 제어 신호들(SLC2, SLC4)를 각각 생성할 수 있다.
뱅크 어드레스의 비트(Bi)의 값이 0의 값을 갖는 경우, 제1 메모리 뱅크(BNK1)에 대한 액세스 동작이 수행이 될 수 있다. 즉 제1 메모리 뱅크(BNK1)가 선택 메모리 뱅크로 결정되어, 제1 뱅크 인에이블 신호(BEN1)가 활성화되고 제2 뱅크 인에이블 신호(BEN2)가 비활성화될 수 있다.
이 경우, 제2 행 스위치 그룹(RSG2)을 형성하는 인터-뱅크 스위치들(SWB)은 활성화되는 제1 인터-뱅크 로드 제어 신호(SLC2)에 기초하여 턴오프(OFF)될 수 있다.
선택 메모리 뱅크에 해당하는 제1 메모리 뱅크(BNK1)에 포함되는 제1 행 스위치 그룹(RSG1)의 인트라-뱅크 스위치들(SWA)은 행 어드레스(RA)의 최상위 비트(Rq)의 값에 따라서 턴온(ON)되거나 턴오프(OFF)될 수 있다. 한편, 선택 메모리 뱅크에 해당하지 않는 제2 메모리 뱅크(BNK2)에 포함되는 제3 행 스위치 그룹(RSG3)의 인트라-뱅크 스위치들(SWA)은 행 어드레스(RA)에 관계없이 턴온(ON)될 수 있다.
뱅크 어드레스의 비트(Bi)의 값이 1의 값을 갖는 경우, 제2 메모리 뱅크(BNK2)에 대한 액세스 동작이 수행이 될 수 있다. 즉 제2 메모리 뱅크(BNK2)가 선택 메모리 뱅크로 결정되어, 제2 뱅크 인에이블 신호(BEN2)가 활성화되고 제1 뱅크 인에이블 신호(BEN1)가 비활성화될 수 있다.
이 경우, 제2 행 스위치 그룹(RSG2)을 형성하는 인터-뱅크 스위치들(SWB)은 비활성화되는 제1 인터-뱅크 로드 제어 신호(SLC2)에 기초하여 턴온(ON)될 수 있다.
선택 메모리 뱅크에 해당하는 제2 메모리 뱅크(BNK2)에 포함되는 제3 행 스위치 그룹(RSG3)의 인트라-뱅크 스위치들(SWA)은 행 어드레스(RA)의 최상위 비트(Rq)의 값에 따라서 턴온(ON)되거나 턴오프(OFF)될 수 있다. 한편, 선택 메모리 뱅크에 해당하지 않는 제1 메모리 뱅크(BNK1)에 포함되는 제1 행 스위치 그룹(RSG1)의 인트라-뱅크 스위치들(SWA)은 행 어드레스(RA)에 관계없이 턴온(ON)될 수 있다.
이와 같이, 선택 메모리 뱅크에 포함되는 인트라-뱅크 스위치들(SWA)은, 행 어드레스에 기초하여 턴온되거나 턴오프되고, 선택 메모리 뱅크에 포함되지 않는 인트라-뱅크 스위치들은, 행 어드레스에 관계없이 턴온될 수 있다.
도 19 및 20은 본 발명의 일 실시예에 따른 적층형 메모리 장치의 구조를 나타내는 도면들이다.
도 19를 참조하면, 반도체 메모리 장치(900)는 다수의 반도체 다이들 또는 반도체 레이어들(LA1 내지 LAk, k는 3이상의 자연수)을 구비할 수 있다. 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 레이어이고 나머지 반도체 레이어들(LA2 내지 LAk)은 슬레이브 레이어일 수 있다. 슬레이브 레이어들은 전술한 바와 같은 복수의 메모리 랭크들을 형성할 수 있다.
반도체 레이어들(LA1 내지 LAk)은 관통 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 레이어(LA1)는 칩 입출력 패드부를 통해 외부의 메모리 컨트롤러(미도시)와 통신할 수 있다. 상기 칩 입출력 패드부는 마스터 레이어(LA1)의 하면에 형성되거나 베이스 기판(미도시)에 형성될 수 있다.
제1 반도체 레이어(910) 내지 제k 반도체 레이어는 각각 메모리 셀 어레이 영역(921)을 구동하기 위한 각종 주변 회로들(922)을 구비한다. 예컨데, 주변 회로들(922)은 각 메모리 셀 어레이 영역(921)의 워드라인을 구동하기 위한 행 드라이버(X-Driver)와, 각 메모리 영역의 비트라인을 구동하기 위한 열 드라이버(Y-Driver)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부, 외부로부터 코맨드(CMD)를 입력받아 버퍼링하는 코맨드 버퍼와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼 등을 구비할 수 있다.
제1 반도체 레이어(910)는 제어 로직을 더 포함할 수 있다. 제어 로직은 메모리 컨트롤러(미도시)로부터 제공되는 코맨드 및 어드레스 신호에 기초하여 메모리 영역(921)에 대한 액세스를 제어하고, 메모리 영역(921)을 액세스하기 위한 제어 신호들을 생성할 수 있다.
슬레이브 레이어에 해당하는 반도체 레이어들(LA2 내지 LAk)의 각각은 도 1 내지 도 18을 참조하여 전술한 바와 같이 글로벌 입출력 라인들의 로드를 제어할 수 있는 구성을 가질 수 있다.
도 20에는 고 대역폭 메모리(HBM, high bandwidth memory)의 구조의 일 예가 도시되어 있다. 도 20을 참조하면, 고 대역폭 메모리(1100)는 복수의 DRAM 반도체 다이들(1120, 1130, 1140, 1150)이 적층된 구조를 포함할 수 있다. 고 대역폭 메모리는 채널이라 칭하는 복수의 독립된 인터페이스들을 통하여 상기 적층된 구조의 고 대역폭 동작에 최적화될 수 있다.
HBM 표준에 따라서 각각의 DRAM 스택은 최대 8개의 채널까지 지원할 수 있다. 도 24에는 4개의 DRAM 반도체 다이들이 적층되고 각각의 DRAM 반도체 다이가 2개의 채널(CHANNEL0, CHANNEL1)을 지원하는 예가 도시되어 있다. 각각의 반도체 다이는 상기 적층 구조에 추가적인 커패시티(capacity) 및 추가적인 채널을 제공할 수 있다. 각각의 채널은 DRAM 뱅크들의 독립된 세트에 대한 액세스를 제공한다. 하나의 채널로부터의 리퀘스트는 다른 채널에 부착된 데이터를 액세스하지 못한다. 채널들은 독립적으로 클록킹되고 서로 동기화될 필요가 없다.
고 대역폭 메모리(1100)는 스택 구조의 하부에 위치하고 신호의 재분배 및 다른 기능들을 제공하는 버퍼 다이 또는 인터페이스 다이(1110)를 선택적으로 포함할 수 있다. DRAM 반도체 다이들(1120, 1130, 1140, 1150)에 통상적으로 구현되는 기능들이 이러한 인터페이스 다이(1110)에 구현될 수 있다.
DRAM 반도체 다이들(1120, 1130, 1140, 1150)의 각각은 도 1 내지 도 18을 참조하여 전술한 바와 같이 글로벌 입출력 라인들의 로드를 제어할 수 있는 구성을 가질 수 있다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 21을 참조하면, 모바일 시스템(1200)은 어플리케이션 프로세서(1210), 통신(Connectivity)부(1220), 메모리 장치(1230), 비휘발성 메모리 장치(1240), 사용자 인터페이스(1250) 및 파워 서플라이(1260)를 포함한다. 실시예에 따라, 모바일 시스템(1200)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(1210)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다.
통신부(1220)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 메모리 장치(1230)는 어플리케이션 프로세서(1210)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다.
비휘발성 메모리 장치(1240)는 모바일 시스템(1200)을 부팅하기 위한 부트 이미지를 저장할 수 있다.
사용자 인터페이스(1250)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다.
파워 서플라이(1260)는 모바일 시스템(1200)의 동작 전압을 공급할 수 있다.
본 발명의 실시예들에 따라서, 메모리 장치(1230)는 글로벌 입출력 라인 스위치 회로(GIOSW)(100) 및 로드 제어 회로(LCON)(300)를 포함할 수 있다.
일 실시예에서, 글로벌 입출력 라인 스위치 회로(GIOSW)는 도 1 내지 4를 참조하여 설명한 바와 같은 메모리 뱅크 내에 배치되는 인트라-뱅크 스위치들(SWA)을 포함할 수 있다.
이 경우, 로드 제어 회로(300)는 행 어드레스에 기초하여 인트라-뱅크 로드 제어 신호를 생성할 수 있다. 인트라-뱅크 스위치들(SWA)은 상기 인트라-뱅크 로드 제어 신호에 기초하여 하나의 메모리 뱅크에 해당하는 2개의 라인 세그먼트 그룹들의 전기적인 연결을 제어할 수 있다.
다른 실시예에서, 글로벌 입출력 라인 스위치 회로(GIOSW)는 인트라-뱅크 스위치들(SWA)뿐만 아니라, 도 17 및 18을 참조하여 설명한 바와 같은 메모리 뱅크들 사이에 배치되는 인터-뱅크 스위치들(SWB)을 더 포함할 수 있다.
이 경우, 로드 제어 회로(300)는 뱅크 어드레스 및 행 어드레스에 기초하여 인트라-뱅크 로드 제어 신호를 생성하고, 뱅크 어드레스에 기초하여 인터-뱅크 로드 제어 신호를 생성할 수 있다.
인트라-뱅크 스위치들(SWA)은 상기 인트라-뱅크 로드 제어 신호에 기초하여 하나의 메모리 뱅크에 해당하는 2개의 라인 세그먼트 그룹들의 전기적인 연결을 제어할 수 있다.
인터-뱅크 스위치들(SWB)은 상기 인터-뱅크 로드 제어 신호에 기초하여 열 방향(Y)으로 인접하는 2개의 메모리 뱅크들에 각각 해당하는 2개의 라인 세그먼트 그룹들의 전기적인 연결을 제어할 수 있다.
이상 설명한 바와 같이, 본 발명의 실시예들에 따른 반도체 메모리 장치 및 글로벌 입출력 라인들의 로드 제어 방법은, 반도체 메모리 장치에 대한 액세스 동작을 위한 행 어드레스에 기초하여 글로벌 입출력 라인들의 실제 구동 로드를 감소함으로써 반도체 메모리 장치의 동작 속도를 향상시키고 전력 소모를 감소할 수 있다.
본 발명의 실시예들은 반도체 메모리 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기, 서버 시스템, 오토모티브 장치 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 메모리 컨트롤러와 연결되는 복수의 데이터 패드들;
    행 방향으로 신장되고 열 방향으로 배열되며, 상기 열 방향으로 인접하는 워드라인들을 각각 포함하는 복수의 워드라인 그룹들로 그룹화되고, 행 어드레스에 기초하여 선택되는 복수의 워드라인들;
    상기 복수의 워드라인들에 각각 연결되는 복수의 메모리 셀들;
    상기 열 방향으로 신장되고 상기 행 방향으로 배열되어 상기 복수의 데이터 패드들과 상기 복수의 메모리 셀들 사이에서 데이터를 전달하고, 상기 복수의 워드라인 그룹들에 각각 상응하는 복수의 라인 세그먼트 그룹들로 절단되는 복수의 글로벌 입출력 라인들; 및
    상기 행 어드레스에 기초하여 상기 복수의 라인 세그먼트 그룹들 중 상기 열 방향으로 인접하고 하나의 메모리 뱅크에 해당하는 2개의 라인 세그먼트 그룹들의 전기적인 연결을 제어하는 복수의 인트라-뱅크 스위치들을 포함하는 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 하나의 메모리 뱅크에 해당하는 2개의 라인 세그먼트 그룹들은 상기 복수의 데이터 패드들에 가까운 제1 라인 세그먼트 그룹 및 상기 복수의 데이터 패드들로부터 먼 제2 라인 세그먼트 그룹을 포함하고,
    상기 복수의 인트라-뱅크 스위치들은,
    상기 행 어드레스에 해당하는 선택 워드라인이 상기 제1 라인 세그먼트 그룹에 상응하는 제1 워드라인 그룹에 해당하는 경우 상기 제1 라인 세그먼트 그룹 및 상기 제2 라인 세그먼트 그룹을 서로 전기적으로 단절하도록 턴오프되고,
    상기 선택 워드라인이 상기 제2 라인 세그먼트 그룹에 상응하는 제2 워드라인 그룹에 해당하는 경우 상기 제1 라인 세그먼트 그룹 및 상기 제2 라인 세그먼트 그룹을 서로 전기적으로 연결하도록 턴온되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1 항에 있어서,
    상기 반도체 메모리 장치는,
    상기 복수의 글로벌 입출력 라인들에 공통으로 연결되는 복수의 메모리 뱅크들을 포함하고,
    뱅크 어드레스에 해당하는 선택 메모리 뱅크에 포함되는 상기 인트라-뱅크 스위치들은, 상기 행 어드레스에 기초하여 턴온되거나 턴오프되고,
    상기 뱅크 어드레스에 해당하는 선택 메모리 뱅크에 포함되지 않는 상기 인트라-뱅크 스위치들은, 상기 행 어드레스에 관계없이 턴온되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1 항에 있어서,
    상기 복수의 라인 세그먼트 그룹들은 상기 하나의 메모리 뱅크에 해당하는 제1 라인 세그먼트 그룹 및 제2 라인 세그먼트 그룹을 포함하고,
    상기 하나의 메모리 뱅크에 해당하는 상기 인트라-뱅크 스위치들은 상기 제1 라인 세그먼트 그룹 및 상기 제2 라인 세그먼트 그룹 사이의 하나의 세그먼트 경계에서 상기 행 방향으로 배치되어 하나의 행 스위치 그룹을 형성하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4 항에 있어서,
    상기 하나의 행 스위치 그룹을 형성하는 상기 인트라-뱅크 스위치들은 상기 행 어드레스의 복수의 어드레스 비트들 중 최상위 비트에 기초하여 동시에 턴온되거나 동시에 턴오프되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1 항에 있어서,
    상기 반도체 메모리 장치는,
    상기 행 어드레스에 기초하여 인트라-뱅크 로드 제어 신호를 생성하는 로드 제어 회로를 더 포함하고,
    상기 복수의 인트라-뱅크 스위치들은 상기 인트라-뱅크 로드 제어 신호에 기초하여 상기 하나의 메모리 뱅크에 해당하는 2개의 라인 세그먼트 그룹들의 전기적인 연결을 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1 항에 있어서,
    상기 반도체 메모리 장치는,
    상기 복수의 글로벌 입출력 라인들에 공통으로 연결되는 복수의 메모리 뱅크들; 및
    뱅크 어드레스에 기초하여 상기 복수의 라인 세그먼트 그룹들 중 상기 열 방향으로 인접하는 2개의 메모리 뱅크들에 각각 해당하는 2개의 라인 세그먼트 그룹들의 전기적인 연결을 제어하는 복수의 인터-뱅크 스위치들을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7 항에 있어서,
    상기 복수의 메모리 뱅크들은 상기 복수의 데이터 패드들에 가까운 제1 메모리 뱅크 및 상기 복수의 데이터 패드들로부터 먼 제2 메모리 뱅크를 포함하고,
    상기 복수의 인터-뱅크 스위치들은,
    상기 뱅크 어드레스가 상기 제1 메모리 뱅크에 해당하는 경우 상기 2개의 메모리 뱅크들에 각각 해당하는 상기 2개의 라인 세그먼트 그룹들을 서로 전기적으로 단절하도록 턴오프되고,
    상기 뱅크 어드레스가 상기 제2 메모리 뱅크에 해당하는 경우 상기 2개의 메모리 뱅크들에 각각 해당하는 상기 2개의 라인 세그먼트 그룹들을 서로 전기적으로 연결하도록 턴온되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7 항에 있어서,
    상기 복수의 인트라-뱅크 스위치들 중 상기 제1 메모리 뱅크에 해당하는 인트라-뱅크 스위치들은,
    상기 뱅크 어드레스가 상기 제1 메모리 뱅크에 해당하는 경우 상기 행 어드레스에 기초하여 턴온되거나 턴오프되고,
    상기 뱅크 어드레스가 상기 제2 메모리 뱅크에 해당하는 경우 상기 행 어드레스에 관계없이 턴온되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제7 항에 있어서,
    상기 반도체 메모리 장치는,
    상기 뱅크 어드레스 및 상기 행 어드레스에 기초하여 인트라-뱅크 로드 제어 신호를 생성하고, 상기 뱅크 어드레스에 기초하여 인터-뱅크 로드 제어 신호를 생성하는 로드 제어 회로를 더 포함하고,
    상기 복수의 인트라-뱅크 스위치들은 상기 인트라-뱅크 로드 제어 신호에 기초하여 상기 하나의 메모리 뱅크에 해당하는 2개의 라인 세그먼트 그룹들의 전기적인 연결을 제어하고,
    상기 복수의 인터-뱅크 스위치들은 상기 인터-뱅크 로드 제어 신호에 기초하여 상기 열 방향으로 인접하는 2개의 메모리 뱅크들에 각각 해당하는 2개의 라인 세그먼트 그룹들의 전기적인 연결을 제어하는 것을 특징으로 하는 반도체 메모리 장치.
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