CN112416108A - 具有功率节省模式的半导体装置以及相关联的方法和系统 - Google Patents

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Abstract

本申请案涉及具有功率节省模式的半导体装置以及相关联的方法和系统。描述了存储器装置、包含存储器装置的系统以及操作存储器装置的方法，其中主机装置可停用所述存储器装置的ECC功能。当所述ECC功能由所述主机装置停用时，所述存储器装置可去活与所述存储器装置的ECC电路耦合的各种ECC外围组件以减小所述存储器装置的功率消耗。在一些情况下，所述存储器装置可断开对所述ECC外围组件的电力供应。在其它情况下，所述存储器装置可在存取操作期间选择性地停用所述ECC外围组件或阻挡存取命令到达所述ECC外围组件。此外，所述ECC阵列可经配置以当所述ECC功能停用时替换所述存储器装置的主阵列的故障部分。

Description

具有功率节省模式的半导体装置以及相关联的方法和系统
技术领域
本发明大体上涉及半导体装置，且更具体地说涉及具有功率节省模式的半导体装置以及相关联的方法和系统。
背景技术
存储器装置广泛地用于存储与例如计算机、无线通信装置、相机、数字显示器及类似者的各种电子装置相关的信息。频繁地提供存储器装置作为计算机或其他电子装置中的内部、半导体集成电路和/或外部可移动装置。存在许多不同类型的存储器，包含易失性和非易失性存储器。包含随机存取存储器(RAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)等的易失性存储器需要经施加功率的源维护其数据。相比之下，非易失性存储器即使在无外部供电时也可保持其存储数据。非易失性存储器可用于各种技术中，包含快闪存储器(例如，NAND和NOR)相变存储器(PCM)、铁电随机存取存储器(FeRAM)、电阻性随机存取存储器(RRAM)和磁性随机存取存储器(MRAM)等。改进存储器装置通常可包含增加存储器单元密度、增加读取/写入速度或另外减少操作时延、增加可靠性、增加数据保持、减少功率消耗或减少制造成本等。
发明内容
在一个方面中，本申请案是针对一种设备，其包括：存储器阵列，其包含多个存储器单元，所述存储器阵列包含经配置以存储用户数据的第一部分和经配置以存储与所述用户数据相关联的错误检查和校正(ECC)数据的第二部分；ECC电路，其与所述第二部分耦合且针对所述用户数据执行ECC功能；寄存器，其经配置以指示所述ECC功能是经启用还是停用；以及电路，其经配置以：基于存取所述寄存器而确定所述ECC功能停用；以及在确定所述ECC功能停用之后去活所述设备的与所述ECC电路耦合的一或多个组件。
在另一方面中，本申请案是针对一种方法，其包括：在包括寄存器和存储器阵列的存储器装置的所述寄存器处接收指示所述存储器装置的ECC功能停用的信令，所述存储器阵列具有经配置以存储用户数据的第一部分和经配置以存储与所述用户数据相关联的错误检查和校正(ECC)数据的第二部分；至少部分地基于由所述信令设定的所述寄存器的值而确定所述存储器装置的所述ECC功能停用；以及至少部分地基于确定所述存储器装置的所述ECC功能停用而去活所述存储器装置的耦合到所述存储器阵列的经配置以存储所述ECC数据的所述第二部分的一或多个组件。
在另一方面中，本申请案是针对一种存储器系统，其包括：主机装置；以及存储器装置，其可操作以去活与经配置以支持用于所述存储器装置的错误检查和校正(ECC)功能的电路耦合的一或多个组件，所述存储器装置包括：存储器阵列，其包括经配置以存储用户数据的第一部分和经配置以存储与所述用户数据相关联的ECC数据的第二部分，所述第二部分与所述经配置以支持所述ECC功能的电路耦合；以及寄存器，其经配置以至少部分地基于从所述主机装置接收的信令指示所述ECC功能是经启用还是停用。
附图说明
图1是示意性地说明根据本发明技术的实施例的存储器装置的框图。
图2是示意性地说明根据本发明技术的实施例的存储器装置的存储器阵列结构的框图。
图3是示意性地说明根据本发明技术的实施例的存储器装置的各种功率节省模式的框图。
图4示出示意性地说明根据本发明技术的实施例的修复存储器装置的存储器阵列的各种方案的框图。
图5是示意性地说明根据本发明技术的实施例的存储器系统的框图。
图6是说明根据本发明技术的实施例的操作存储器装置的方法的流程图。
具体实施方式
存储器装置可包含错误检查和校正(ECC)功能以产生可靠的数据-例如，裸片上ECC功能。执行ECC功能的算法、程序或电路可称为或包含错误校正代码(错误校正码)的方面。此存储器装置可包含ECC电路和一组存储器单元(例如，经配置以存储ECC奇偶校验位且可不同地称为ECC阵列、ECC平面和/或奇偶校验平面的存储器阵列的一部分)，其执行裸片上ECC功能-例如，检测或校正用户数据中的错误，对与用户数据相关联的ECC数据进行编码或解码，在ECC阵列处存储或从ECC阵列检索ECC数据。ECC电路和ECC阵列可与存储器装置的支持裸片上ECC功能的各种外围组件(例如，行驱动器、列驱动器、感测放大器、输入/输出线)耦合。此类外围组件可称为ECC外围组件。在包含配备有裸片上ECC功能的主机装置和存储器装置的一些存储器系统中，主机装置(或存储器系统)可执行其自身的ECC功能而不依赖于裸片上ECC功能。举例来说，主机装置可经配置以独立于存储器装置的ECC数据和/或ECC算法而执行系统层级ECC功能。因此，存储器系统(或主机装置)可不需要裸片上ECC功能，且存储器装置可经配置以提供原本可能不可用的额外特征(例如，功率节省模式)。
本发明技术的若干实施例是针对存储器装置、包含存储器装置的系统，以及其中主机装置可停用存储器装置的ECC功能的操作存储器装置的方法。如本文阐述，存储器装置可更新存储器装置的寄存器(例如，模式寄存器)以指示ECC功能由主机装置停用。此外，存储器装置可去活与存储器装置的ECC电路和ECC阵列耦合的各种ECC外围组件。在一实施例中，去活ECC外围组件可包含断开对ECC外围组件的电力供应。在另一实施例中，去活ECC外围组件可包含阻挡(例如，遮蔽)存取命令到达ECC外围组件。在又一实施例中，去活ECC外围组件可包含在存取操作期间停用ECC外围组件。
在一些实施例中，ECC阵列可经配置以当存储器装置的ECC功能停用时永久地替换(例如，修复)存储器阵列(例如，主阵列)的一或多个故障部分。与此类替换有关的信息(例如，地址映射信息)可存储于存储器装置的非易失性存储器阵列(例如，熔丝阵列)中，使得当存储器装置断电时可维持信息。在一个实施例中，ECC阵列的区段可替换主阵列的已经确定为故障的区段(或区段的至少某个部分)。主阵列的区段可对应于包含一些列的列平面，其中列平面的每一列与预定量的存储器单元(例如，1,024个存储器单元)耦合。在另一实施例中，ECC阵列的一或多个列可替换主阵列的已经确定为故障的一或多个列。在一些实施例中，此类替换可作为存储器装置的制造过程的部分实行。
参考图1描述支持本发明技术的实施例的存储器装置。参考图2提供存储器装置(例如，存储器阵列结构)的较详细描述。图3说明根据本发明技术的实施例的与操作存储器装置相关联的功率节省模式的各种方面。图4描述根据本发明技术的实施例的存储器装置内的存储器阵列修复的各种方案。参考图5描述支持本发明技术的实施例的存储器系统。参考图6描述说明操作存储器装置的方法的流程图。
图1是示意性地说明根据本发明技术的实施例的存储器装置100的框图。存储器装置100可包含存储器单元阵列，例如存储器阵列150。存储器阵列150可包含多个排组(例如，在图1的实例中的排组0-15)，且每一排组可包含多个字线(WL)、多个位线(BL)，以及布置在字线(例如，m个字线，也可被称作行)和位线(例如，n个位线，也可被称作列)的相交点处的多个存储器单元(例如，m×n个存储器单元)。存储器单元可包含数种不同存储器媒体类型中的任一个，包含电容式、磁阻式、铁电、相位变换等等。在一些实施例中，存储器阵列150的一部分可经配置以存储ECC奇偶校验位。字线WL的选择可由行解码器140执行，并且位线BL的选择可由列解码器145执行。可为对应的位线BL提供感测放大器(SAMP)，并将其连接到至少一个相应的局部I/O线对(LIOT/B)，所述局部I/O线对随后可通过传输门(TG)耦合到至少一个相应的主要I/O线对(MIOT/B)，所述传输门可充当开关。存储器阵列150还可包含板线和用于管理它们的操作的对应电路。
在一些实施例中，存储器阵列150包含多个存储器单元，其中存储器阵列包含经配置以存储用户数据的第一部分(例如，主阵列)和经配置以存储与用户数据相关联的ECC数据的第二部分(例如，ECC阵列)。在一些实施例中，存储器装置100包含与第二部分耦合且执行用于用户数据的ECC功能的ECC电路(图1中未示出)。在一些实施例中，ECC电路可经配置以检测用户数据中的两个或更多个错误和/或校正用户数据中的一或多个错误。举例来说，ECC电路可检测用户数据中的两个错误位和校正一个错误位。在一些实施例中，ECC电路可经配置以指示用户数据包含大于其检测和校正能力的量的错误。此外，存储器装置100可包含经配置以指示ECC功能是经启用还停用的寄存器(例如，模式寄存器)。
当存储器装置100的ECC功能停用时，在一实施例中，第二部分可经配置以存储其它数据(例如，除与用户数据相关联的ECC数据外的数据)。在另一实施例中，当存储器装置100的ECC功能停用时，第二部分可经配置以替换第一部分的已经确定为故障(例如，有缺陷)的部分。在又一实施例中，当存储器装置100的ECC功能停用时，可去活(例如，不使用)第二部分。此外，当存储器装置100的ECC功能停用时，存储器装置100可去活与ECC电路和ECC阵列耦合的各种ECC外围组件-例如，与ECC阵列耦合的感测放大器、与ECC阵列耦合的输入/输出线、与ECC阵列耦合的列驱动器，或其组合。
在一些实施例中，第二部分可经组织为物理上邻近(或极为接近)第一部分，使得存储器装置100的支持第一部分和第二部分的某些组件(例如，感测放大器(SAMP)、行解码器140、列解码器145、读取/写入放大器155)可经共享或高效地布置。在其它实施例中，第二部分可经组织为与第一部分分开，使得第一部分和第二部分可彼此相对独立地操作-例如，第一和第二部分具有单独的功率域、单独的控制布线和/或数据路径。
存储器装置100可采用包含耦合到命令总线和地址总线的命令和地址端子的多个外部端子，以分别接收命令信号CMD和地址信号ADDR。存储器装置还可包含用以接收片选信号CS的片选端子、用以接收时钟信号CK和CKF的时钟端子、用以接收数据时钟信号WCK和WCKF的数据时钟端子、数据端子DQ、RDQS、DBI(用于数据总线反转功能)和DMI(用于数据掩码反转功能)、电源端子VDD、VSS、VDDQ和VSSQ。
可从外部向命令端子及地址端子供应地址信号及排组地址信号。供应到地址端子的地址信号及排组地址信号可经由命令/地址输入电路105传送到地址解码器110。地址解码器110可接收地址信号且将经解码行地址信号(XADD)供应到行解码器140(可称为行驱动器)，且将经解码列地址信号(YADD)供应到列解码器145(可称为列驱动器)。地址解码器110也可接收ADDR输入的排组地址部分且供应经解码排组地址信号(BADD)，且将排组地址信号供应到行解码器140和列解码器145。在一些情况下，行解码器140可基于由地址解码器110供应的经解码行地址信号(XADD)激活对第一部分和第二部分共同的行(例如，m个行中的行i)。
可从存储器控制器对命令和地址端子供应命令信号CMD、地址信号ADDR和片选信号。命令信号可表示来自存储器控制器的各种存储器命令(例如，包含存取命令，存取命令可包含读取命令和写入命令)。选择信号CS可用于选择存储器装置100以对提供到命令和地址端子的命令和地址作出响应。当有源CS信号被提供到存储器装置100时，可对命令和地址进行解码，并且可执行存储器操作。可通过命令/地址输入电路105将命令信号CMD作为内部命令信号ICMD提供到命令解码器115。命令解码器115可包含用于对内部命令信号ICMD进行解码以产生用于执行存储器操作的各种内部信号和命令的电路，举例来说，用于选择字线的行命令信号和用于选择位线的列命令信号。内部命令信号还可包含输出和输入激活命令，例如时控命令CMDCK(图1中未示出)。
在一些实施例中，命令解码器115还可包含用于跟踪各种计数或值(例如，由存储器装置100接收的刷新命令或由存储器装置100执行的自刷新操作的计数)的一或多个寄存器118。在一些实施例中，寄存器118的子组可称为模式寄存器且经配置以存储用户定义的变量以在执行各种功能、特征和模式时提供灵活性。举例来说，存储器装置可在模式寄存器处从主机装置接收指示存储器装置的ECC模式是经启用还是停用的信令。存储器装置基于存储于模式寄存器处的指示可存取存储器阵列150的ECC奇偶校验位且执行各种操作-例如，使用ECC奇偶校验位执行ECC功能，在ECC奇偶校验位处存储/从ECC奇偶校验位检索用户可存取的数据或元数据。在一些实施例中，当ECC功能停用时，存储器装置150可去活各种ECC外围组件以减小功率消耗。
当读取命令发出到具有开放行的排组且及时供应列地址作为读取命令的部分时，可从存储器阵列150中由行地址(可能已作为识别所述开放行的激活命令的部分而提供)和列地址指定的存储器单元读取读取数据。可由命令解码器115接收读取命令，所述命令解码器115可向输入/输出电路160提供内部命令，以使得可根据RDQS时钟信号通过读取/写入放大器155和输入/输出电路160从数据端子DQ、RDQS、DBI和DMI输出读取数据。可在存储器装置100中，例如在模式寄存器(例如，寄存器118)中可经编程的读取时延信息RL界定的时间提供读取数据。读取时延信息RL可在CK时钟信号的时钟周期方面进行定义。举例来说，读取时延信息RL可为当提供相关联读取数据时在读取命令被存储器装置100接收之后的CK信号的时钟循环的数目。
当写入命令发出到具有开放行的排组且及时供应列地址作为写入命令的部分时，可根据WCK和WCKF时钟信号将写入数据供应到数据端子DQ、DBI和DMI。写入命令可由命令解码器115接收，所述命令解码器115可向输入/输出电路160提供内部命令，以使得写入数据可由输入/输出电路160中的数据接收器接收，并通过输入/输出电路160和读取/写入放大器155被供应到存储器阵列150。可在通过行地址和列地址指定的存储器单元中写入写入数据。可以由写入时延WL信息界定的时间向数据端子提供写入数据。可在存储器装置100中，例如在模式寄存器(例如，寄存器118)中编程写入时延WL信息。可以就CK时钟信号的时钟循环而言定义写入时延WL信息。举例来说，写入时延信息WL可为当接收相关联写入数据时在写入命令由存储器装置100接收之后的CK信号的时钟循环的数目。
可向电源端子供应电源电位VDD和VSS。这些电源电位VDD和VSS可被供应到内部电压产生器电路170。内部电压产生器电路170可基于电源电位VDD和VSS而产生各种内部电位VPP、VOD、VARY、VPERI等等。内部电位VPP可以在行解码器140中使用，内部电位VOD和VARY可以在包含在存储器阵列150中的感测放大器中使用，并且内部电位VPERI可以在许多其它电路块中使用。在一些实施例中，基于ECC功能是经启用还是停用，内部电位VPERI可连接到ECC外围组件或从其断开。在一些实施例中，内部电压产生器电路170可产生可用以对ECC外围组件提供电力的内部电位。
还可向电源端子供应电源电位VDDQ。电源电位VDDQ连同电源电位VSS一起可以被供应到输入/输出电路160。在本发明技术的实施例中，电源电位VDDQ可为与电源电位VDD相同的电位。在本发明技术的另一个实施例中，电源电位VDDQ可以为与电源电位VDD不同的电位。然而，可针对输入/输出电路160使用专用电源电位VDDQ，以使得由输入/输出电路160产生的电源噪声不会传播到其它电路块。
可向时钟端子和数据时钟端子供应外部时钟信号和互补外部时钟信号。外部时钟信号CK、CKF、WCK、WCKF可被供应到时钟输入电路120。CK和CKF信号可互补，并且WCK和WCKF信号也可互补。互补时钟信号可同时具有相对的时钟级和相对的时钟级之间的转变。举例来说，当时钟信号处于低时钟电平时，互补时钟信号处于高电平，且当时钟信号处于高时钟电平时，互补时钟信号处于低时钟电平。此外，当时钟信号从低时钟电平转变到高时钟电平时，互补时钟信号从高时钟电平转变到低时钟电平，且当时钟信号从高时钟电平转变到低时钟电平时，互补时钟信号从低时钟电平转变到高时钟电平。
时钟输入电路120中包含的输入缓冲器可接收外部时钟信号。举例来说，当通过来自命令解码器115的CKE信号启用时，输入缓冲器可接收CK和CKF信号以及WCK和WCKF信号。时钟输入电路120可接收外部时钟信号以产生内部时钟信号ICLK。内部时钟信号ICLK可供应到内部时钟电路130。内部时钟电路130可基于从命令解码器115接收的内部时钟信号ICLK和时钟启用信号CKE而提供各种相位和频率受控的内部时钟信号。举例来说，内部时钟电路130可包含接收内部时钟信号ICLK且将各种时钟信号提供到命令解码器115的时钟路径(图1中未示出)。内部时钟电路130可进一步提供输入/输出(IO)时钟信号。IO时钟信号可供应到输入/输出电路160，并且可用作用于确定读取数据的输出时序和写入数据的输入时序的时序信号。可以多个时钟频率提供IO时钟信号，以使得可以不同数据速率从存储器装置100输出数据和将数据输入到存储器装置100。当期望高存储器速度时，较高时钟频率可以是合乎需要的。当期望较低功率消耗时，较低时钟频率可以是合乎需要的。内部时钟信号ICLK还可被供应到时序产生器135，并因此可产生各种内部时钟信号。
存储器装置100可连接到能够利用存储器以临时或永久地存储信息的数个电子装置中的任一个，或其组件。举例来说，存储器装置100的主机装置可以是计算装置，例如桌面或便携式计算机、服务器、手持式装置(例如，移动电话、平板计算机、数字阅读器、数字媒体播放器)，或其某个组件(例如，中央处理单元、协处理器、专用存储器控制器等)。主机装置可为联网装置(例如，交换机、路由器等)或数字图像、音频和/或视频的记录器、车辆、电器、玩具，或若干其它产品中的任一个。在一个实施例中，主机装置可直接连接到存储器装置100，但是在其它实施例中，主机装置可间接连接到存储器装置(例如，通过网络连接或经过中间装置)。
图2是根据本发明技术的实施例的示意性地说明作为存储器装置(例如，存储器装置100)的部分的存储器阵列200的架构的框图。存储器阵列200可为参考图1描述的存储器阵列150的实例或包含其方面。存储器阵列200包含可组织成多个区段210(例如，区段210a至210c)的多个存储器单元。每一区段210可包含多个行(字线WL)和多个列(位线BL)，其中行和列的每一相交点对应于存储器单元。区段210的所述多个列可由一个或多个列驱动器215驱动。列驱动器215可为列解码器145的实例或包含其方面。并且，区段210的所述多个行可由一个或多个行驱动器220驱动。行驱动器220可为行解码器140的实例或包含其方面。
存储器阵列200可包含一个或多个间隙225(例如，间隙225a、间隙225b)。在一些实施例中，间隙225可指代两个区段210之间的空间-例如，区段210a与区段210b之间的间隙225a、区段210b与区段210c之间的间隙225b。每一间隙225可包含多个感测放大器230。感测放大器230可为参考图1描述的SAMP的实例或包含其方面。此外，所述多个感测放大器230可与多个局部输入/输出线240耦合。局部输入/输出线240可为参考图1描述的局部I/O线对(LIOT/B)的实例或包含其方面。所述多个局部输入/输出线240可经配置以经由开关组件245与多个全局输入/输出线250耦合。所述多个全局输入/输出线250可为参考图1描述的主I/O线对(MIOT/B)的实例或包含其方面。开关组件245可为参考图1描述的传输门(TG)的实例或包含其方面。全局输入/输出线250可与存储器装置的输入/输出电路(例如，IO电路160)耦合。
存储器阵列200经配置以当存取命令的地址经解码时识别特定间隙225(因此，其中的各种组件，例如感测放大器230和局部输入/输出线240)。举例来说，当存储器装置对与存取命令相关联的地址进行解码(使用地址解码器110)以识别区段(例如，区段210a、区段210b、区段201c)的行(例如，使用经解码行地址信号XADD)和列(例如，使用经解码列地址信号YADD)时，存储器装置可激活对应列驱动器215(例如，列驱动器215a)和对应行驱动器220(例如，行驱动器220a)以将所识别存储器单元(例如，区段210a中的存储器单元)与间隙225(例如，间隙225a)的感测放大器230耦合。
在一些实施例中，存储器装置可包含主阵列和ECC阵列，其各自根据上文描述的存储器阵列200的架构来配置。因此，主阵列可包含与第一多个行驱动器耦合的第一多个行，且ECC阵列可包含与第二多个行驱动器耦合的第二多个行。此外，主阵列可包含第一多个列驱动器，且ECC阵列可包含第二多个列驱动器。另外，主阵列和ECC阵列各自可基于主阵列和ECC阵列中包含的区段的量而包括一或多个间隙(因此，其中的各种组件，例如感测放大器230和局部输入/输出线240)。当存储器装置的ECC功能停用时，存储器装置可去活与ECC阵列耦合的所述第二多个行驱动器以使得存储器装置可消耗较少电力。另外或替代地，存储器装置可去活ECC外围组件，例如所述第二多个列驱动器、与ECC阵列相关联的间隙(例如，其中的感测放大器、其中的局部输入/输出线，或位于其中的其它电路)。
在其它实施例中，存储器装置可包含主阵列和ECC阵列，其各自根据存储器阵列200的架构来配置，不同之处在于多个行驱动器可由主阵列和ECC阵列共享以使得由所述多个行驱动器占用的区域可减少。因此，与所述多个行耦合的多个行驱动器可对主阵列和ECC阵列是共同的。即，所述多个行驱动器可与所述多个行耦合，其中所述多个行中的每一行与主阵列的第一数量的存储器单元和ECC阵列的第二数量的存储器单元耦合。此外，主阵列可包含第一多个列驱动器，且ECC阵列可包含第二多个列驱动器。另外，主阵列和ECC阵列各自可基于主阵列和ECC阵列中包含的区段的量而包括一或多个间隙(因此，其中的各种组件，例如感测放大器230和局部输入/输出线240)。当存储器装置的ECC功能停用时，存储器装置可去活ECC外围组件，例如与ECC阵列相关联的所述第二多个列驱动器和间隙(其中的感测放大器和局部输入/输出线)。
图3是根据本发明技术的实施例的示意性地说明存储器装置(例如，存储器装置100)的各种功率节省模式的框图300。框图300可为存储器阵列200的实例或包含其方面。框图300说明包含主阵列(例如，第一部分)和ECC阵列(例如，第二部分)的存储器阵列310。如本文中参考图2所描述，主阵列和ECC阵列可在一些情况下共享存储器阵列310的多个行驱动器。在其它情况下，主阵列可与第一多个行驱动器耦合且ECC阵列可与第二多个行驱动器耦合。框图300还说明主阵列间隙320、ECC阵列间隙325、主阵列读取/写入驱动器330、ECC阵列读取/写入驱动器335、ECC电路340、合并组件345、输入/输出电路350。
主阵列间隙320可为阵列间隙225的实例或包含其方面。主阵列间隙320可包含与主阵列的存储器单元耦合的第一多个感测放大器。另外，主阵列间隙320可包含与所述第一多个感测放大器耦合的第一多个局部输入/输出线。此外，所述第一多个局部输入/输出线可经由如参考图2所描述的第一多个传输门(TG)与第一多个全局输入/输出线耦合。类似地，ECC阵列间隙320可为阵列间隙225的实例或包含其方面。ECC阵列间隙325可包含与ECC阵列的存储器单元耦合的第二多个感测放大器。另外，ECC阵列间隙325可包含与所述第二多个感测放大器耦合的第二多个局部输入/输出线。此外，所述第二多个局部输入/输出线可经由如参考图2所描述的第二多个传输门(TG)与第二多个全局输入/输出线耦合。
主阵列读取/写入驱动器330可为参考图1和2描述的列驱动器215或列解码器145的实例或包含其方面。即，主阵列读取/写入驱动器330可与主阵列的存储器单元耦合。主阵列读取/写入驱动器330在一些情况下与所述第一多个感测放大器和/或所述第一多个局部输入/输出线结合可从主阵列的存储器单元读取信息或在主阵列的存储器单元处写入信息。类似地，ECC阵列读取/写入驱动器330可为列驱动器215或列解码器145的实例或包含其方面。即，ECC阵列读取/写入驱动器330可与ECC阵列的存储器单元耦合。ECC阵列读取/写入驱动器330在一些情况下与所述第二多个感测放大器和/或所述第二多个局部输入/输出线结合可从ECC阵列的存储器单元读取信息或在ECC阵列的存储器单元处写入信息。
ECC电路340可为参考图1描述的ECC电路的实例或包含其方面。即，ECC电路340可执行存储器装置的ECC功能-例如，当ECC功能经启用时检测用户数据中的两个或更多个错误和/或校正用户数据中的一或多个错误。在一些实施例中，在写入操作期间，ECC电路340可基于检查到用户数据的错误状态而产生(例如，编码)ECC数据作为ECC功能的部分。随后，ECC电路340可与ECC阵列间隙325(例如，所述第二多个感测放大器、所述第二多个输入/输出线)结合在ECC阵列中存储ECC数据。类似地，ECC电路340与ECC阵列间隙325结合可在读取操作期间从ECC阵列检索ECC数据以对与用户数据相关联的ECC数据进行解码。随后，存储器装置与已对ECC数据进行解码的ECC电路340结合可使用合并组件345将ECC数据与从主存储器检索的用户数据进行合并。
输入/输出电路350可为参考图1描述的输入/输出(IO)电路160的实例或包含其方面。在读取操作期间，输入/输出电路350可并行化已经检查(例如，使用ECC电路340)且与ECC数据合并(例如，使用合并组件345)的用户数据。举例来说，输入/输出电路350可产生数据突发以在多个数据端子DQ上在固定长度的数据突发(例如，对应于八(8)个时钟循环的突发长度十六(16))期间发射用户数据(例如，到主机装置)。
框图300进一步说明电力域355。电力域355可指代其中存储器装置可向存储器装置的一或多个组件提供电力的方案和/或区。在一些情况下，电力域355可与电力供应(在图3中未图示)耦合，其可为如参考图1所描述的内部电压产生器电路170可产生的电位的实例。电力域355可包含ECC阵列间隙325(例如，所述第二多个感测放大器、所述第二多个局部输入/输出线)、ECC阵列读取/写入驱动器335、ECC电路340，或其组合。在一些情况下，当主阵列与所述第一多个行驱动器耦合且ECC阵列与所述第二多个行驱动器耦合时，电力域355可包含ECC阵列(和/或与ECC阵列耦合的所述第二多个行驱动器)。在其它情况下，当主阵列和ECC阵列共享存储器阵列310的多个行驱动器时，电力域355可不包含ECC阵列。在一些实施例中，当电力域355停用或电力供应从电力域355断开(例如，由内部电压产生器电路170产生的电位从电力域355移除)时，电力域355中包含的所有组件(例如，ECC阵列间隙325、ECC阵列读取/写入驱动器335、ECC电路340，以及在一些情况下所述第二多个行驱动器)可断电。
当存储器装置的ECC功能(例如，主机装置)停用时，存储器装置可更新寄存器(例如，模式寄存器)以指示ECC功能停用-例如，在存储器装置的加电和/或模式复位程序期间。此外，存储器装置可在例如存取操作期间基于存取寄存器且去活与ECC电路340耦合的一或多个组件而确定ECC功能停用-例如，ECC外围组件，例如包含所述第二多个感测放大器和/或第二组局部输入/输出线的ECC阵列间隙325、ECC阵列读取/写入驱动器335。此外，存储器装置还可以去活ECC电路340。
在一些实施例中，去活组件(例如，感测放大器、行驱动器、列驱动器)可指代从组件断开电力供应。因此，组件不会消耗任何电力，从功率节省角度来看使存储器装置更高效。然而，这些实施例可能涉及一或多个额外开关以准许电力供应连接到组件和从组件断开。因此，所述一或多个开关可增加存储器装置占用的裸片面积-例如，从存储器装置的布局和/或裸片成本角度来看是低效的。此外，将组件加电和断电在一些情况下在存储器装置操作期间可能带来不合意的延迟或干扰。
在一些实施例中，去活组件(例如，感测放大器、行驱动器、列驱动器)可包含在电力供应保持连接到组件的同时停用组件。停用的组件无法响应原本会使组件进行响应的一或多个输入。举例来说，停用的输入/输出线可阻止在存取操作(例如，读取操作、写入操作)期间的双态切换(例如，维持恒定电压电平)。在一些实施例中，存储器装置可产生信号(例如，类似于参考图1描述的选择信号CS的信号)，当所述信号传输到组件时其停用所述组件。因此，组件可在存取操作期间保持停用且存储器装置可减小功率消耗。
在一些实施例中，去活组件可包含阻挡(例如，遮蔽)命令(例如，存取命令)到达组件。在此类实施例中，组件可连接到电力供应且当与命令相关联的信号到达组件时组件将做出响应。然而，存储器装置可经配置以阻挡信号到达组件以防止组件参与存取操作(例如，感测放大器锁存来自存储器单元的信号、输入/输出线在存取操作期间双态切换)，使得存储器装置可减小功率消耗。
在一些实施例中，存储器阵列310可包含与多个行驱动器耦合的多个行，其中所述多个行中的每一行与第一部分(例如，主阵列)的第一存储器单元和第二部分(例如，ECC阵列)的第二存储器单元耦合。即，第一部分和第二部分可共享与所述多个行驱动器耦合的一组共同的行。当存储器装置基于存取寄存器(例如，经配置以指示ECC功能是经启用还是停用的模式寄存器)确定ECC功能停用时，存储器装置可在存取操作期间停用ECC阵列间隙325中的所述第二多个感测放大器。在一些情况下，存储器装置可在存取操作期间当停用时将所述第二多个感测放大器维持于预充电状态。另外或替代地，存储器装置可在存取操作期间将ECC阵列间隙325中的所述第二多个输入/输出线维持于恒定电压电平。另外或替代地，存储器装置可在存取操作期间停用ECC阵列读取/写入驱动器335。
在一些实施例中，存储器阵列310可包含与第一部分(例如，主阵列)的第一多个行耦合的第一多个行驱动器以及与第二部分(例如，ECC阵列)的第二多个行耦合的第二多个行驱动器。即，第一部分和第二部分可单独地经布置成包含各自与两组不同的行驱动器耦合的两组不同的行。在此类实施例中，当接收到针对存储器阵列的存取命令时，存储器装置可在基于存取寄存器(例如，经配置以指示ECC功能是经启用还是停用的模式寄存器)而确定ECC功能停用之后去活所述第二多个行驱动器。另外或替代地，存储器装置可停用ECC阵列间隙325中的所述第二多个感测放大器(例如，将所述第二多个感测放大器维持于预充电状态)，将ECC阵列间隙325中的所述第二多个输入/输出线维持于恒定电压电平，和/或在存取操作期间停用ECC阵列读取/写入驱动器335。
图4示出根据本发明技术的实施例的示意性地说明修复存储器阵列的各种方案的框图400。框图400包含存储器阵列405，所述存储器阵列包括主阵列410(例如，第一部分)和ECC阵列420(例如，第二部分)。存储器阵列405可为参考图1至3描述的存储器阵列150、存储器阵列200或存储器阵列310的实例或包含其方面。在一些实施例中，主阵列410可包含多个列平面415(例如，列平面415a至415k)。列平面可指代主阵列410的部分，其中每一部分包含共同量的列(例如，512列)。
举例来说，主阵列410可包含多个行(例如，1,024行)和多个列(例如，当k对应于8作为一实例时，4,096列，即每列平面512列×8个列平面)。此外，每一列可与某一量的存储器单元(例如，每列1,024个存储器单元)耦合。在一些实施例中，来自每一列平面的个别列可经配置以形成一组列-例如，512组列，其各自包含8个列，每一列平面一列。这些组的列(例如，512组列)可与经配置以每次选择每一组列的列解码器/驱动器耦合。因此，列解码器/驱动器可每次同时存取来自k个列平面(例如，8个列平面)的k个存储器单元(例如，8个存储器单元)。在一些实施例中，当激活行时(例如，当激活1,024行中的行i时)，列解码器/驱动器可“逐步通过”与经激活行i相关联的不同组的列(例如，每次存取8列，总计512次)，以存取与经激活行i耦合的所有存储器单元(例如，512×8存储器单元)。
在一些实施例中，ECC阵列420可经配置以包含与主阵列410的列平面415相同数目的列(例如，512列)。此外，ECC阵列420可经配置以当存储器装置的ECC功能停用时替换(例如，修复)主阵列410的一或多个故障部分。与此类替换有关的信息(例如，主阵列410的故障部分和ECC阵列420的替换故障部分的部分之间的地址映射)可存储于存储器装置的非易失性存储器阵列(例如，熔丝阵列、快闪存储器阵列)中，使得当存储器装置从电力供应断开时可维持信息。在一些实施例中，此类替换可实施为制造过程的部分以增加存储器装置的生产产量。
框图400a说明列平面(例如，列平面415b)的片段(例如，片段425)可能故障-例如，由于影响片段425的多个存储器单元的缺陷或与片段425的多个存储器单元耦合的有缺陷的外围电路。在一些实施例中，存储器装置可用ECC阵列420的片段430替换(以箭头描绘)列平面415b的故障片段425。框图400a描绘故障片段425和替换故障片段425的片段430包含相同数目的列(例如，列平面的512列)。因此，当存取命令识别列平面415b的故障片段425的存储器单元时，存储器装置可改为存取ECC阵列420的片段430的对应存储器单元。在一些实施例中，框图400a可称为列平面修复方案。
框图400b说明与主阵列410的一或多个列440耦合的一或多个存储器单元可为故障的-例如，由于缺陷435。举例来说，缺陷(例如，缺陷435a)可影响与列440a耦合的一或多个存储器单元。在一些实施例中，存储器装置可用ECC阵列420的ECC列(例如，ECC列450a、ECC列450b)替换(以箭头描绘)故障列440(例如，列平面415k的具有缺陷435a的故障列440a、具有过程缺陷435b的故障列440b)。因此，当存取命令识别主阵列410的故障列440的存储器单元时，存储器装置可改为存取ECC阵列420的ECC列450的对应存储器单元。在一些实施例中，框图400b可称为列修复方案。
图5是具有根据本发明技术的实施例配置的存储器装置500的系统501的框图。存储器装置500可为参考图1描述的存储器装置100的实例或包含其方面。如图所示，存储器装置500包含可操作地耦合到主机装置508(例如，上游中央处理器(CPU))的主存储器502(例如，DRAM、NAND快闪存储器、NOR快闪存储器、FeRAM、PCM等)和控制电路506。主存储器502可为参考图1至4描述的存储器阵列150、200、310或410的实例或包含其方面。此外，控制电路506包含参考图1描述的各种组件的方面。举例来说，控制电路506可包含命令/地址输入电路105、地址解码器110、命令解码器115和输入/输出电路160等等的方面。
主存储器502包含多个存储器单元520，其各自包含多个存储器单元。存储器单元520可以是个别存储器裸片、单一存储器裸片中的存储器平面、与硅穿孔(TSV)竖直地连接的存储器裸片的堆叠等等。举例来说，在一个实施例中，存储器单元520中的每一个可由半导体裸片形成且与其它存储器单元裸片布置在单个装置封装中。在其它实施例中，多个存储器单元520可并置在单个裸片上和/或跨越多个装置封装分布。在一些实施例中，存储器单元520还可细分为存储器区528(例如，排组、排列、通道、块、页等)。
存储器单元可包含例如经配置以持续地或半持续地存储数据的浮动栅极、电荷俘获、相位改变、电容式、铁电、磁阻和/或其它合适的存储元件。主存储器502和/或个别存储器单元520还可包含其它电路组件，例如多路复用器、解码器、缓冲器、读取/写入驱动器、地址寄存器、数据输出/数据输入寄存器等，以用于存取和/或编程(例如，写入)存储器单元和其它功能，例如用于处理信息和/或与控制电路506或主机装置508通信。此外，尽管出于说明的目的所说明的实施例中展示某一数目的存储器单元、行、列、区和存储器单元，但存储器单元、行、列、区和存储器单元的数目可变化，且在其它实施例中，相比于所说明的实例中所展示，在比例上可更大或更小。举例来说，在一些实施例中，存储器装置500可包含仅一个存储器单元520。替代地，存储器装置500可包含两个、三个、四个、八个、十个或更多(例如，16、32、64或更多)存储器单元520。虽然存储器单元520在图5中示出为各自包含四个存储器区528，但在其它实施例中，每一存储器单元520可包含一个、两个、三个、八个或更多(例如，16、32、64、100、128、256或更多)存储器区。
在一些实施例中，存储器装置500可包含寄存器507(也可被称作模式寄存器)，其可经配置以指示存储器装置500的ECC功能(例如，裸片上ECC功能)是经启用还是停用。在一些实施例中，与存储器装置500耦合的主机装置508可执行ECC功能而不依赖于存储器装置500的裸片上ECC功能。在这些情况下，寄存器275可指示裸片上ECC功能(例如，由主机装置)停用，使得存储器装置500可修改某些操作性方面以对主机装置提供额外特征-例如，功率节省模式。
在一个实施例中，控制电路506可与主存储器502(例如，包含命令/地址/时钟输入电路、解码器、电压和时序产生器、输入/输出电路等)提供于同一裸片上。在另一实施例中，控制电路506可为微控制器、专用逻辑电路(例如，现场可编程门阵列(FPGA)、专用集成电路(ASIC)、存储器裸片上的控制电路等)，或其它合适的处理器。在一个实施例中，控制电路506可包含处理器，其经配置以执行存储于存储器中的指令以执行用于控制存储器装置500的操作的各种过程、逻辑流和例程，包含管理主存储器502和处置存储器装置500与主机装置508之间的通信。在一些实施例中，控制电路506可包含具有用于存储的存储器寄存器的嵌入式存储器，例如，行计数器、排组计数器、存储器指针、获取的数据等。在本发明技术的另一实施例中，存储器装置500可不包含控制电路，且可改为依靠外部控制(例如，由主机装置508或由与存储器装置500分开的处理器或控制器提供)。
主机装置508可以是能够利用存储器用于临时或永久性存储信息的若干电子装置中的任一个，或其组件。举例来说，主机装置508可为计算装置，例如桌面或便携式计算机、服务器、手持式装置(例如，移动电话、平板计算机、数字阅读器、数字媒体播放器)、或其某个组件(例如，中央处理单元、协处理器、专用存储器控制器等)。主机装置508可为联网装置(例如，交换机、路由器等)或数字图像的记录器、音频和/或视频、车辆、电器、玩具或若干其它产品中的任一者。在一个实施例中，主机装置508可直接连接到存储器装置500，但是在其它实施例中，主机装置508可间接连接到存储器装置(例如，通过网络连接或经过中间装置)。
在操作中，控制电路506可直接写入或另外编程(例如，擦除)主存储器502的各种存储器区。控制电路506通过主机装置总线或接口510与主机装置508通信。在一些实施例中，主机装置508和控制电路506可在专用存储器总线(例如，DRAM总线)上通信。在其它实施例中，主机装置508和控制电路506可经由串行接口通信，所述串行接口例如串行附接的SCSI(SAS)、串行AT附件(SATA)接口、外围组件互连高速(PCIe)或其它合适的接口(例如，并行接口)。主机装置508可将各种请求(呈例如包或包流的形式)发送到控制电路506。请求可包含用以读取、写入、擦除、传回信息，和/或执行特定操作(例如，刷新操作、TRIM操作、预充电操作、激活操作、耗损均衡操作、垃圾收集操作等)的命令。
在一些实施例中，控制电路506可经配置以跟踪在多个存储器单元520中的主存储器502中(例如，控制电路506的嵌入式存储器中的寄存器或表中)执行的操作(例如，读取操作、写入操作、擦除操作、激活操作等)以促进按需要基础执行刷新操作。在此方面，控制电路506可经配置以比较不同存储器单元520经历的操作的数目或速率且基于存储器单元520经历的操作的数目或速率之间的比较而对存储器单元520执行或调度刷新操作。替代地，控制电路506可经配置以基于每一存储器单元520与一或多个预定阈值(例如，阈值操作数目、阈值操作速率等)的比较而对存储器单元520执行或调度刷新操作。因此，作为超过阈值数目或速率的操作的目标的存储器单元520可比另一单元520更频繁地刷新，原因是不同单元520可经受乱序刷新操作的自由。
在一些实施例中，系统501可包含主机装置(例如，主机装置508)和存储器装置(例如，存储器装置500)，其可操作以去活与经配置以支持存储器装置的ECC功能的电路耦合的一或多个组件。在一些实施例中，存储器装置可包含存储器阵列(例如，主存储器502)，其包含：经配置以存储用户数据的第一部分和经配置以存储与用户数据相关联的ECC数据的第二部分，所述第二部分与所述经配置以支持ECC功能的电路耦合；以及寄存器，其经配置以至少部分地基于从主机装置接收的信令指示ECC功能是经启用还是停用。
在一些实施例中，存储器装置500可包含包含多个存储器单元的存储器阵列，其中所述存储器阵列包含：经配置以存储用户数据的第一部分和经配置以存储与用户数据相关联的ECC数据的第二部分，与第二部分耦合且针对用户数据执行ECC功能的ECC电路，以及经配置以指示ECC功能是经启用还是停用的寄存器。此外，主机装置508可经配置以提供用以停用ECC功能的输入。在一些实施例中，存储器装置500可经配置以基于来自主机装置的输入而更新寄存器507以指示ECC功能停用，基于存取寄存器而确定ECC功能停用，以及在确定ECC功能停用之后去活与ECC电路耦合的一或多个组件。
图6是说明根据本发明技术的一实施例的操作存储器装置的方法的流程图600。流程图600可为如参考图3至5所描述的存储器装置500(或存储器装置500的控制电路506)可执行的方法的实例或包含其方面。此存储器装置(例如，存储器装置500)可包含包含多个存储器单元的存储器阵列，其中所述存储器阵列包含：经配置以存储用户数据的第一部分和经配置以存储与用户数据相关联的错误检查和校正(ECC)数据的第二部分，与第二部分耦合且针对用户数据执行ECC功能的ECC电路，以及经配置以指示ECC功能是经启用还是停用的寄存器。
所述方法包含在包括寄存器和存储器阵列的存储器装置的寄存器处接收指示存储器装置的ECC功能停用的信令，所述存储器阵列具有经配置以存储用户数据的第一部分和经配置以存储与用户数据相关联的错误检查和校正(ECC)数据的第二部分(框610)。根据本发明技术的一个方面，框610的接收特征可由如参考图1和5所描述的控制电路(例如，图5的控制电路506)执行。
所述方法还包含至少部分地基于由所述信令设定的寄存器的值而确定存储器装置的ECC功能停用(框615)。根据本发明技术的一个方面，框615的确定特征可由控制电路(例如，图5的控制电路506)与如参考图1和5所描述的行解码器140和列解码器145结合来执行。
所述方法还包含至少部分地基于确定存储器装置的ECC功能停用而去活存储器装置的耦合到存储器阵列的经配置以存储ECC数据的第二部分的一或多个组件(框620)。根据本发明技术的一个方面，框620的去活特征可由控制电路(例如，图5的控制电路506)与如参考图1和5所描述的行解码器140和列解码器145结合来执行。
在一些实施例中，所述方法可进一步包含至少部分地基于确定存储器装置的ECC功能停用而从所述一或多个组件断开电力供应。在一些实施例中，所述方法可进一步包含产生停用所述一或多个组件的控制信号，以及在针对存储器阵列的存取操作期间将控制信号发射到所述一或多个组件，其中至少部分地基于控制信号而去活所述一或多个组件。在一些实施例中，所述方法可进一步包含在针对存储器阵列的存取操作期间阻挡来自所述一或多个组件的存取命令。在一些实施例中，所述方法可进一步包含当在存取操作期间激活存储器阵列的至少一行单元时在针对存储器阵列的存取操作期间停用与第二部分耦合的多个感测放大器，其中所述一或多个经去活组件包括所述多个感测放大器。
在一些实施例中，所述方法可进一步包含当在存取操作期间激活存储器阵列的至少一行单元时在针对存储器阵列的存取操作期间将与阵列的第二部分耦合的多个输入/输出线维持在恒定电压电平。在一些实施例中，所述方法可进一步包含当在存取操作期间激活存储器阵列的至少一行单元时在针对存储器阵列的存取操作期间停用与第二部分的多个列耦合的多个列驱动器，其中所述一或多个经去活组件包括所述多个列驱动器。在一些实施例中，所述方法可进一步包含停用存储器阵列的第二部分的多个行驱动器，其中所述一或多个经去活组件包括所述多个行驱动器。
应注意，上文描述的方法描述了可能的实施方案，且操作和步骤可以重新布置或以其它方式加以修改，且其它实施方案是可能的。此外，可组合来自所述方法中的两个或更多个的实施例。
本文描述的信息和信号可使用多种不同技术和技艺中的任一种来表示。举例来说，可用电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。一些图式可将信号示出为单个信号；然而，所属领域的一般技术人员将理解，所述信号可表示信号总线，其中总线可具有多种位宽度。
本文中论述的装置，包含存储器装置，可形成于例如硅、锗、硅锗合金、砷化镓、氮化镓等的半导体衬底或裸片上。在一些情况下，衬底为半导体晶片。在其它情况下，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可以通过使用包含但不限于磷、硼或砷的各种化学物种的掺杂来控制衬底或衬底的子区的导电性。可以在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂方法来执行掺杂。
本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合来实施。其它实例及实施方案在本发明及所附权利要求书的范围内。实施功能的特征也可在物理上位于各个位置处，包含经分布以使得功能的各部分在不同物理位置处实施。
如本文中所使用，包含在权利要求书中，项目的列表(例如，以例如“中的至少一个”或“中的一或多个”等短语开始的项目的列表)中所使用的“或”指示包含性列表，使得例如A、B或C中的至少一个的列表表示A或B或C，或者AB或AC或BC，或者ABC(即，A及B及C)。另外，如本文所用，短语“基于”不应理解为提及封闭条件集。例如，在不脱离本发明的范围的情况下，描述为“基于条件A”的示范性步骤可基于条件A和条件B两者。换句话说，如本文中所使用，短语“基于”应同样地解释为短语“至少部分地基于”。
从上文中将了解，本文中已经出于说明的目的描述了本发明的具体实施例，但是可以在不偏离本发明的范围的情况下进行各种修改。相反，在以上描述中，论述了众多具体细节以提供对本发明技术的实施例的透彻及启发性描述。然而，相关领域的技术人员将认识到，可在并无具体细节中的一个或多个的情况下实践本发明。在其它情况下，未展示或未详细地描述通常与存储器系统及装置相关联的众所周知的结构或操作，以避免混淆技术的其它方面。一般来说，应理解，除了本文中所揭示的那些具体实施例之外的各种其它装置、系统及方法可在本发明技术的范围内。

Claims (20)

1.一种设备，其包括：
存储器阵列，其包含多个存储器单元，所述存储器阵列包含经配置以存储用户数据的第一部分和经配置以存储与所述用户数据相关联的错误检查和校正ECC数据的第二部分；
ECC电路，其与所述第二部分耦合且针对所述用户数据执行ECC功能；
寄存器，其经配置以指示所述ECC功能是经启用还是停用；以及
电路，其经配置以：
基于存取所述寄存器而确定所述ECC功能停用；以及
在确定所述ECC功能停用之后去活所述设备的与所述ECC电路耦合的一或多个组件。
2.根据权利要求1所述的设备，其中所述电路进一步经配置以连接或断开对所述一或多个组件的电力供应，且其中去活所述一或多个组件包含从所述一或多个组件断开所述电力供应。
3.根据权利要求1所述的设备，其中所述电路进一步经配置以产生在针对所述存储器阵列的存取操作期间停用所述一或多个组件的信号，且其中去活所述一或多个组件包含将所述信号发射到所述一或多个组件。
4.根据权利要求1所述的设备，其中所述电路进一步经配置以在针对所述存储器阵列的存取操作期间阻挡来自所述一或多个组件的存取命令，且其中去活所述一或多个组件包含阻挡来自所述一或多个组件的所述存取命令。
5.根据权利要求1所述的设备，其进一步包括与所述存储器阵列的多个行耦合的多个行驱动器，所述多个行中的每一行与所述第一部分的第一存储器单元和所述第二部分的第二存储器单元耦合。
6.根据权利要求5所述的设备，其中去活所述一或多个组件包含在针对所述存储器阵列的存取操作期间当在所述存取操作期间激活所述多个行中的至少一行时停用与所述第二部分耦合的多个感测放大器。
7.根据权利要求6所述的设备，其中所述多个感测放大器在所述存取操作期间维持预充电状态。
8.根据权利要求5所述的设备，其中去活所述一或多个组件包含在针对所述存储器阵列的存取操作期间当在所述存取操作期间激活所述多个行中的至少一行时将与所述第二部分耦合的多个输入/输出线维持于恒定电压电平。
9.根据权利要求5所述的设备，其中去活所述一或多个组件包含在针对所述存储器阵列的存取操作期间当在所述存取操作期间激活所述多个行中的至少一行时停用与所述第二部分的多个列耦合的多个列驱动器。
10.根据权利要求1所述的设备，其进一步包括与所述第一部分的第一多个行耦合的第一多个行驱动器和与所述第二部分的第二多个行耦合的第二多个行驱动器，其中去活所述一或多个组件包含去活所述第二多个行驱动器。
11.根据权利要求1所述的设备，其中所述一或多个组件包括与所述第二部分耦合的多个感测放大器、与所述第二部分耦合的多个输入/输出线、与所述第二部分耦合的多个列驱动器，或其组合。
12.一种方法，其包括：
在包括寄存器和存储器阵列的存储器装置的所述寄存器处接收指示所述存储器装置的ECC功能停用的信令，所述存储器阵列具有经配置以存储用户数据的第一部分和经配置以存储与所述用户数据相关联的错误检查和校正ECC数据的第二部分；
至少部分地基于由所述信令设定的所述寄存器的值而确定所述存储器装置的所述ECC功能停用；以及
至少部分地基于确定所述存储器装置的所述ECC功能停用而去活所述存储器装置的耦合到所述存储器阵列的经配置以存储所述ECC数据的所述第二部分的一或多个组件。
13.根据权利要求12所述的方法，其进一步包括：
至少部分地基于确定所述存储器装置的所述ECC功能停用而从所述一或多个组件断开电力供应。
14.根据权利要求12所述的方法，其进一步包括：
产生停用所述一或多个组件的控制信号；以及
在针对所述存储器阵列的存取操作期间将所述控制信号发射到所述一或多个组件，其中至少部分地基于所述控制信号去活所述一或多个组件。
15.根据权利要求12所述的方法，其进一步包括：
在针对所述存储器阵列的存取操作期间阻挡来自所述一或多个组件的存取命令。
16.根据权利要求12所述的方法，其进一步包括：
在针对所述存储器阵列的存取操作期间当在所述存取操作期间激活所述存储器阵列的至少一行单元时停用与所述第二部分耦合的多个感测放大器，其中所述一或多个经去活组件包括所述多个感测放大器。
17.根据权利要求12所述的方法，其进一步包括：
在针对所述存储器阵列的存取操作期间当在所述存取操作期间激活所述存储器阵列的至少一行单元时将与所述阵列的所述第二部分耦合的多个输入/输出线维持于恒定电压电平。
18.根据权利要求12所述的方法，其进一步包括：
在针对所述存储器阵列的存取操作期间当在所述存取操作期间激活所述存储器阵列的至少一行单元时停用与所述第二部分的多个列耦合的多个列驱动器，其中所述一或多个经去活组件包括所述多个列驱动器。
19.根据权利要求12所述的方法，其进一步包括：
停用所述存储器阵列的所述第二部分的多个行驱动器，其中所述一或多个经去活组件包括所述多个行驱动器。
20.一种存储器系统，其包括：
主机装置；以及
存储器装置，其可操作以去活与经配置以支持用于所述存储器装置的错误检查和校正ECC功能的电路耦合的一或多个组件，所述存储器装置包括：
存储器阵列，其包括经配置以存储用户数据的第一部分和经配置以存储与所述用户数据相关联的ECC数据的第二部分，所述第二部分与所述经配置以支持所述ECC功能的电路耦合；以及
寄存器，其经配置以至少部分地基于从所述主机装置接收的信令指示所述ECC功能是经启用还是停用。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024040694A1 (zh) * 2022-08-23 2024-02-29 长鑫存储技术有限公司 存储器及其存储系统

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11372717B2 (en) * 2019-08-30 2022-06-28 Qualcomm Incorporated Memory with system ECC
US11791163B1 (en) 2022-04-13 2023-10-17 Changxin Memory Technologies, Inc. Manufacturing method of semiconductor structure and semiconductor structure

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080201626A1 (en) * 2007-02-20 2008-08-21 Qimonda North America Corp. Power savings for memory with error correction mode
US8495467B1 (en) * 2009-06-30 2013-07-23 Micron Technology, Inc. Switchable on-die memory error correcting engine
CN105280222A (zh) * 2015-10-27 2016-01-27 中国科学院微电子研究所 一种提高阻变存储器可靠性的低功耗刷新系统及方法
US20180203627A1 (en) * 2017-01-17 2018-07-19 International Business Machines Corporation Power-reduced redundant array of independent memory (raim) system
US20190130991A1 (en) * 2017-11-02 2019-05-02 Samsung Electronics Co., Ltd. Semiconductor memory devices, memory systems and methods of operating semiconductor memory devices

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7296213B2 (en) * 2002-12-11 2007-11-13 Nvidia Corporation Error correction cache for flash memory
US7464241B2 (en) * 2004-11-22 2008-12-09 Intel Corporation Memory transaction burst operation and memory components supporting temporally multiplexed error correction coding
US7835202B2 (en) * 2007-06-26 2010-11-16 Broadcom Corporation Power-saving semiconductor memory
US8615700B2 (en) * 2009-08-18 2013-12-24 Viasat, Inc. Forward error correction with parallel error detection for flash memories
US8621324B2 (en) * 2010-12-10 2013-12-31 Qualcomm Incorporated Embedded DRAM having low power self-correction capability
US8644104B2 (en) * 2011-01-14 2014-02-04 Rambus Inc. Memory system components that support error detection and correction
US9224503B2 (en) * 2012-11-21 2015-12-29 International Business Machines Corporation Memory test with in-line error correction code logic
TWI502601B (zh) * 2013-04-24 2015-10-01 Ind Tech Res Inst 混合式錯誤修復方法及其記憶體裝置
US9904596B2 (en) * 2014-05-15 2018-02-27 Integrated Silicon Solution, Inc. Serial bus event notification in a memory device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080201626A1 (en) * 2007-02-20 2008-08-21 Qimonda North America Corp. Power savings for memory with error correction mode
US8495467B1 (en) * 2009-06-30 2013-07-23 Micron Technology, Inc. Switchable on-die memory error correcting engine
CN105280222A (zh) * 2015-10-27 2016-01-27 中国科学院微电子研究所 一种提高阻变存储器可靠性的低功耗刷新系统及方法
US20180203627A1 (en) * 2017-01-17 2018-07-19 International Business Machines Corporation Power-reduced redundant array of independent memory (raim) system
US20190130991A1 (en) * 2017-11-02 2019-05-02 Samsung Electronics Co., Ltd. Semiconductor memory devices, memory systems and methods of operating semiconductor memory devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024040694A1 (zh) * 2022-08-23 2024-02-29 长鑫存储技术有限公司 存储器及其存储系统

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