CN114341813B - 具有修改命令的半导体装置以及相关联方法和系统 - Google Patents

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Abstract

描述存储器装置、包含存储器装置的系统和操作存储器装置的方法，其中主机装置可直接存取原本针对存储器装置的ECC功能而保留的存储器阵列的一部分。所述存储器阵列可对应于存储器地址集，其中所述集的每一存储器地址对应于所述存储器阵列的第一部分(例如，用户数据平面)且对应于所述存储器阵列的第二部分(例如，ECC平面)。所述第二部分可配置成基于所述ECC功能是启用还是停用而存储ECC数据或第二用户数据或元数据。所述存储器装置可基于与命令相关联的引脚的状态而确定针对于所述集的所述存储器地址的所述命令配置成存取所述第一部分或所述第二部分。

Description

具有修改命令的半导体装置以及相关联方法和系统
技术领域
本公开大体上涉及半导体装置，且更具体地说，涉及具有修改命令的半导体装置以及相关联方法和系统。
背景技术
存储器装置广泛地用于存储与例如计算机、无线通信装置、相机、数字显示器等各种电子装置有关的信息。存储器装置频繁地经提供为计算机或其它电子装置中的内部、半导体集成电路和/或外部可移除装置。存在许多不同类型的存储器，包含易失性和非易失性存储器。包含随机存取存储器(RAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)等的易失性存储器需要所施加功率的源来维护其数据。相比之下，非易失性存储器即使在无外部供电时也可保持其所存储数据。非易失性存储器可用于广泛多种技术中，包含快闪存储器(例如，NAND和NOR)、相变存储器(PCM)、铁电随机存取存储器(FeRAM)、电阻性随机存取存储器(RRAM)和磁性随机存取存储器(MRAM)等。改进存储器装置通常可包含增大存储器单元密度、提高读取/写入速度或以其它方式减少操作时延、提高可靠性、增加数据保持、降低功率消耗或降低制造成本等。
附图说明
图1是示意性地说明根据本发明技术的实施例的存储器装置的框图。
图2是示意性地说明根据本发明技术的实施例的存储器装置的框图。
图3是示意性地说明根据本发明技术的实施例的数据突发和对应位模式的框图。
图4是说明根据本发明技术的实施例的操作存储器装置的方法的总体概要的流程图。
图5是示意性地说明根据本发明技术的实施例的存储器系统的框图。
图6是说明根据本发明技术的实施例的操作存储器装置的方法的流程图。
具体实施方式
存储器装置可包含错误检查及校正(ECC)功能以产生可靠数据，例如裸片上ECC功能。执行ECC功能的算法、程序或电路可称为或包含错误校正码的方面。这类存储器装置可包含ECC电路和支持裸片上ECC功能的存储器单元群组(例如，配置成存储ECC奇偶校验位且可不同地称为ECC阵列、ECC平面或奇偶校验平面的存储器阵列的一部分)。在一些实施例中，可保留存储器单元群组以内部地存储ECC数据(例如，在存储器装置内部且用户不可存取)，并且存储器装置的指定存储容量可不包含ECC阵列容量。在一些实例中，ECC阵列容量可占据存储器装置的总存储器阵列空间的可观部分，例如总存储器阵列空间的约5％到10％。
在包含与这类存储器装置耦合的主机装置的一些存储器系统中，主机装置(或存储器系统)可执行其自身的ECC功能而不完全依赖于裸片上ECC功能。举例来说，主机装置可配置成从存储器单元群组直接存取ECC数据，使得主机装置可使用ECC数据实行ECC功能而不依赖于存储器装置的ECC电路(或由存储器装置提供的ECC算法)。在其它实例中，主机装置可配置成独立于存储器装置的ECC数据或ECC算法而执行系统级ECC功能。因此，在一些实施例中，存储器系统(或主机装置)可能并不需要裸片上ECC功能，且存储器装置可配置成提供原本可能不可用的额外特征，例如超出指示为可用于存储器装置的用户的指定存储容量的额外存储容量。
本发明技术的若干实施例涉及存储器装置、包含存储器装置的系统和操作存储器装置的方法，其中主机装置可直接存取针对存储器装置的ECC功能而保留的存储器阵列的一部分。如本文中所阐述，存储器装置可包含对应于存储器地址集的存储器阵列，其中存储器地址集中的每一存储器地址对应于配置成存储用户数据的存储器阵列的第一部分(例如，主阵列、用户数据平面)，且对应于配置成在启用存储器装置的ECC功能时存储与第一部分的用户数据相关联的ECC数据的存储器阵列的第二部分(例如，ECC阵列、ECC平面、奇偶校验平面)。另外，存储器阵列的第二部分可配置成在停用ECC功能时存储第二用户数据(例如，额外用户数据)或与存储器装置相关联的元数据，或这两者。
存储器装置中的元数据可指与存储器装置的其它数据(例如，经传输或接收的数据)或操作方面相关联的各种数据，例如操作温度、时延设置、数据传输参数。在一些实施例中，存储器装置可将元数据存储在一或多个寄存器中，存储器装置的输出电路可存取这些寄存器。在一些实施例中，存储器装置可将元数据存储在存储器阵列中(包含在停用ECC功能时针对ECC功能保留的存储器单元群组)。在存储器装置将元数据存储在存储器阵列中之后，元数据可被视为用于未来存取的用户数据的部分。因此，存储器装置可在不利用单独命令(例如，读取存储在一或多个寄存器中的元数据的模式寄存器读取(MRR)命令)作为存取命令(例如，读取命令)的部分的情况下输出元数据(在存储在存储器阵列中时)。
在一个实施例中，主机装置可使用与存取命令相关联的一或多个位来修改存取命令(例如，读取命令、写入命令)以包含指示(例如，旗标、状态)。一或多个位可包含对应于存取命令中未使用的一或多个引脚(例如，命令和地址引脚、CA引脚)。然而，一或多个引脚可用于其它命令(例如，非存取命令、ACT或激活命令)中。指示可表示存取命令是针对第一部分(例如，用户数据平面)还是针对第二部分(例如，ECC平面)。在基于指示确定存取命令针对存储器阵列的第二部分后，存储器装置可存取存储器阵列的第二部分(例如，从所述存储器阵列的第二部分读取或对所述存储器阵列的第二部分写入)。以此方式，主机装置可使用修改存取命令直接存取存储器阵列的第二部分，例如在启用ECC功能时检索ECC数据、在停用ECC功能时存储或检索第二用户数据或元数据。在一些实施例中，存储器装置可将存储器单元的第二子集配置成存储额外用户可存取数据(例如，配置成存储用户数据的整个存储器阵列)且将元数据存储在别处，例如存储器装置的一或多个寄存器。
在一些实施例中，存储器阵列的第一部分(例如，用户数据平面)可足够大以包含足够数据来在装置的突发长度的持续时间(例如，十六(16)个的突发长度，BL16)内充分填充数据总线。然而，存储器阵列的第二部分(例如，ECC平面)可足够小以不包含足够数据来在装置的突发长度的持续时间内充分填充数据总线(例如，可包含极少的足够位来仅在八(8)个的突发长度(BL8)内充分填充数据总线)。在一些实施例中，主机装置与存储器装置之间的各种数据信道(例如，总线、接口)可配置成支持预定突发长度(例如，BL16)以存取存储器阵列。因此，在存取命令是针对第二部分时，存储器装置(或主机装置)可选择填充预定突发长度的其余部分(例如，十六(16)个突发中的其余八(8)个突发)以充分利用预定突发长度。
在一些实施例中，存储器装置(或主机装置)可配置成从第一数据集产生第二数据集(例如，ECC数据、第二用户数据或元数据)，使得存储器装置(或主机装置)可利用第二数据集填充预定突发长度的其余部分。举例来说，第二数据集可以是第一数据集的副本。此外，第二数据集可配置成检查第一数据集中是否存在传输错误。在其它实施例中，存储器装置(或主机装置)可配置成忽略第一突发长度的其余部分，由此降低功率消耗。此外，第二数据集可独立于第一数据集。举例来说，第二数据集可以是来自存储器装置的一或多个寄存器(例如，多用途寄存器(MPR)中的一个)的输出。
参考图1描述支持本发明技术的实施例的存储器装置。参考图2提供存储器装置的更详细描述。图3说明根据本发明技术的实施例的与操作存储器装置相关联的突发长度的各种方面。图4描述根据本发明技术的实施例的存储器装置的总体操作。参考图5描述支持本发明技术的实施例的存储器系统。参考图6描述说明操作存储器装置的方法的流程图。
图1是示意性地说明根据本发明技术的实施例的存储器装置100的框图。存储器装置100可包含存储器单元阵列，例如存储器阵列150。存储器阵列150可包含多个存储体(例如，图1的实例中的存储体0至15)，且每一存储体可包含多个字线(WL)、多个位线(BL)以及布置在字线(例如，m个字线，其也可称为行)和位线(例如，n个位线，其也可称为列)的相交点处的多个存储器单元(例如，m×n个存储器单元)。存储器单元可包含数种不同存储器媒体类型中的任一个，包含电容式、磁阻式、铁电、相变等。在一些实施例中，存储器阵列150的一部分(例如，ECC平面)可配置成存储ECC奇偶校验位。也就是说，存储器阵列150可包含配置成存储用户数据的第一部分和配置成存储不同类别的数据(例如在启用ECC功能时存储ECC数据，在停用ECC功能时存储非ECC数据)的第二部分(例如，ECC平面)。对字线WL的选择可由行解码器140执行，且对位线BL的选择可由列解码器145执行。可为对应位线BL提供感测放大器(SAMP)，并将其连接到至少一个相应本地I/O线对(LIOT/B)，所述本地I/O线对随后可经由传输门(TG)耦合到至少一个相应主要I/O线对(MIOT/B)，所述传输门可充当开关。存储器阵列150还可包含板线和用于管理其操作的对应电路。
在一些实施例中，存储器阵列150对应于存储器地址集，其中地址集中的每一存储器地址对应于存储器阵列150的第一部分且对应于存储器阵列150的第二部分。因此，在主机装置提供存储器地址时，存储器地址可同时识别存储器阵列150的第一部分和第二部分。第一部分可配置成存储用户数据，而第二部分可配置成基于存储器装置100的ECC功能是启用还是停用而存储不同类别的数据。举例来说，在启用ECC功能时，第二部分可配置成存储与第一部分(例如，ECC平面)的用户数据相关联的ECC数据。以此方式，存储在第二部分中的ECC数据与存储在第一部分中的用户数据相关联(例如，与所述用户数据有关)以促进存储器装置的ECC功能的有效执行，例如识别用户数据和与用户数据有关的ECC数据的位置的存储器地址。
然而，在一些实施例中，在停用存储器装置100的ECC功能时，第二部分可配置成存储其它数据(例如，除与第一部分的用户数据相关联的ECC数据以外的数据)。举例来说，第二部分可配置成存储第二用户数据(例如，以为主机装置提供额外存储空间)、与存储器装置100相关联的元数据，或这两者。在一些实施例中，存储器装置100可包含配置成指示ECC功能是启用还是停用的寄存器(例如，模式寄存器)。
在一些实施例中，主机装置可存取存储器阵列150的第二部分(例如，ECC平面)，而不管ECC功能是启用还是停用。举例来说，主机装置可修改存储器装置100的与存取命令相关联的一或多个引脚的状态以指示所述存取命令是针对存储器阵列150的ECC平面。随后，存储器装置100可响应于存取命令且基于一或多个引脚的状态而将从ECC平面检索的ECC数据提供到主机装置。在一些实施例中，主机装置可选择使用来自存储器装置100的ECC数据来执行其自身的ECC功能。不同于裸片上ECC功能，主机装置可配置成对任何大小的用户数据(例如，用户数据大小的粒度)执行ECC功能。在一些实施例中，主机装置可利用与裸片上ECC功能中包含的算法不同的ECC算法。
存储器装置100可采用包含耦合到命令总线和地址总线的命令和地址端子的多个外部端子，以分别接收命令信号CMD和地址信号ADDR。存储器装置可进一步包含：接收片选信号CS的片选端子；接收时钟信号CK和CKF的时钟端子；接收数据时钟信号WCK和WCKF的数据时钟端子；数据端子DQ、RDQS、DBI(用于数据总线反转功能)和DMI(用于数据掩码反转功能)；电源端子VDD、VSS、VDDQ和VSSQ。
可从外部向命令端子和地址端子供应地址信号和存储体地址信号。供应到地址端子的地址信号和存储体地址信号可经由命令/地址输入电路105传递到地址解码器110。地址解码器110可接收地址信号并将经解码行地址信号(XADD)供应到行解码器140，且将经解码列地址信号(YADD)供应到列解码器145。地址解码器110也可接收ADDR输入的存储体地址部分且将经解码存储体地址信号(BADD)供应到行解码器140和列解码器145两者。在一些实施例中，地址解码器110(在一些情况下，结合命令解码器115)基于与存取命令相关联的存储器地址而识别第一部分(例如，用户数据平面)和第二部分(例如，ECC平面)。举例来说，在启用存储器装置100的ECC功能时，地址解码器110可基于存储器地址而识别第一部分(例如，存储用户数据或检索用户数据)以及第二部分(例如，存储与用户数据相关联的ECC数据)。在一些情况下，行解码器140可基于由地址解码器110供应的经解码行地址信号(XADD)而激活对于第一部分和第二部分共同的行(例如，行0)。
可从存储器控制器向命令和地址端子供应命令信号CMD、地址信号ADDR和片选信号CS。命令信号可表示来自存储器控制器的各种存储器命令(例如，包含存取命令，所述存取命令可包含读取命令和写入命令)。片选信号CS可用于选择存储器装置100以对提供到命令和地址端子的命令和地址作出响应。当将有源CS信号提供到存储器装置100时，可对命令和地址进行解码，且可执行存储器操作。命令信号CMD可以作为内部命令信号ICMD经由命令/地址输入电路105提供到命令解码器115。
命令解码器115可包含用以对内部命令信号ICMD进行解码以产生用于执行存储器操作的各种内部信号和命令的电路，所述各种内部信号和命令例如用以选择字线的行命令信号和用以选择位线的列命令信号。内部命令信号还可包含输出和输入激活命令，例如计时命令CMDCK(图1中未展示)。在一些实施例中，命令解码器115可进一步包含用于跟踪各种计数或值(例如，由存储器装置100接收到的刷新命令或由存储器装置100执行的自刷新操作的计数)的一或多个寄存器118。在一些实施例中，寄存器118的子集可称为模式寄存器且配置成存储用户定义的变量以在执行各种功能、特征和模式(例如，ECC模式)时提供灵活性。
在一些实施例中，命令解码器115可确定包含存储器阵列150的存储器地址的存取命令是配置成存取存储器阵列150的第一部分(例如，用户数据平面)还是第二部分(例如，ECC平面)。举例来说，命令解码器115可基于一或多个引脚(例如，命令和地址引脚、指定以接收与存取命令相关联的命令信号CMD和地址信号ADDR的引脚中的一个)的状态而确定存取命令是针对存储器阵列150的第二部分。指派有存取命令的状态的一或多个引脚可能无法用于其它存取命令(例如，读取命令、写入命令)，使得将位修改为包含这类指示(例如，指示存取命令是针对第一部分还是第二部分的状态)可能不导致对其它存取命令的进一步修改。在一些实施例中，存储器装置100可包含可与命令解码器115耦合的组件119。组件119可配置成在激活组件119时阻止主机装置存取第二部分(例如，ECC平面)。
在一些实施例中，存储器装置100可从主机装置接收命令，所述命令针对于对应于存储器地址集的存储器阵列150，每一存储器地址对应于配置成存储用户数据的存储器阵列150的第一部分(例如，用户数据平面)且对应于配置成在启用存储器装置的ECC功能时存储与第一部分的用户数据相关联的ECC数据的存储器阵列150的第二部分(例如，ECC平面)。响应于从主机装置接收到的命令且基于指示由命令针对的存取类型的存储器装置100的一或多个引脚(例如，指定以分别接收命令信号CMD和地址信号ADDR的一或多个引脚)的状态，存储器装置100可存取存储器阵列150的第二部分(例如，ECC平面)。
在读取命令发出到具有开放行的存储体且及时供应列地址作为读取命令的部分时，可从存储器阵列150中由行地址(可能已作为识别所述开放行的激活命令的部分而提供)和列地址指定的存储器单元读取读取数据。可由命令解码器115接收读取命令，所述命令解码器115可将内部命令提供到输入/输出电路160，使得可根据RDQS时钟信号经由读取/写入放大器155和输入/输出电路160从数据端子DQ、RDQS、DBI和DMI输出读取数据。可在由读取时延信息RL限定的时间处提供读取数据，所述读取时延信息RL可在存储器装置100中，例如在模式寄存器(例如，寄存器118)中被编程。可在CK时钟信号的时钟循环方面限定读取时延信息RL。举例来说，读取时延信息RL可以是在读取命令由存储器装置100接收之后在提供相关联读取数据时CK信号的时钟循环的数目。
在写入命令发出到具有开放行的存储体且及时供应列地址作为写入命令的部分时，可根据WCK和WCKF时钟信号将写入数据供应到数据端子DQ、DBI和DMI。写入命令可由命令解码器115接收，所述命令解码器115可向输入/输出电路160提供内部命令，使得写入数据可由输入/输出电路160中的数据接收器接收，并经由输入/输出电路160和读取/写入放大器155供应到存储器阵列150。可在由行地址和列地址指定的存储器单元中写入写入数据。可在由写入时延WL信息限定的时间向数据端子提供写入数据。可在存储器装置100中，例如在模式寄存器(例如，寄存器118)中编程写入时延WL信息。可在CK时钟信号的时钟循环方面限定写入时延WL信息。举例来说，写入时延信息WL可以是在写入命令由存储器装置100接收到之后在接收到相关联写入数据时CK信号的时钟循环的数目。
可以向电源端子供应电源电势VDD和VSS。这些电源电势VDD和VSS可供应到内部电压发生器电路170。内部电压发生器电路170可基于电源电势VDD和VSS而产生各种内部电势VPP、VOD、VARY、VPERI等。内部电势VPP可用于行解码器140中，内部电势VOD和VARY可用于包含在存储器阵列150中的感测放大器中，且内部电势VPERI可用于许多其它电路块中。
还可以向电源端子供应电源电势VDDQ。电源电势VDDQ可连同电源电势VSS一起供应到输入/输出电路160。在本发明技术的实施例中，电源电势VDDQ可以是与电源电势VDD相同的电势。在本发明技术的另一实施例中，电源电势VDDQ可以是与电源电势VDD不同的电势。然而，可将专用电源电势VDDQ用于输入/输出电路160，使得由输入/输出电路160产生的电源噪声不传播到其它电路块。
可向时钟端子和数据时钟端子供应外部时钟信号和互补外部时钟信号。外部时钟信号CK、CKF、WCK、WCKF可供应到时钟输入电路120。CK和CKF信号可互补，并且WCK和WCKF信号也可互补。互补时钟信号可以同时具有相对的时钟电平和相对的时钟电平之间的转变。举例来说，在时钟信号处于低时钟电平时，互补时钟信号处于高电平，且在时钟信号处于高时钟电平时，互补时钟信号处于低时钟电平。此外，在时钟信号从低时钟电平转变到高时钟电平时，互补时钟信号从高时钟电平转变到低时钟电平，并且在时钟信号从高时钟电平转变到低时钟电平时，互补时钟信号从低时钟电平转变到高时钟电平。
时钟输入电路120中所包含的输入缓冲器可接收外部时钟信号。举例来说，在通过来自命令解码器115的CKE信号启用时，输入缓冲器可接收CK和CKF信号以及WCK和WCKF信号。时钟输入电路120可接收外部时钟信号以产生内部时钟信号ICLK。可将内部时钟信号ICLK供应到内部时钟电路130。内部时钟电路130可基于接收到的内部时钟信号ICLK和来自命令解码器115的时钟启用信号CKE而提供各种相位和频率受控的内部时钟信号。举例来说，内部时钟电路130可包含时钟路径(图1中未展示)，其接收内部时钟信号ICLK且将各种时钟信号提供到命令解码器115。内部时钟电路130可进一步提供输入/输出(IO)时钟信号。IO时钟信号可供应到输入/输出电路160，并且可以用作用于确定读取数据的输出定时和写入数据的输入定时的定时信号。可以多个时钟频率提供IO时钟信号，使得可以不同数据速率从存储器装置100输出数据以及将数据输入到存储器装置100。在需要高存储器速度时，较高时钟频率可以是合乎需要的。在需要较低功率消耗时，较低时钟频率可以是合乎需要的。也可将内部时钟信号ICLK供应到定时发生器135，且因此可产生各种内部时钟信号。
存储器装置100可连接到能够利用存储器暂时或永久地存储信息的数个电子装置中的任一个，或其组件。举例来说，存储器装置100的主机装置可以是计算装置，例如桌面或便携式计算机、服务器、手持式装置(例如，移动电话、平板计算机、数字阅读器、数字媒体播放器)，或其某个组件(例如，中央处理单元、协处理器、专用存储器控制器等)。主机装置可以是联网装置(例如，交换机、路由器等)或数字图像、音频和/或视频的记录器、车辆、电器、玩具，或数个其它产品中的任一个。在一个实施例中，主机装置可直接连接到存储器装置100，但是在其它实施例中，主机装置可间接连接到存储器装置(例如，经由网络连接或通过中间装置)。
图2是示意性地说明根据本发明技术的实施例的存储器装置200的框图。存储器装置200可以是参考图1描述的存储器装置100的实例或包含存储器装置100的方面。存储器装置200可包含外围电路270、寄存器275(其可以是寄存器118的实例或包含所述寄存器118的方面)、组件276(其可以是组件119的实例或包含所述组件119的方面)、ECC电路280和存储器阵列250。外围电路270可包含参考图1描述的各个组件的方面。举例来说，外围电路270可包含命令/地址输入电路105、地址解码器110、命令解码器115和输入/输出电路160等等的方面。此外，存储器阵列250可以是参考图1描述的存储器阵列150的实例或包含存储器阵列150的方面。
存储器阵列250可包含配置成存储用户数据的第一部分260(例如，主阵列、用户数据平面)，和配置成在启用存储器装置200的ECC功能时存储与第一部分260的用户数据相关联的ECC数据的第二部分265(例如，ECC阵列、ECC平面、奇偶校验平面)。在一些实施例中，存储器阵列250可对应于存储器地址集，每一存储器地址对应于存储器阵列250的第一部分260和第二部分265。此外，在停用存储器装置的ECC功能时，第二部分265可配置成存储第二用户数据(例如，以增加可用于主机装置的存储空间)、元数据(例如，以在不引发读取存储元数据的模式寄存器的单独命令的情况下将元数据提供到主机装置)，或这两者。存储器装置中的元数据可指与存储器装置的操作方面相关联的数据，例如操作温度、时延设置、数据传输参数。如本文中所阐述，存储器装置200可将元数据存储在一或多个寄存器中，存储器装置的输出电路存取所述寄存器，例如经由直接从一或多个寄存器读取元数据的MRR命令。另外或替代地，存储器装置200可将元数据存储在存储器阵列250中(存储在第一部分260中或在停用ECC功能时存储在第二部分265中)。
在一些实施例中，第一部分260可占据存储器阵列250的大部分存储容量，例如大于90％的存储容量。此外，第二部分265可占据存储器阵列250的存储容量的相对微小但可观的部分，例如约5％到10％的存储容量。在其它实施例中，第一部分260可具有小于90％的容量(例如，75％、66％，或甚至50％或更小)，而第二部分265可对应地具有大于5％到10％的存储容量。因此，第一部分260与第二部分265之间的容量的相对分配仅为示例性目的，且对于所属领域的一般技术人员来说，任何分配将为可行的。在停用ECC功能且第二部分265配置成存储额外用户数据(例如，第二用户数据)时，存储器装置200可将存储器阵列250的整个存储容量(即，对应于第一部分260和第二部分265的整个存储容量)的约100％提供到主机装置。也就是说，除对应于第一部分260的存储容量(其可称为存储器装置的指定存储容量)之外，存储器装置200可将额外存储容量(即，对应于第二部分265的存储容量)提供到主机装置。
在启用存储器装置200的ECC功能时，在一些实施例中，第二部分265可能不可由主机装置存取。在这类实施例中，存储器装置200可从第一部分260输出用户数据，已根据在存储器装置200中实施的ECC算法使用存储在第二部分265中的ECC数据检查所述用户数据。举例来说，存储器装置200可使用存储在第二部分265中的八(8)个奇偶校验位对存储在第一部分260中的128位码字执行ECC功能，例如用户数据大小(例如，128位)与相关联于用户数据的ECC奇偶校验位大小(例如，8位)之间的十六(16)个的比。以此方式，主机装置可依赖于ECC功能(例如，在存储器装置200中实施的ECC算法)，而不对存储在第二部分265中的ECC数据进行存取。在一些实施例中，可基于存储器装置200的所需ECC功能(例如，检测码字中的第一数量的错误位、校正码字中的第二数量的错误位)而确定比(例如，第一部分260与第二部分265之间的容量的分配)。码字可指在存储器装置和系统的上下文中作为交易的单元的最小数据大小(例如，数据组块)。
在其它实施例中，第二部分265可由主机装置存取而不管ECC功能是启用还是停用，例如以在启用ECC功能时将ECC数据提供到主机装置，以在停用ECC功能时将额外存储容量(例如，通过将额外用户数据存储到第二部分265或从第二部分265检索额外用户数据)或元数据存储提供到主机装置。在一些实施例中，主机装置可修改与针对于存储器阵列250的存储器地址的存取命令(例如，读取命令、写入命令)相关联的一或多个引脚的状态，使得存储器装置200可基于一或多个引脚的状态而确定存取命令是针对第二部分265。在一些实施例中，一或多个引脚可以是不由其它存取命令使用的命令和地址引脚中的一个。在其它实施例中，一或多个引脚可以是到存储器装置200的额外引脚。
在主机装置从第二部分265存取ECC数据时(例如，在启用存储器装置200的ECC功能时)，存储器装置200可将从第二部分265检索的ECC数据提供到主机装置。在一些实施例中，主机装置可基于ECC数据而选择执行其自身的ECC功能。不同于裸片上ECC功能，主机装置可配置成对任何大小的用户数据(例如，用户数据大小的粒度)执行ECC功能。举例来说，主机装置可基于从第二部分265接收512位的ECC数据而对具有一千字节(8,192位)的用户数据执行其自身的ECC功能。在另一实例中，主机装置可使用存储在第二部分265处的8个奇偶校验位来对存储在第一部分260处的码字(例如，128位码字)执行ECC功能。在又一实例中，主机装置可使用存储在第二部分265处的对应数量的奇偶校验位(例如，16个奇偶校验位、24个奇偶校验位)来对存储在第一部分260处的任何数量的码字(例如，两(2)个码字、三(3)个码字)执行ECC功能。
在主机装置从第二部分265存取其它数据(例如，额外用户数据、元数据，或这两者)时(例如，在停用存储器装置200的ECC功能时)，主机装置可对用户数据执行其自身的ECC功能，其可与在存储器装置200中实施的ECC算法不同或相同。因此，用户数据(例如，第一部分260的用户数据、第二部分265的额外(第二)用户数据)可未由存储器装置200的ECC功能校正。这类未校正的用户数据可在错误特性和/或特征变化的情况下为主机装置提供优化和/或修改其ECC算法的机会。另外或替代地，第二部分265可配置成在停用存储器装置200的ECC功能时存储包括与存储器装置200的操作模式相关的信息的元数据，例如操作温度、与存取命令相关联的时延设置、用于数据传输的参数、测试模式或其组合。以此方式，存储器装置200可在主机装置使用修改存取命令存取第二部分265时提供元数据，而不必引发检索可另外存储在存储器装置200的各种寄存器(例如，模式寄存器)中的元数据的单独命令(例如，模式寄存器读取(MRR)命令)。
在一些实施例中，第二部分265可组织为物理地邻近(或极为接近)于第一部分260，使得可共享或有效地布置存储器装置200的支持第一部分260和第二部分265的特定组件(例如，行解码器140、列解码器145、读取/写入放大器155、感测放大器(SAMP))。在其它实施例中，第二部分265可组织为与第一部分260分离，使得第一部分260和第二部分265可彼此相对独立地操作，例如第一和第二部分具有单独的功率域、单独的控制路线和/或数据路径。
寄存器275(其也可称为模式寄存器)可配置成指示存储器装置200的ECC功能(例如，裸片上ECC功能)是启用还是停用。在一些实施例中，与存储器装置200耦合的主机装置可执行ECC功能，而不依赖于存储器装置200的裸片上ECC功能。在这些情况下，寄存器275可指示(例如，通过主机装置)裸片上ECC功能停用，使得存储器装置200可修改特定操作方面以将额外特征提供到主机装置。
组件276可配置成在激活组件276时阻止主机装置存取第二部分265。在一些实施例中，组件276可包含熔丝(或熔丝阵列)，且激活熔丝可包含使足以使得熔丝电学上打开(例如，编程)的电流量流动。在其它实施例中，组件276可包含寄存器(例如，模式寄存器)，其配置成存储阻止主机装置存取第二部分265的指示。
在启用ECC功能时，ECC电路280提供存储器装置200的ECC功能。ECC电路可与第二部分265耦合，且使用存储在第二部分265中的ECC数据针对存储在第一部分260中的第一用户可存取数据执行ECC功能。在一些实施例中，ECC电路280可配置成在第一部分260处的用户数据中检测两个或更多个错误和/或校正一或多个错误。举例来说，ECC电路280可检测用户数据中的两个错误位且校正一个错误位。在一些实施例中，ECC电路280可配置成指示用户数据包含大于其检测及校正能力的错误数量。
外围电路270可配置成针对第一突发长度(例如，BL16)与主机装置通信。可基于第一部分260的配置(例如，存储器阵列250的总体架构)、码字大小(例如，128位)或存储器装置200与主机装置之间的数据传输信道配置(例如，×8配置)等来确定第一突发长度。举例来说，BL16可用于经由八(8)个数据引脚(例如，八(8)个DQ引脚)并行地从第一部分260输出128位的码字。在一些情况下，第一部分260可配置成与第一突发长度(例如，BL16)兼容，且第二部分265可配置成与小于第一突发长度的第二突发长度(例如，BL8)兼容。举例来说，在主机装置存取存储器阵列250的第二部分265时，存储器装置200可从对应于第二突发长度(例如，BL8)的第二部分265检索数据。因此，外围电路270可配置成适应第一部分260与第二部分265之间的突发长度中的差异，例如通过在主机装置存取第二部分265时准备数据集，使得数据集可与已基于上文所描述的因素而确定的第一突发长度兼容。
图3是示意性地说明根据本发明技术的实施例的数据突发和对应位模式的框图。图3说明对应于第一突发长度(例如，BL16)的第一数据突发301。在一些实施例中，第一数据突发301可包含第二数据突发310和315的两个例子，所述第二数据突发各自可包含另外将足以填充第二较短突发长度(例如，BL8)的数据。此外，在一个实施例中，第二数据突发的第一例子310和第二数据突发的第二例子315可为连续的(例如，两者之间无间隔或间隙)。图3还说明位模式302和303。
位模式302可以是在主机装置存取存储器阵列250的第一部分260时通过数据引脚(例如，DQ引脚中的一个)传输的用户数据(例如，16位的数据)的实例或包含所述用户数据的方面。位模式302描绘可对应于第一突发长度(例如，BL16)的第一数据突发301的十六(16)个数据位。在一些实施例中，存储器装置200与主机装置之间的数据信道可配置成具有×8配置，使得八(8)个DQ引脚可在对应于十六(16)个突发长度BL16的时间段期间共同地携载128位码字。举例来说，第一位模式302可以是在主机装置存取存储器阵列250的第一部分260(例如，写入到所述第一部分或从所述第一部分读取)时针对于第一部分260的16位用户数据(例如，用于BL16的128位码字的16位部分1010101011001100)的实例。
位模式303可以是在主机装置存取存储器阵列250的第二部分265时通过数据引脚(例如，DQ引脚中的一个)传输的ECC数据、用户数据(例如，第二用户数据)或元数据的实例或包含ECC数据、用户数据或元数据的方面。一些位模式303可包含对应于第一突发长度(例如，BL16)的第一数据突发301的十六(16)个数据位。在一些实施例中，位模式303可包含位模式的第一例子320(例如，位模式的第一例子320-a到320-d)和位模式的第二例子325(例如，位模式的第二例子325-a到325-d)。举例来说，位模式303-a包含位模式的第一例子320-a和位模式的第二例子325-a，且位模式303-b包含位模式的第一例子320-b和位模式的第二例子325-b。位模式的第一例子320可对应于第二数据突发的第一例子310，且位模式的第二例子325可对应于第二数据突发的第二例子315。
如本文中所描述，存储器阵列250的第二部分265可配置成与小于第一突发长度(例如，BL16)的第二突发长度(例如，BL8)兼容。因此，第二部分265可支持位模式的第一例子320，但不支持位模式的第二例子325(反之亦然)，而存储器装置200与主机装置之间的数据信道可配置成用于第一突发长度(例如，BL16)。因此，在一些实施例中，存储器装置200(或主机装置)可从位模式的第一例子320(例如，位模式的第一例子320-a、位模式的第一例子320-b)产生位模式的第二例子325(例如，位模式的第二例子325-a、位模式的第二例子325-b)。举例来说，存储器装置200(或主机装置)可产生位模式的第二例子325-a(例如，10011001)，其是位模式的第一例子320-a(例如，10011001)的副本，例如位模式的第一例子320可与位模式的第二例子325一致。替代地，存储器装置200(或主机装置)可通过反转位模式的第一例子320-b(例如，10011001)的每一位来产生位模式的第二例子325-b(例如，01100110)。在这类实施例中，存储器装置200(或主机装置)可通过比较位模式的第一例子320与位模式的第二例子325来检查传输错误，其中在与位模式的第一例子320相关联的用户数据经由数据信道传输时，可发生传输错误。
在一些实施例中，存储器装置200(或主机装置)可配置成不从位模式的第一例子320产生位模式的第二例子325。在这类实施例中，位模式的第二例子(例如，位模式的第二例子325-d)可不包含任何数据，且存储器装置200(或主机装置)可降低功率消耗。换句话说，存储器装置200(或主机装置)可在对应于位模式的第一例子320的第二数据突发的第一例子310期间传送针对于存储器阵列250的第二部分265的数据(例如，ECC数据、第二用户数据、元数据)，且忽略对应于位模式的第二例子325的第二数据突发的第二例子315。此外，在一些实施例中，除第二数据突发的第一例子310之外，存储器装置200可配置成在第二数据突发的第二例子315期间传输另一元数据集(例如，第二元数据)。举例来说，存储器装置200可在第二数据突发的第一例子310期间传输位模式的第一例子(例如，位模式的第一例子320-d)，且在第二数据突发的第二例子315期间传输位模式的第二例子(例如，包含第二元数据的位模式的第二例子325-d)，如位模式303-d中所描绘。
虽然在前述实例实施例中，已描述及说明具有包含两个连续的BL8的第二数据突发的BL16的第一数据突发和包含十六(16)个位或八(8)个位的对应位模式，但在其它实施例中，可利用不同配置，所述不同配置具备具有除BL16以外的突发长度的第一数据突发、具有除BL8以外的突发长度的第二数据突发和对应位模式。举例来说，第一数据突发可具有BL24、BL32等等，其中的每一个可包含各种数量的第二数据突发，例如三(3)个BL8的第二数据突发以形成BL24的第一数据突发、六(6)个BL4的第二数据突发以形成BL24的第一数据突发、两(2)个BL16的第二数据突发以形成BL32的第一数据突发等等。因此，对应于数据突发的位模式也可不同于前述实例。此外，位模式的第一例子与第二例子之间的顺序可互换。举例来说，从位模式的第一例子产生的位模式的第二例子可先于位模式的第一例子。
图4是说明根据本发明技术的实施例的操作存储器装置的方法的总体概要的流程图400。流程图400可以是存储器装置200(或存储器装置200的外围电路270)可执行的方法的实例或包含所述方法的方面。这类存储器装置(例如，存储器装置100或200)可包含对应于存储器地址集的存储器阵列，其中所述集的每一存储器地址对应于配置成存储用户数据的存储器阵列的第一部分(例如，第一部分260)，且对应于配置成在启用存储器装置的ECC功能时存储与第一部分的用户数据相关联的ECC数据的存储器阵列的第二部分(例如，第二部分265)。此外，存储器阵列的第二部分可配置成在停用存储器装置的ECC功能时存储第二用户数据、元数据或这两者。存储器装置可包含配置成在激活组件时阻止主机装置存取第二部分的组件(例如，组件276)。另外或替代地，存储器装置可包含配置成指示ECC功能是启用还是停用的寄存器(例如，寄存器275)。
在步骤405处，存储器装置(例如，存储器装置200的外围电路270)可激活存储器阵列(例如，存储器阵列250)的行以打开(例如，激活)特定存储体(例如，图1的实例中的存储体0至15)中的行以供后续存取操作。在一些实施例中，外围电路270可与地址解码器110和/或行解码器140一起激活行。
在步骤410处，存储器装置可从主机装置接收存取命令。存取命令可以是写入命令或读取命令。在一些实施例中，外围电路270可与命令/地址输入电路105一起接收存取命令。此外，存储器装置可基于与命令相关联的命令和地址引脚的状态而确定针对于所述集的存储器地址的存取命令是配置成存取第一部分还是第二部分。举例来说，命令和地址引脚的状态(例如，CA状态)可对应于逻辑电平“0”，其指示存取命令是针对存储器阵列的第一部分(例如，第一部分260)。此外，命令和地址引脚的状态(例如，CA状态)可对应于逻辑电平“1”，其指示存取命令是针对存储器阵列的第二部分(例如，第二部分265)。
在步骤415处，存储器装置可基于确定存取命令是针对第一部分(例如，CA状态对应于逻辑电平“0”)而存取存储器阵列的第一部分(例如，第一部分260)。在存取命令是读取命令时，存储器装置可从存储器阵列的第一部分检索用户数据(例如，包含位模式302的用户数据)且针对第一突发长度(例如，BL16)将用户数据(例如，第一数据突发301)传输到主机装置。在存取命令是写入命令时，存储器装置可针对第一突发长度从主机装置接收用户数据且将用户数据存储在存储器阵列的第一部分处。
替代地，在步骤420处，存储器装置可基于确定存取命令是针对第二部分(例如，CA状态对应于逻辑电平“1”)而存取存储器阵列的第二部分(例如，第二部分265)。在存取命令是读取命令时，存储器装置可从存储器阵列的第二部分检索包含ECC数据、用户数据(例如，第二用户数据)、元数据或其任何组合的第一数据集。在一些实施例中，存储器装置可从一或多个寄存器或其中配置成存储元数据的其它组件检索元数据。在一些实施例中，第一数据集可包含位模式的第一例子(例如，位模式的第一例子320)。此外，存储器装置可从第一数据集产生第二数据集。在一些实施例中，第二数据集可包含来自如参考图3描述的位模式的第一例子320的位模式的第二例子(例如，位模式的第二例子325)。
仍参考步骤420，存储器装置可将用于第一突发长度(例如，BL16)的第一部分(例如，BL8)的第一数据集(例如，第二数据突发的第一例子310)传输到主机装置。随后，存储器装置可将用于第一突发长度(例如，BL16)的第二部分(例如，BL8)的第二数据集(例如，第二数据突发的第二例子315)传输到主机装置。在一些实施例中，第二数据集可紧接在第一数据集之后传输，例如在传输第一数据集与第二数据集之间无间隔或间隙，使得可针对第一突发长度(例如，BL16)传输第一数据集和第二数据集。在一些实施例中，存储器装置可在传输用于第一突发长度(例如，BL16)的第一部分(例如，BL8)的第一数据集(例如，第二数据突发的第一例子310)之后传输用于第一突发长度(例如，BL16)的第二部分(例如，BL8)的元数据(例如，第二元数据)。可能已从存储器装置的其它寄存器或组件(例如，除寄存器275以外的寄存器、除组件276以外的组件)检索元数据(例如，第二元数据)。
在存取命令是写入命令时，存储器装置可从主机装置接收包含用户数据(例如，第二用户数据)的数据突发(例如，第一数据突发301)。在一些实施例中，用户数据可对应于数据突发的第一部分(例如，第二数据突发的第一例子310)。在其它实施例中，用户数据可对应于数据突发的第二部分(例如，第二数据突发的第二例子315)。在一些实施例中，存储器装置可通过比较第二数据突发的第一例子310中包含的位模式的第一例子(例如，位模式的第一例子320)与第二数据突发的第二例子315中包含的位模式的第二例子(例如，位模式的第二例子325)来检查与用户数据相关联的传输错误。随后，存储器装置可将用户数据(例如，第二用户数据)存储在存储器阵列的第二部分(例如，第二部分265)处。在一些实施例中，在存取命令是写入命令时，存储器装置可接收包含先前传输到主机装置的元数据的数据突发。在一些实施例中，存储器装置可从主机装置接收写入命令，所述写入命令指示检索元数据(例如，存储在一或多个寄存器中的元数据)以及将所检索元数据存储在存储器阵列中。在这类实施例中，主机装置可设置与用于这类指示的写入命令相关联的存储器装置的一或多个引脚(例如，命令和地址引脚、CA引脚)的状态。
在一些实施例中，存储器装置可在存取第二部分之前确定主机装置可基于存储器装置的组件(例如，组件276)的状态而存取第二部分，其中组件可配置成在激活组件时阻止主机装置存取第二部分。在一些实施例中，组件可包含熔丝(例如，熔丝阵列)。另外或替代地，组件可包含另一寄存器(例如，除寄存器275以外)。
在步骤425处，存储器装置(例如，存储器装置200的外围电路270)可预充电存储器阵列(例如，存储器阵列250)的行以去激活特定存储体中的开放行(或所有存储体中的开放行)。因此，存储体变得可用于(例如，在闲置状态中)后续行激活(例如，可发出另一存取命令)。在一些实施例中，外围电路270可与地址解码器110和/或行解码器140一起预充电行。
图5是具有根据本发明技术的实施例配置的存储器装置500的系统501的框图。存储器装置500可以是参考图1和2描述的存储器装置100或200的实例或包含所述存储器装置的方面。如所展示，存储器装置500包含主存储器502(例如，DRAM、NAND快闪、NOR快闪、FeRAM、PCM等)和可操作地耦合到主机装置508(例如，上游中央处理器(CPU))的控制电路506。主存储器502可以是参考图1和2描述的存储器阵列150或250的实例或包含所述存储器阵列的方面。此外，控制电路506可以是参考图2描述的外围电路270的实例或包含所述外围电路的方面。主存储器502包含多个存储器单元520，其各自包含多个存储器单元。存储器单元520可以是个别存储器裸片、单个存储器裸片中的存储器平面、与硅穿孔(TSV)竖直地连接的存储器裸片的堆叠等。举例来说，在一个实施例中，存储器单元520中的每一个可由半导体裸片形成且与其它存储器单元裸片布置在单个装置封装中。在其它实施例中，多个存储器单元520可共同地处于单个裸片上和/或跨多个装置封装分布。在一些实施例中，存储器单元520还可细分为存储器区528(例如，存储体、存储排、信道、块、页等)。
存储器单元可包含例如配置成永久地或半永久地存储数据的浮动栅极、电荷捕获、相位改变、电容式、铁电、磁阻式和/或其它合适的存储元件。主存储器502和/或个别存储器单元520还可包含其它电路组件，例如复用器、解码器、缓冲器、读取/写入驱动器、地址寄存器、数据输出/数据输入寄存器等，其用于存取和/或编程(例如，写入)存储器单元和其它功能，例如用于处理信息和/或与控制电路506或主机装置508通信。虽然出于说明的目的在所说明的实施例中展示某一数目的存储器单元、行、列、区和存储器单元，但存储器单元、行、列、区和存储器单元的数目可变化，且在其它实施例中，相比于所说明的实例中所展示，在比例上可更大或更小。举例来说，在一些实施例中，存储器装置500可包含仅一个存储器单元520。替代地，存储器装置500可包含两个、三个、四个、八个、十个或更多(例如，16、32、64或更多)存储器单元520。虽然存储器单元520在图5中展示为各自包含四个存储器区528，但在其它实施例中，每一存储器单元520可包含一个、两个、三个、八个或更多(例如，16、32、64、100、128、256或更多)存储器区。
在一个实施例中，控制电路506可与主存储器502(例如，包含命令/地址/时钟输入电路、解码器、电压和定时发生器、输入/输出电路等)设置于同一裸片上。在另一实施例中，控制电路506可以是微控制器、专用逻辑电路(例如，现场可编程门阵列(FPGA)、专用集成电路(ASIC)、存储器裸片上的控制电路等)，或其它合适的处理器。在一个实施例中，控制电路506可包含处理器，其配置成执行存储在存储器中的指令以执行各种过程、逻辑流程以及例程以用于控制存储器装置500的操作，所述操作包含管理主存储器502以及处置存储器装置500与主机装置508之间的通信。在一些实施例中，控制电路506可包含嵌入式存储器，其具有用于存储例如行计数器、存储体计数器、存储器指针、所提取数据等的存储器寄存器。在本发明技术的另一实施例中，存储器装置500可不包含控制电路，且可实际上依赖于外部控制(例如，由主机装置508或由与存储器装置500分离的处理器或控制器提供)。
主机装置508可为能够利用存储器暂时或永久地存储信息的数个电子装置中的任一个，或其组件。举例来说，主机装置508可以是计算装置，例如桌面或便携式计算机、服务器、手持式装置(例如，移动电话、平板计算机、数字阅读器、数字媒体播放器)，或其某个组件(例如，中央处理单元、协处理器、专用存储器控制器等)。主机装置508可以是联网装置(例如，交换机、路由器等)或数字图像、音频和/或视频的记录器、车辆、电器、玩具，或数个其它产品中的任一个。在一个实施例中，主机装置508可直接连接到存储器装置500，但是在其它实施例中，主机装置508可间接连接到存储器装置(例如，经由网络连接或通过中间装置)。
在操作中，控制电路506可直接写入或以其它方式编程(例如，擦除)主存储器502的各种存储器区。控制电路506经由主机装置总线或接口510与主机装置508通信。在一些实施例中，主机装置总线或接口510可配置成携载具有预定突发长度的数据突发。举例来说，主机装置总线或接口510可携载具有第一突发长度(例如，BL16)的数据突发。在一些实施例中，主机装置508和控制电路506可经由专用存储器总线(例如，DRAM总线)通信。在其它实施例中，主机装置508和控制电路506可经由串行接口通信，所述串行接口例如串行附接的SCSI(SAS)、串行AT附件(SATA)接口、外围组件互连高速(PCIe)或其它合适的接口(例如，并行接口)。主机装置508可将各种请求(呈例如包或包流的形式)发送到控制电路506。请求可包含用以读取、写入、擦除、传回信息和/或执行特定操作(例如，刷新操作、TRIM操作、预充电操作、激活操作、耗损均衡操作、垃圾收集操作等)的命令。
在一些实施例中，控制电路506可配置成在多个存储器单元520中跟踪在主存储器502中(例如，控制电路506的嵌入式存储器中的寄存器或表中)执行的操作(例如，读取操作、写入操作、擦除操作、激活操作等)以促进按需执行刷新操作。在此方面，控制电路506可配置成比较不同存储器单元520经历的操作的数目或速率且基于存储器单元520经历的操作的数目或速率之间的比较而对存储器单元520执行或调度刷新操作。替代地，控制电路506可配置成基于每一存储器单元520与一或多个预定阈值(例如，阈值操作数目、阈值操作速率等)的比较而对存储器单元520执行或调度刷新操作。因此，由于不同单元520可经历乱序刷新操作的自由度，作为超出阈值数目或速率的操作的目标的存储器单元520可比另一单元520更频繁地刷新。
在一些实施例中，存储器装置500可包含对应于存储器地址集的存储器阵列，其中所述集的每一存储器地址对应于配置成存储用户数据的存储器阵列的第一部分且对应于存储器阵列的第二部分，所述存储器阵列的第二部分配置成在启用存储器装置的ECC功能时存储与第一部分的用户数据相关联的ECC数据，且在停用存储器装置的ECC功能时存储第二用户数据、与存储器装置相关联的元数据或这两者。在一些实施例中，主机装置508可配置成设置存储器装置的一或多个引脚的状态(例如，指定以接收如参考图1描述的与存取命令相关联的命令信号CMD和地址信号ADDR的一或多个引脚)，其指示定址到存储器地址集中的存储器地址的命令的存取类型。在一些实施例中，存储器装置500可配置成从主机装置接收定址到存储器地址的命令；响应于从主机装置接收到的命令且基于一或多个引脚的状态而存取存储器阵列的第二部分；以及响应于命令而利用主机装置将数据传送到存储器阵列的第二部分或从所述第二部分传送数据。
在一些实施例中，命令可以是读取命令且存储器装置500可传输用于突发长度(例如，BL16)的数据集，所述数据集包含ECC数据、第二用户数据、元数据或其任何组合，且主机装置可进一步配置成通过比较数据集的第一部分与数据集的第二部分来检查传输错误。在一些实施例中，命令可以是写入命令且主机装置可传输用于突发长度的包含第二用户数据的数据集，且存储器装置可进一步配置成通过比较数据集的第一部分与数据集的第二部分来检查传输错误。在一些实施例中，数据集的第一部分可对应于突发长度的前一半，且数据集的第二部分可对应于突发长度的后一半。
图6是说明根据本发明技术的实施例的操作存储器装置的方法的流程图600。流程图600可以是存储器装置200(或存储器装置200的外围电路270)可如参考图2和3所描述执行的方法的实例或包含所述方法的方面。这类存储器装置(例如，存储器装置100或200)可包含对应于存储器地址集的存储器阵列，其中所述集的每一存储器地址对应于配置成存储用户数据的存储器阵列的第一部分(例如，第一部分260)，且对应于配置成在启用存储器装置的ECC功能时存储与第一部分的用户数据相关联的ECC数据的存储器阵列的第二部分(例如，第二部分265)。此外，存储器阵列的第二部分可配置成在停用存储器装置的ECC功能时存储第二用户数据、元数据或这两者。存储器装置可包含配置成在激活组件时阻止主机装置存取第二部分的组件(例如，组件276)。
方法包含在包含对应于存储器地址集的存储器阵列的存储器装置处从主机装置接收命令，每一存储器地址对应于配置成存储用户数据的存储器阵列第一部分，且对应于配置成在启用存储器装置的ECC功能时存储与第一部分的用户数据相关联的ECC数据的存储器阵列的第二部分(框610)。根据本发明技术的一个方面，可由外围电路(例如，图2的外围电路270)或控制电路(例如，图5的控制电路506)与如参考图1描述的命令/地址输入电路105一起执行框610的接收特征。
方法进一步包含响应于从主机装置接收到的命令且基于指示由命令针对的存取类型的存储器装置的一或多个引脚的状态而存取存储器阵列的第二部分(框615)。根据本发明技术的一个方面，可由外围电路(例如，图2的外围电路270)或控制电路(例如，图5的控制电路506)与如参考图1描述的行解码器140和列解码器145一起执行框615的存取特征。
方法进一步包含响应于命令而利用主机装置将数据传送到存储器阵列的第二部分或从所述第二部分传送数据(框620)。根据本发明技术的一个方面，可由外围电路(例如，图2的外围电路270)或控制电路(例如，图5的控制电路506)与如参考图1描述的输入/输出电路160一起执行框620的传送特征。
方法可进一步包含在存取第二部分之前确定可基于存储器装置的组件(例如，组件276)的状态由主机装置存取第二部分，其中组件配置成在激活组件时阻止主机装置存取第二部分(框625)。根据本发明技术的一个方面，可由外围电路(例如，图2的外围电路270)或控制电路(例如，图5的控制电路506)执行框625的确定特征。
应注意，上文所描述的方法描述了可能的实施方案，且操作和步骤可经重新布置或以其它方式修改，且其它实施方案是可能的。此外，可组合来自方法中的两个或更多个的实施例。
可使用多种不同技术和技艺中的任一个来表示本文中所描述的信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。一些图式可将信令说明为单个信号；然而，所属领域的一般技术人员应理解，信号可表示信号的总线，其中总线可具有各种位宽度。
本文中所论述的包含存储器装置的装置可形成在半导体衬底或裸片，例如硅、锗、硅锗合金、砷化镓、氮化镓等上。在一些情况下，衬底为半导体晶片。在其它情况下，衬底可以是绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可通过使用包含但不限于磷、硼或砷的各种化学物质的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂方法执行掺杂。
本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合来实施。其它实例和实施方案在本公开和所附权利要求书的范围内。实施功能的特征还可物理上位于各种位置处，包含经分布以使得功能的部分在不同物理位置处实施。
如本文中所使用，包含在权利要求书中，如在项列表(例如，后加例如“中的至少一个”或“中的一或多个”的短语的项列表)中所使用的“或”指示包含端点的列表，使得例如A、B或C中的至少一个的列表意指A或B或C或AB或AC或BC或ABC(即，A和B和C)。另外，如本文中所使用，短语“基于”不应理解为提及封闭条件集。举例来说，在不脱离本公开的范围的情况下，描述为“基于条件A”的示例性步骤可基于条件A和条件B两者。换句话说，如本文中所使用，短语“基于”应同样地解释为短语“至少部分地基于”。
从上文中将了解，本文中已经出于说明的目的描述了本发明的具体实施例，但是可以在不偏离本发明的范围的情况下进行各种修改。相反，在以上描述中，论述了众多具体细节以提供对本发明技术的实施例的透彻及启发性描述。然而，相关领域的技术人员将认识到，可在并无具体细节中的一或多个的情况下实践本公开。在其它情况下，未展示或未详细地描述通常与存储器系统及装置相关联的众所周知的结构或操作，以避免混淆技术的其它方面。一般来说，应理解，除了本文中所公开的那些具体实施例之外的各种其它装置、系统和方法可在本发明技术的范围内。

Claims (19)

1.一种设备，其包括：
存储器阵列，其对应于多个存储器地址，每一存储器地址对应于配置成存储第一用户数据的所述存储器阵列的第一部分且对应于所述存储器阵列的第二部分，所述存储器阵列的第二部分配置成1)在启用所述设备的错误校正码(ECC)功能时存储与所述第一用户数据相关联的ECC数据且2)在停用所述ECC功能时存储第二用户数据或与所述设备相关联的元数据，或这两者；以及
电路，其配置成：
从主机装置接收针对于所述存储器阵列的命令，其中所述命令包含指示所述命令是针对所述存储器阵列的所述第一部分还是所述第二部分的至少一个位；
响应于从所述主机装置接收到的所述命令而存取所述存储器阵列的所述第二部分；以及
响应于所述命令而利用所述主机装置将所述ECC数据、所述第二用户数据或所述元数据中的至少一个传送到所述存储器阵列的所述第二部分或从所述第二部分传送所述ECC数据、所述第二用户数据或所述元数据中的至少一个。
2.根据权利要求1所述的设备，其进一步包括：
寄存器，其配置成指示所述ECC功能是启用还是停用。
3.根据权利要求1所述的设备，其进一步包括：
组件，其配置成在激活所述组件时阻止所述主机装置存取所述第二部分。
4.根据权利要求3所述的设备，其中所述组件包含配置成在激活所述组件时编程的熔丝。
5.根据权利要求1所述的设备，其中所述电路配置成在所述命令配置成存取所述第一部分时针对第一突发长度与所述主机装置通信，且在所述命令配置成存取所述第二部分时针对小于所述第一突发长度的第二突发长度与所述主机装置通信。
6.根据权利要求1所述的设备，其中所述电路进一步配置成由从所述第二部分检索的第一数据集产生第二数据集，所述第一数据集包括所述ECC数据、所述第二用户数据或所述元数据中的所述至少一个。
7.根据权利要求6所述的设备，其中所述第二数据集配置成检查所述第一数据集中的传输错误。
8.一种方法，其包括：
在包含对应于多个存储器地址的存储器阵列的存储器装置处从主机装置接收命令，每一存储器地址对应于配置成存储第一用户数据的所述存储器阵列的第一部分且对应于所述存储器阵列的第二部分，所述存储器阵列的第二部分配置成1)在启用所述存储器装置的错误校正码(ECC)功能时存储与所述第一用户数据相关联的ECC数据且2)在停用所述ECC功能时存储第二用户数据或与所述存储器装置相关联的元数据，或这两者，其中所述命令包含指示所述命令是针对所述存储器阵列的所述第一部分还是所述第二部分的至少一个位；
响应于从所述主机装置接收到的所述命令而存取所述存储器阵列的所述第二部分；以及
响应于所述命令而利用所述主机装置将所述ECC数据、所述第二用户数据或所述元数据中的至少一个传送到所述存储器阵列的所述第二部分或从所述第二部分传送所述ECC数据、所述第二用户数据或所述元数据中的至少一个。
9.根据权利要求8所述的方法，其进一步包括：
在存取所述第二部分之前确定能够基于所述存储器装置的组件的状态由所述主机装置存取所述第二部分，所述组件配置成在激活所述组件时阻止所述主机装置存取所述第二部分。
10.根据权利要求8所述的方法，其进一步包括：
从所述第二部分检索所述ECC数据、所述第二用户数据或所述元数据中的所述至少一个，其中从所述主机装置接收到的所述命令包括读取命令。
11.根据权利要求10所述的方法，其进一步包括：
传输用于第一突发长度的一部分的所述ECC数据、所述第二用户数据或所述元数据中的所述至少一个，其中所述存储器装置配置成在所述命令配置成存取所述存储器阵列的所述第一部分时针对所述第一突发长度与所述主机装置通信。
12.根据权利要求10所述的方法，其进一步包括：
传输用于小于第一突发长度的第二突发长度的所述ECC数据、所述第二用户数据或所述元数据中的所述至少一个，其中所述存储器装置配置成在所述命令配置成存取所述存储器阵列的所述第一部分时针对所述第一突发长度与所述主机装置通信，且在所述命令配置成存取所述存储器阵列的所述第二部分时针对所述第二突发长度与所述主机装置通信。
13.根据权利要求8所述的方法，其进一步包括：
从所述存储器阵列的所述第二部分检索第一数据集，所述第一数据集包含所述ECC数据、所述第二用户数据或所述元数据中的所述至少一个，其中所述命令包括读取命令；以及
从所述第一数据集产生第二数据集，其中所述第二数据集配置成检查所述第一数据集中的传输错误。
14.根据权利要求13所述的方法，其进一步包括：
针对第一突发长度传输所述第一数据集和所述第二数据集，其中所述存储器装置配置成在所述命令配置成存取所述存储器阵列的所述第一部分时针对所述第一突发长度与所述主机装置通信。
15.根据权利要求8所述的方法，其进一步包括：
将与写入命令相关联的所述第二用户数据存储在所述存储器阵列的所述第二部分中，其中所述命令包括所述写入命令。
16.一种存储器系统，其包括：
主机装置；以及
存储器装置，其包含：
存储器阵列，其对应于多个存储器地址，每一存储器地址对应于配置成存储第一用户数据的所述存储器阵列的第一部分且对应于所述存储器阵列的第二部分，所述存储器阵列的第二部分配置成1)在启用所述存储器装置的错误校正码(ECC)功能时存储与所述第一用户数据相关联的ECC数据且2)在停用所述存储器装置的所述ECC功能时存储第二用户数据或与所述存储器装置相关联的元数据，或这两者；
其中所述主机装置配置成包含定址到所述存储器地址的命令中的至少一个位，所述至少一个位指示所述命令是针对所述存储器阵列的所述第一部分还是所述第二部分，且
其中所述存储器装置配置成：
从所述主机装置接收所述命令；
响应于从所述主机装置接收到的所述命令而存取所述存储器阵列的所述第二部分；以及
响应于所述命令而利用所述主机装置将所述ECC数据、所述第二用户数据或所述元数据中的至少一个传送到所述存储器阵列的所述第二部分或从所述第二部分传送所述ECC数据、所述第二用户数据或所述元数据中的至少一个。
17.根据权利要求16所述的存储器系统，其中所述命令是读取命令且所述存储器装置传输数据集，所述数据集包含所述ECC数据、所述第二用户数据或所述元数据中的所述至少一个，且其中所述主机装置进一步配置成通过比较所述数据集的第一部分与所述数据集的第二部分来检查传输错误。
18.根据权利要求16所述的存储器系统，其中所述命令是写入命令且所述主机装置传输包含所述第二用户数据的数据集，且其中所述存储器装置进一步配置成通过比较所述数据集的第一部分与所述数据集的第二部分来检查传输错误。
19.根据权利要求18所述的存储器系统，其中所述主机装置传输用于突发长度的所述数据集，其中所述数据集的所述第一部分对应于所述突发长度的前一半，且其中所述数据集的所述第二部分对应于所述突发长度的后一半。
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