TWI502601B - 混合式錯誤修復方法及其記憶體裝置 - Google Patents

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Description

混合式錯誤修復方法及其記憶體裝置
本揭露是有關於一種混合式錯誤修復方法及其記憶體裝置。
動態隨機存取記憶體(Dynamic Random-Access Memory，DRAM)被廣泛使用在各種電子產品中，其儲存細胞(stored cell)是以一個電容以及一個電晶體所構成。然而由於在電容中所儲存的電荷，因為漏電流(leakage current)的作用影響之下，導致儲存電荷流失，因此造成資料流失。為了要維持DRAM所儲存的資料完整性，復新(refresh)為DRAM無論處於工作模式(work mode)或是閒置模式(standby mode)下必要進行的動作。以一般DRAM的操作型態而言，其往往是在一小段時間裡處於連續存取的工作模式之後，後面緊跟著一長段的閒置模式。以行動裝置中的DRAM為例，其處於閒置模式的時間約佔整個電池生命週期的80%，且其所消耗的功率約佔整體系統處於閒置狀態時的30%。據此，DRAM在閒置模式下的功率消耗多寡，對於行 動裝置所能維持的待機時間長短有著重大的影響。
圖1是根據一範例實施例所繪示的一種DRAM在不同溫度下量測到其處於閒置狀態的平均消耗電流的示意圖。請參照圖1，此範例實施例是採用“Micron 2Gb DDR3-1333”(商品名)的DRAM進行量測。其中漏電流值乃是藉由將DRAM的復新週期(refresh period)調整到無限大而推算得到的數字。而進行復新動作時，因其讀寫動作所產生的復新電流(refresh current)值，則是由所量測到的閒置狀態電流值減去漏電流值得到。如圖1所示，復新電流在不同的溫度下均佔DRAM處於閒置模式下所消耗之電流中不小的比例。因此，若能減少DRAM因復新動作所產生的復新功耗，這將對行動裝置所能延長之電池持續待機時間有著顯著地幫助。
本揭露提供一種混合式錯誤修復方法及使用此方法的記憶體裝置，可在保持儲存資料正確性的前提下，有效地降低動態隨機存取記憶體的復新功率消耗。
本揭露的具混合式錯誤修復能力的記憶體裝置，其包括動態隨機存取記憶體元件、模式暫存器以及混合式錯誤更正碼與冗餘模組。其中，當動態隨機存取記憶體元件進入閒置模式時，模式暫存器切換動態隨機存取記憶體元件交由混合式錯誤更正碼與冗餘模組控制。混合式錯誤更正碼與冗餘模組耦接至動態隨機 存取記憶體元件與模式暫存器。當動態隨機存取記憶體元件交由混合式錯誤更正碼與冗餘模組控制後，混合式錯誤更正碼與冗餘模組在原始的復新週期下，對動態隨機存取記憶體元件作連續讀取資料的動作，並產生錯誤更正碼的同位位元資料。然後，混合式錯誤更正碼與冗餘模組逐漸延長動態隨機存取記憶體元件的復新週期，並使用之前產生的同位位元資料進行錯誤辨識處理，以定址動態隨機存取記憶體元件發生資料維持錯誤的錯誤位元資料，直至找到使用混合式錯誤更正碼與冗餘模組而能支援之最大可允許復新週期。動態隨機存取記憶體元件便採用此一延長的復新週期，以降低其在閒置模式時的復新功率消耗。在動態隨機存取記憶體元件由閒置模式回到工作模式之前，混合式錯誤更正碼與冗餘模組藉由錯誤位元修復模組與錯誤更正碼模組來進行錯誤修復處理，並將已更正資料寫入動態隨機存取記憶體元件中。
本揭露的混合式錯誤修復方法適用於具有動態隨機存取記憶體元件的記憶體裝置。此方法包括下列步驟。當動態隨機存取記憶體元件進入閒置模式時，切換動態隨機存取記憶體元件交由記憶體裝置的混合式錯誤更正碼與冗餘模組控制。混合式錯誤更正碼與冗餘模組在原始的復新週期下，對動態隨機存取記憶體元件作連續讀取資料的動作，並產生錯誤更正碼的同位位元資料。然後，混合式錯誤更正碼與冗餘模組逐漸延長動態隨機存取記憶體元件的復新週期，並使用之前產生之同位位元資料進行錯誤辨識處理，以定址動態隨機存取記憶體元件發生資料維持錯誤 的錯誤位元資料。上述動作將被不斷地重複，直至找到使用混合式錯誤更正碼與冗餘模組而能支援之最大可允許復新週期。動態隨機存取記憶體元件便採用此一延長的復新週期，以降低其在閒置模式時的復新功率消耗。在動態隨機存取記憶體元件由閒置模式回到工作模式之前，混合式錯誤更正碼與冗餘模組藉由錯誤位元修復模組與錯誤更正碼模組進行錯誤修復處理，並將已更正資料寫入動態隨機存取記憶體元件中。
基於上述，本揭露所提供的混合式錯誤修復方法及使用此方法的記憶體裝置，使記憶體裝置在進入閒置狀態時，其動態隨機存取記憶體元件可以在保持儲存資料正確性的前提下，有效地降低其必須進行復新動作的頻率，以致於減少動態隨機存取記憶體的復新功率消耗，藉此延長具備此記憶體裝置的電子產品的待機時間。
為讓本揭露的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
400‧‧‧記憶體裝置
410‧‧‧動態隨機存取記憶體元件
420‧‧‧模式暫存器
430‧‧‧混合式錯誤更正碼與冗餘模組
432‧‧‧錯誤更正碼模組
434‧‧‧錯誤位元修復模組
436‧‧‧控制電路
438‧‧‧修正器
440‧‧‧多工器
450‧‧‧記憶體控制器
500‧‧‧錯誤位元修復表
502‧‧‧有效位元欄位
504‧‧‧錯誤位元位置欄位
506‧‧‧位元資料欄位
508‧‧‧列位址欄位
510‧‧‧行位址欄位
512‧‧‧位元位址欄位
802‧‧‧及(AND)閘
804‧‧‧互斥(XOR)閘
tREF ‧‧‧原始復新週期
tREF1 ‧‧‧第一復新週期
tREF2 ‧‧‧第二復新週期
M1~M4‧‧‧HEAR狀態
PD[W-1：0]‧‧‧位置資料向量
D[W-1：0]‧‧‧資料向量
BCV[W-1：0]‧‧‧位元更正向量
S602~S622‧‧‧混合式錯誤修復方法的各步驟
圖1是根據一範例實施例所繪示的一種DRAM在不同溫度下量測到其處於閒置狀態的平均消耗電流的示意圖。
圖2是根據一範例實施例所繪示的一種DRAM的儲存細胞的資料維持時間分布圖。
圖3是根據一範例實施例所繪示的一種DRAM的資料維持錯誤的量測結果示意圖。
圖4是根據本揭露一範例實施例所繪示的一種具混合式錯誤修復能力的記憶體裝置的方塊圖。
圖5是根據本揭露一範例實施例所繪示的一種錯誤位元修復表的示意圖。
圖6是根據本揭露一範例實施例所繪示的一種混合式錯誤修復方法的流程圖。
圖7是根據本揭露一範例實施例所繪示的DRAM元件410與HEAR模組430的操作狀態變化示意圖。
圖8是根據本揭露一範例實施例所繪示的錯誤位元修復模組434的電路圖。
為了要減少動態隨機存取記憶體(Dynamic Random-Access Memory，DRAM)的復新功耗(refresh power)，可由延長DRAM的復新週期來達成。DRAM的復新週期取決於其中最易漏電的儲存細胞允許的資料維持時間(data retention time)。圖2是根據一範例實施例所繪示的一種DRAM的儲存細胞的資料維持時間分布圖。請參照圖2，大部分的儲存細胞會落在資料維持時間的主要分布區域(main distribution)A內，只有少部分的儲存細胞的資料維持時間會落在次要分布區域(tail distribution)B內。以圖2的分布圖為例，此DRAM所能允許的原始復新週期應為週期tREF 。假設延長DRAM的復新週期至第一復新週期tREF1 時，在DRAM的每一列(row)中發生資料維持錯誤(data retention error)的儲存細胞總數都小於或等於1，因此可以利用具備一位元(1-bit)錯誤修正能力的錯誤更正碼(Error Correction Code，ECC)方法，來為DRAM中的每一列進行編碼保護動作。如此可使整個DRAM在延長其復新週期為第一復新週期tREF1 的情況下，不僅減少其整體的復新功耗，仍能維持整個儲存資料的完整性。同理，當DRAM的復新週期延長到第二復新週期tREF2 時，假設其在每一列中出現資料維持錯誤的儲存細胞總數都小於或等於2，則必須使用具備二位元(2-bit)錯誤修正能力的錯誤更正碼方法，來為DRAM中的每一列進行編碼保護的動作。
由此可見，當運用錯誤更正碼方法來為DRAM進行延長其復新週期的動作時，其所能延長復新週期的長短，取決於所採用的錯誤更正碼的修復錯誤能力。然而，當採用具備較多位元錯誤修復能力的錯誤更正碼時，相對地就需要較多的同位位元(parity bit)，導致產生更多源自於同位位元的漏電流，以及更多因同位位元數目增加而造成的復新功耗的增加等負面效應。
圖3是根據一範例實施例所繪示的一種DRAM的資料維持錯誤的量測結果示意圖。詳細地說，圖3是在不同溫度條件下進行延長DRAM的復新週期，並記錄DRAM的每一列儲存細胞中出現資料維持錯誤的個數成長情形。請參照圖3，溫度為25℃時， 當復新週期延長到第一個列出現有三個資料維持錯誤時，所有發生資料維持錯誤的列其總數約有8000列。其中每列出現兩個錯誤的情形僅有84列。也就是說，當復新週期延長到DRAM中每一列至多出現兩個資料維持錯誤時，大部分的錯誤列僅發生一位元的資料維持錯誤；僅非常少部分的錯誤列出現兩位元的資料維持錯誤。但是，若僅僅使用錯誤更正碼技術來維持如此復新週期，就需要使用具備更正兩位元錯誤的錯誤更正碼。相對於僅僅使用具更正一位元錯誤的錯誤更正碼，更正兩位元錯誤的錯誤更正碼需要增加許多的同位位元資料(parity data)，但這僅僅為了用來修復少量出現兩位元資料維持錯誤的錯誤列。因此，單純使用錯誤更正碼技術的效率並不佳。
有鑑於此，為了權衡使用錯誤更正碼方法來減少DRAM的復新功耗，本揭露同時考量最大化其錯誤更正碼的修正錯誤能力，以及最小化其所需的同位位元而產生的影響。本揭露提出了混合式錯誤更正碼與冗餘(Hybrid ECC and Redundancy，HEAR)技術來降低DRAM在閒置模式時的功率消耗。為了使本揭露的內容更為明瞭，以下列舉實施例作為本揭露確實能夠據以實施的範例。
圖4是根據本揭露一範例實施例所繪示的一種具混合式錯誤修復能力的記憶體裝置的方塊圖。請參照圖4，在本範例實施例中，具混合式錯誤修復能力的記憶體裝置400(以下簡稱為記憶體裝置400)包括動態隨機存取記憶體元件(以下簡稱為DRAM 元件)410、模式暫存器(mode register)420、混合式錯誤更正碼與冗餘模組430以及多工器440。其中，記憶體裝置400更可耦接至記憶體控制器450。需說明的是，在另一範例實施例中，DRAM元件410例如可置換為DRAM核心陣列(core array)，記憶體控制器450例如可置換為DRAM週邊電路。
以下對記憶體裝置400的各構件及其功能進行詳細說明：
當DRAM元件410進入閒置模式時，模式暫存器420用以切換DRAM元件410交由混合式錯誤更正碼與冗餘模組430控制。反之，當DRAM元件410進入工作模式時，模式暫存器420用以將DRAM元件410切換交由記憶體控制器450控制。詳細地說，模式暫存器420例如是透過多工器440耦接至DRAM元件410，當模式暫存器420接收到切換DRAM元件410為閒置模式或工作模式的指令時，則藉由控制多工器440來進行切換動作。
混合式錯誤更正碼與冗餘模組430耦接至DRAM元件410、模式暫存器420以及多工器440。本範例實施例的混合式錯誤更正碼與冗餘模組430是採用混合錯誤更正碼及冗餘(Hybrid ECC and Redundancy，HEAR)技術，因此以下簡稱為HEAR模組430。當DRAM元件410交由HEAR模組430控制後，HEAR模組430在原始的復新週期下，對DRAM元件410作連續讀取資料的動作，並產生錯誤更正碼的同位位元資料。然後，HEAR模組430逐漸延長DRAM元件410的復新週期，並使用之前產生的同位位元資料進行錯誤辨識處理，據以定址DRAM元件410發生資 料維持錯誤的錯誤位元資料。上述動作將被不斷地重複，直至找到使用HEAR模組430而能支援之可允許延長的復新週期。DRAM元件410便採用此一延長的復新週期，以降低其在閒置模式時的復新功率消耗。在DRAM元件410由閒置模式回到工作模式之前，HEAR模組430藉由錯誤位元修復模組434與錯誤更正碼模組432來進行錯誤修復處理，並將已更正資料寫入DRAM元件410中。
請參照圖4，HEAR模組430包括錯誤更正碼模組432、錯誤位元修復(Error-Bit Repari，EBR)模組434、以及控制電路436。以下對HEAR模組430的各構件進行詳細說明：
控制電路436可用以設定模式暫存器420中的一自定義位元，此自定義位元可用來切換多工器440，以轉換DRAM元件410的控制權。控制電路436還可用來控制錯誤更正碼模組432與錯誤位元修復模組434進行錯誤辨識處理與錯誤修復處理。
錯誤更正碼模組432是以列為單位自DRAM元件410讀取來源資料以進行同位位元之編碼，並且當復新週期延長後，用以辨識並定址發生資料維持錯誤的錯誤位元資料。在本範例實施例中，錯誤更正碼模組432是採用博斯-喬赫里(Bose,Chaudhuri & Hocquenghem，BCH)編解碼方法。因此當需要更進一步地省電時，採用BCH編解碼方法的錯誤更正碼模組432可簡單提升其錯誤修復能力，但本揭露不以此為限。
錯誤位元修復模組434耦接錯誤更正碼模組432，具有一 儲存空間而可儲存錯誤位元修復表。錯誤位元修復表用以儲存錯誤更正碼模組432所辨識並定址發生資料維持錯誤的錯誤位元資料。錯誤位元修復模組434還包括修正器(corrector)438，而可用以進行部分錯誤更正。
圖5是根據本揭露一範例實施例所繪示的一種錯誤位元修復表的示意圖。請參照圖5，錯誤位元修復表500例如包括有效(valid)位元欄位502、錯誤位元位置欄位504以及位元資料欄位506。其中，錯誤位元位置欄位504更包括在DRAM元件410中發生資料維持錯誤之位元其列位址、行位址以及位元位址的資訊。
圖6是根據本揭露一範例實施例所繪示的一種混合式錯誤修復方法的流程圖。圖7是根據本揭露一範例實施例所繪示的DRAM元件410與HEAR模組430的操作狀態變化示意圖。圖6所示的方法適用於圖4的記憶體裝置400，故以下搭配圖4、圖6與圖7來進行說明。
請配合參照圖4、圖6與圖7，當DRAM元件410的狀態由工作模式進入閒置模式時，HEAR模組430以原始復新週期tREF 對DRAM元件410進行連續讀取動作，以產生錯誤更正碼(步驟S602)的同位位元資料。如圖7所示，當HEAR模組430進入第一狀態M1時，錯誤更正碼模組432以列為單位使用原始復新週期tREF 對DRAM元件410進行讀取動作與寫入動作，直至所有列的來源資料皆被編碼產生錯誤更正碼的同位位元資料，以供後續解碼時進行錯誤辨識之用。
接下來，HEAR模組430延長DRAM元件410的復新週期tREFi (步驟S604)。在本範例實施例中，原始復新週期tREF 延長為第一復新週期tREF1 (i=1)。
在復新週期延長後，藉由錯誤更正碼模組432對DRAM元件410進行錯誤辨識處理與資料修復，並定址發生資料維持錯誤的錯誤位元資料(步驟S606)。並且，錯誤更正碼模組432將錯誤位元資料儲存於錯誤位元修復模組434中，亦即更新錯誤位元修復表(步驟S608)。接著，判斷HEAR模組430的錯誤修復能力是否足夠(步驟S610)。若是，則接續步驟S612，進一步延長復新週期(亦即i=i+1)。在本範例實施例中，第一復新週期tREF1 延長為第二復新週期tREF2 ，用以加強低功耗的待機效果。
若步驟S610判斷為否，代表以找到使用HEAR模組430所能支援的可允許延長的復新週期，此時接續步驟S614，DRAM元件410以此可允許延長的復新週期tREFi 持續進行復新動作。以圖7為例，DRAM元件410例如是以第二復新週期tREF2 持續進行復新動作，而此時HEAR模組430則處於第三狀態M3。
當記憶體裝置400收到返回工作模式的控制指令時，HEAR模組430便會逐列進行錯誤修復處理，並將已更正資料寫入DRAM元件410中。詳細地說，當DRAM元件410的待處理列Rowj 進行錯誤修復處理時，HEAR模組430先將待處理列Rowj 與錯誤位元修復表進行比對。若比對不成功，則錯誤更正碼模組432直接對待處理列Rowj 進行修復；若比對成功，則錯誤位元修 復模組434先對待處理列Rowj 進行初步修復後，再由錯誤更正碼模組432進行後續修復。在一範例實施例中，當錯誤更正碼模組432與錯誤位元修復模組434共具備二位元錯誤修復能力時，則錯誤位元修復模組434修復第一位元錯誤後，再由錯誤更正碼模組432修復第二位元錯誤。其中，錯誤位元修復模組434進行初步修復的詳細技術內容於後詳述。
因此，如步驟S616所述，先使用錯誤位元修復模組434對待處理列Rowj 進行初步修復。再接續步驟S618，由錯誤更正碼模組432對待處理列Rowj 進行後續修復。最後，判斷DRAM元件410中所有的待處理列是否都修復完成(步驟S620)。若否，則進入下一個待處理列Rowj ，亦即j=j+1(步驟S622)。在所有待處理列皆已修復完成後，DRAM元件410從閒置模式返回工作模式。
以下詳細說明錯誤位元修復模組進行初步修復的詳細技術內容。圖8是根據本揭露一範例實施例所繪示的錯誤位元修復模組434的電路圖。
請參照圖8，假設錯誤位元修復模組434中的錯誤位元修復表可儲存K個資料維持錯誤位元(K為正整數)。錯誤位元的更正方式並非直接反轉錯誤的位置之值。此舉可避免DRAM在閒置模式中，其編碼完的資料遭外界能量粒子打中，使得錯誤的資料變為正確而造成誤修的狀況。因此，必須先將正確的位元資料儲存於錯誤位元修復模組434中。錯誤的更正順序也是依照列的順序來執行，當某一待處理列在修正錯誤的步驟(例如是圖6的步 驟S616)被存取時，列位址Ri 便會與錯誤位元修復模組434中所記錄的列位址欄位508做比較，如果未比對成功，則此待處理列可直接利用錯誤更正碼模組432進行修復；若比對到此列位址Ri 存在於錯誤位元修復模組434的錯誤位元修復表中，則其相對應的行位址欄位510、位元位址欄位512及位元資料欄位506中的資料內容都會被讀出。
詳細地說，位元位址512首先經由解碼器DE被解碼回原始字組的錯誤位置，接著利用多數個及(AND)閘802(即，第一邏輯閘)與位元資料(包括位元位址Bj 與位元資料，其中j=0~K)做運算得到位置資料(Position data，PD)向量，表示為PD[W-1：0]。假設一個字組的寬度為W，最後的位元更正向量(Bit Correction Vector，BCV)，表示為BCV[W-1：0]，則由位置資料向量與讀取的資料向量，表示為D[W-1：0]，做互斥(XOR)閘804(即，第二邏輯閘)運算所得，以進行部分錯誤更正，再將已經更正部分錯誤的字組寫回到DRAM元件410中，後續再由錯誤更正碼模組432進行剩餘錯誤的更正動作。
綜上所述，本揭露所提供的混合式錯誤修復方法及使用此方法的記憶體裝置，使記憶體裝置在進入閒置狀態時，其動態隨機存取記憶體元件可以在保持儲存資料正確性的前提下，有效地降低其必須進行復新動作的頻率，以致於減少動態隨機存取記憶體的復新功率消耗，藉此延長具備此記憶體裝置的電子產品的待機時間。
雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露的精神和範圍內，當可作些許的更動與潤飾，故本揭露的保護範圍當視後附的申請專利範圍所界定者為準。
400‧‧‧記憶體裝置
410‧‧‧動態隨機存取記憶體元件
420‧‧‧模式暫存器
430‧‧‧混合式錯誤更正碼與冗餘模組
432‧‧‧錯誤更正碼模組
434‧‧‧錯誤位元修復模組
436‧‧‧控制電路
438‧‧‧修正器
440‧‧‧多工器
450‧‧‧記憶體控制器

Claims (23)

  1. 一種具混合式錯誤修復能力的記憶體裝置，包括：一動態隨機存取記憶體元件；一模式暫存器，當該動態隨機存取記憶體元件進入一閒置模式時，切換該動態隨機存取記憶體元件交由一混合式錯誤更正碼與冗餘模組控制；以及該混合式錯誤更正碼與冗餘模組，耦接該動態隨機存取記憶體元件與該模式暫存器，當該動態隨機存取記憶體元件交由該混合式錯誤更正碼與冗餘模組控制後，該混合式錯誤更正碼與冗餘模組依據一復新週期產生一錯誤更正碼，延長該復新週期並進行一錯誤辨識處理以產生該動態隨機存取記憶體元件的一錯誤位元資料，直至延長該復新週期至一可允許復新週期，其中，在該動態隨機存取記憶體元件由該閒置模式回到一工作模式前，該混合式錯誤更正碼與冗餘模組依據該錯誤位元資料進行一錯誤修復處理，並將一已更正資料寫入該動態隨機存取記憶體元件中。
  2. 如申請專利範圍第1項所述的具混合式錯誤修復能力的記憶體裝置，其中該混合式錯誤更正碼與冗餘模組包括：一錯誤更正碼模組，以列為單位自該動態隨機存取記憶體元件讀取一來源資料以進行編碼，當該復新週期延長後，產生該錯誤位元資料；一錯誤位元修復模組，採用一錯誤位元修復表儲存該錯誤位 元資料；以及一控制電路，設定該模式暫存器中的一自定義位元，以切換該動態隨機存取記憶體元件的一控制權，並控制該錯誤更正碼模組與該錯誤位元修復模組進行該錯誤辨識處理與該錯誤修復處理。
  3. 如申請專利範圍第2項所述的具混合式錯誤修復能力的記憶體裝置，其中該錯誤更正碼模組採用博斯-喬赫里(Bose,Chaudhuri & Hocquenghem，BCH)編解碼方法。
  4. 如申請專利範圍第2項所述的具混合式錯誤修復能力的記憶體裝置，其中當該動態隨機存取記憶體元件的一待處理列進行該錯誤修復處理時，將該待處理列與該錯誤位元修復表進行比對，若比對不成功，則該錯誤更正碼模組直接對該待處理列進行修復，若比對成功，則該控制電路先控制該錯誤位元修復模組對該待處理列進行初步修復後，再控制該錯誤更正碼模組進行後續修復。
  5. 如申請專利範圍第4項所述的具混合式錯誤修復能力的記憶體裝置，其中當該錯誤更正碼模組與該錯誤位元修復模組共具備二位元錯誤修復能力時，該控制電路先控制該錯誤位元修復模組修復第一位元錯誤後，再控制該錯誤更正碼模組修復第二位元錯誤。
  6. 如申請專利範圍第4項所述的具混合式錯誤修復能力的記憶體裝置，其中該錯誤位元修復模組所儲存的該錯誤位元修復表 包括有效位元、列位址、行位址、位元位址以及位元資料。
  7. 如申請專利範圍第6項所述的具混合式錯誤修復能力的記憶體裝置，其中：該錯誤位元修復模組進行初步修復的步驟包括讀取該錯誤位元修復表中比對成功的該位元位址與該位元資料並利用第一邏輯閘進行運算以獲得一位置資料向量，再利用第二邏輯閘對該待處理列與該位置資料向量進行運算以獲得一位元更正向量。
  8. 如申請專利範圍第7項所述的具混合式錯誤修復能力的記憶體裝置，其中該第一邏輯閘為及(AND)閘，該第二邏輯閘為互斥(XOR)閘。
  9. 如申請專利範圍第1項所述的具混合式錯誤修復能力的記憶體裝置，其中該動態隨機存取記憶體元件在該閒置模式時，依據該可允許延長的復新週期進行復新動作。
  10. 如申請專利範圍第1項所述的具混合式錯誤修復能力的記憶體裝置，其中該模式暫存器更透過一多工器耦接至該動態隨機存取記憶體元件，當該模式暫存器接收到切換該動態隨機存取記憶體元件為該閒置模式或該工作模式的一指令時，控制該多工器切換該動態隨機存取記憶體元件的一控制權。
  11. 如申請專利範圍第10項所述的具混合式錯誤修復能力的記憶體裝置，其中該模式暫存器更耦接至一記憶體周邊電路，以自該記憶體周邊電路接收該指令。
  12. 如申請專利範圍第11項所述的具混合式錯誤修復能力的 記憶體裝置，其中該記憶體周邊電路為一記憶體控制器。
  13. 一種混合式錯誤修復方法，適用於具有一動態隨機存取記憶體元件的一記憶體裝置，該方法包括：當該動態隨機存取記憶體元件進入一閒置模式時，切換該動態隨機存取記憶體元件交由該記憶體裝置的一混合式錯誤更正碼與冗餘模組控制；藉由該混合式錯誤更正碼與冗餘模組依據一復新週期產生一錯誤更正碼；延長該復新週期並藉由該混合式錯誤更正碼與冗餘模組進行一錯誤辨識處理以產生該動態隨機存取記憶體元件的一錯誤位元資料，直至延長該復新週期至一可允許復新週期；以及在該動態隨機存取記憶體元件由該閒置模式回到一工作模式前，由該混合式錯誤更正碼與冗餘模組依據該錯誤位元資料進行一錯誤修復處理，並將一已更正資料寫入該動態隨機存取記憶體元件中。
  14. 如申請專利範圍第13項所述的混合式錯誤修復方法，其中藉由該混合式錯誤更正碼與冗餘模組依據該復新週期產生該錯誤更正碼的步驟包括：由該混合式錯誤更正碼與冗餘模組以列為單位自該動態隨機存取記憶體元件讀取一來源資料進行編碼，以產生該錯誤更正碼。
  15. 如申請專利範圍第13項所述的混合式錯誤修復方法，其中在產生該錯誤位元資料的步驟後更包括： 採用一錯誤位元修復表儲存該錯誤位元資料。
  16. 如申請專利範圍第15項所述的混合式錯誤修復方法，其中該錯誤位元修復表包括有效位元、列位址、行位址、位元位址以及位元資料。
  17. 如申請專利範圍第15項所述的混合式錯誤修復方法，其中當該動態隨機存取記憶體元件的一待處理列進行該錯誤修復處理時，該混合式錯誤修復方法更包括：將該待處理列與該錯誤位元修復表進行比對；若比對不成功，由該混合式錯誤更正碼與冗餘模組中的一錯誤更正碼模組直接對該待處理列進行修復；以及若比對成功，由該混合式錯誤更正碼與冗餘模組中的一錯誤位元修復模組對該待處理列進行初步修復後，再由該錯誤更正碼模組進行後續修復。
  18. 如申請專利範圍第17項所述的混合式錯誤修復方法，其中該錯誤更正碼模組採用博斯-喬赫里(Bose,Chaudhuri & Hocquenghem，BCH)編解碼方法。
  19. 如申請專利範圍第17項所述的混合式錯誤修復方法，其中當該錯誤更正碼模組與該錯誤位元修復模組共具備二位元錯誤修復能力時，先控制該錯誤位元修復模組修復第一位元錯誤後，再控制該錯誤更正碼模組修復第二位元錯誤。
  20. 如申請專利範圍第17項所述的混合式錯誤修復方法，其中由該錯誤位元修復模組進行初步修復的步驟包括： 讀取該錯誤位元修復表中比對成功的該位元位址與該位元資料；利用第一邏輯閘進行運算以獲得一位置資料向量；以及利用第二邏輯閘對該待處理列與該位置資料向量進行運算以獲得一位元更正向量。
  21. 如申請專利範圍第20項所述的混合式錯誤修復方法，其中該第一邏輯閘為及(AND)閘，該第二邏輯閘為互斥(XOR)閘。
  22. 如申請專利範圍第13項所述的混合式錯誤修復方法，其中當該動態隨機存取記憶體元件在該閒置模式時，更包括：控制該動態隨機存取記憶體元件依據該可允許延長的復新週期進行復新動作。
  23. 如申請專利範圍第13項所述的混合式錯誤修復方法，更包括：藉由設定一自定義位元，以切換該動態隨機存取記憶體元件的一控制權。
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