KR20160148344A - 입출력 회로 및 이를 포함하는 입출력 장치 - Google Patents

입출력 회로 및 이를 포함하는 입출력 장치 Download PDF

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Abstract

본 발명에 따른 입출력 회로는 독립적으로 출력 동작을 수행할 수 있으며 각각 입출력 라인을 구비하는 복수의 메모리 셀 유닛들, 메모리 셀 유닛들의 수만큼 구비되며 각각에 연결된 글로벌 입출력 라인으로의 경로를 설정하는 복수의 선택부를 포함하여, 경로 제어신호에 기초하여 복수의 메모리 셀 유닛들 중 하나의 메모리 셀 유닛을 선택하고 선택된 메모리 셀 유닛의 입출력 라인을 복수의 선택부들의 글로벌 입출력 라인과 연결시키는 선택회로, 및 글로벌 입출력 라인과 연결된 복수의 입출력 패드 그룹들을 포함한다.

Description

입출력 회로 및 이를 포함하는 입출력 장치{Input/output circuit and input/output device including the same}
본 발명은 입출력 회로 및 입출력 장치에 관한 것으로, 더욱 상세하게는 동작 모드에 따라서 상이한 경로를 통하여 외부와 입출력 동작을 수행하도록 하는 경로 선택 수단을 구비하는 입출력 회로 및 입출력 장치에 관한 것이다.
반도체 장치는 글로벌 입출력 라인을 통하여 패드와 연결됨으로써 외부와 입출력 동작을 수행할 수 있도록 하는 입출력 라인을 구비한다. 그런데 입출력 라인을 통하여 일반적인 입출력 동작이 수행되는 것만이 아니라, 반도체 장치 내부에서 로우 데이터의 이동을 요구하는 로우 카피(Row copy) 동작이 제안된 바 있다.
로우 카피 동작을 수행하는 경우, 반도체 장치 외부에서 바라보는 경우에는 아무런 동작이 수행되지 않는다고 하더라도 로우 카피 동작을 위하여 글로벌 입출력 라인이 점유되기 때문에 글로벌 입출력 라인을 통하여 메모리 셀에 접근할 수 없다.
본 발명이 이루고자 하는 기술적 과제는 반도체 장치에 포함되는 메모리 셀 유닛 각각의 경로를 확보하기 위하여 구비된 글로벌 입출력 라인에 대하여 선택적으로 다른 메모리 셀 유닛이 연결되도록 함으로써, 특정한 메모리 셀 유닛에 대하여 입출력 동작이 수행되거나 로우 카피 동작이 수행되는 경우에 점유되지 않은 글로벌 입출력 라인을 통하여 액세스를 수행할 수 있도록 하는 입출력 회로 및 입출력 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 복수의 뱅크들을 구비하는 경우에 하나의 뱅크에서 다른 뱅크로 로우 카피 동작이 수행되는 경우에도 노말 입출력 동작을 수행할 수 있도록 하는 입출력 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 입출력 회로는 독립적으로 출력 동작을 수행할 수 있으며 각각 입출력 라인을 구비하는 복수의 메모리 셀 유닛들, 상기 메모리 셀 유닛들의 수만큼 구비되며 각각에 연결된 글로벌 입출력 라인으로의 경로를 설정하는 복수의 선택부를 포함하여, 경로 제어신호에 기초하여 상기 복수의 메모리 셀 유닛들 중 하나의 메모리 셀 유닛을 선택하고 선택된 메모리 셀 유닛의 입출력 라인을 상기 복수의 선택부들의 글로벌 입출력 라인과 연결시키는 선택회로, 및 상기 글로벌 입출력 라인과 연결된 복수의 입출력 패드 그룹들을 포함한다.
본 발명의 일 실시예에 따른 입출력 장치는 외부 장치와 입출력 동작을 수행하는 제1 패드 그룹 및 제2 패드 그룹, 및 상기 제1 패드 그룹 및 제2 패드 그룹과 각각 연결된 제1 글로벌 입출력 라인 및 제2 글로벌 입출력 라인을 각각 포함하는 복수의 뱅크들을 포함한다. 그리고 상기 복수의 뱅크 각각은 제1 및 제2 메모리 셀 유닛들, 및 제1 및 제2 선택부들을 포함한다. 제1 및 제2 메모리 셀 유닛들은 독립적으로 출력 동작을 수행할 수 있으며 각각 제1 및 제2 입출력 라인들을 구비한다. 상기 제1 선택부는 제1 경로 제어신호에 기초하여 상기 제1 메모리 셀 유닛의 제1 입출력 라인 및 상기 제2 메모리 셀 유닛의 제1 입출력 라인 중 하나를 선택하여 상기 제1 글로벌 입출력 라인으로 제공한다. 상기 제2 선택부는 제2 경로 제어신호에 기초하여 상기 제1 메모리 셀 유닛의 제2 입출력 라인 및 상기 제2 메모리 셀 유닛의 제2 입출력 라인 중 하나를 선택하여 상기 제2 글로벌 입출력 라인으로 제공한다.
본 발명의 실시예들에 따른 입출력 회로 및 입출력 장치는 순차적으로 데이터를 출력하거나 한 번에 데이터를 출력하는 복수의 메모리 셀 유닛들에 있어서 각 메모리 셀 유닛들에 대하여 분리된 글로벌 입출력 라인들을 구비하며, 글로벌 입출력 라인들이 동작 모드에 따라서 선택적으로 메모리 셀 유닛들과 연결된다. 따라서 하나의 메모리 셀 유닛이 액세스 중이라고 하더라도 다른 글로벌 입출력 라인을 통하여 액세스가 가능해진다.
본 발명의 실시예들에 따른 입출력 회로 및 입출력 장치는 더미로 구비된 패드를 활용하여 로우 카피 동작을 수행하도록 함으로써 메모리 셀 유닛들에 대한 액세스 효율을 향상시킬 수 있다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

*도 1은 본 발명의 일 실시예에 따른 입출력 회로를 나타내는 도면이다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 입출력 회로를 포함하는 입출력 장치를 나타내는 도면들이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시예에 따른 입출력 회로를 나타내는 도면이다.
도 1을 참조하면, 입출력 회로(10)는 복수의 메모리 셀 유닛들(100a, 100b), 복수의 선택부들을 구비하는 선택회로(200), 및 입출력 패드 그룹들(O1, O2)을 포함할 수 있다.
복수의 메모리 셀 유닛들(100a, 100b)은 독립적으로 출력 동작을 수행할 수 있으며, 각각 입출력 라인을 구비한다. 각각의 메모리 셀 유닛들(100a, 100b)에 구비된 입출력 라인은 메모리 셀 유닛과 동일한 개수만큼 구비된 선택부(200a, 200b)에 모두 제공될 수 있다. 예를 들어, 제1 메모리 셀 유닛(100a) 및 제2 메모리 셀 유닛(100b)에는 각각 두 개의 입출력 라인이 구비되며 이들 입출력 라인들은 제1 선택부(200a)와 제2 선택부(200b) 각각에 제공될 수 있다.
각각의 메모리 셀 유닛들(100a, 100b)은 복수의 워드라인들 및 워드라인과 교차하는 복수의 비트라인들을 포함하며 워드라인과 비트라인에 연결된 복수의 메모리 셀들을 포함할 수 있다.
메모리 셀 유닛들(100a, 100b)에 구비된 입출력 라인은 메모리 셀과 연결된 비트라인에 상응할 수 있다.
각각의 메모리 셀 유닛들(100a, 100b)은 워드라인(WL0, ..., WLn, WL0 ＇, ..., WLn＇)을 공유할 수 있다. 다만 이들 워드라인(WL0, ..., WLn, WL0＇, ..., WLn＇)은 로우 디코더(500)를 통하여 연결되며, 각각의 메모리 셀 유닛(100a, 100b)에 포함된 워드라인들은 로우 어드레스를 통하여 구분될 수 있다.
예를 들어, 로우 어드레스의 MSB(Most Significant Bit)가 논리 상태 ?하이＇에 상응하는 경우에는 제1 메모리 셀 유닛(100a)이 활성화될 수 있으며, 로우 어드레스의 MSB가 논리 상태 ?로우＇에 상응하는 경우에는 제2 메모리 셀 유닛(100b)이 활성화될 수 있다.
제1 메모리 셀 유닛(100a)과 제2 메모리 셀 유닛(100b)은 하나의 메모리 뱅크를 구성할 수 있으며, 각각은 동일한 수의 입출력 라인 즉 비트라인을 포함할 수 있다.
선택회로(200)는 메모리 셀 유닛들의 수만큼의 선택부들(200a, 200b)을 구비한다. 도 1에서는 두 개의 메모리 셀 유닛들(100a, 100b)과 두 개의 선택부들(200a, 200b)을 도시하였으나 이에 한정되는 것은 아니다.
각각의 선택부들(200a, 200b)은 그에 연결된 글로벌 입출력 라인(GIO1, GIO2)로의 경로를 설정한다. 각각의 선택부들(200a, 200b)은 경로 제어신호(PCON1, PCON2)에 기초하여 복수의 메모리 셀 유닛들(100a, 100b) 중 하나의 메모리 셀 유닛을 선택하고 선택된 메모리 셀 유닛의 입출력 라인을 자신의 글로벌 입출력 라인(GIO1, GIO2)으로 연결시킨다.
실시예에 따라, 제1 선택부(200a)에는 제1 메모리 셀 유닛(100a)과 제2 메모리 셀 유닛(100b)으로부터 입출력 라인이 모두 연결되어 있으며, 이 두 입출력 라인들 중에서 하나의 입출력 라인을 선택하여 제1 글로벌 입출력 라인(GIO1)으로 제공한다.
마찬가지로, 제2 선택부(200b)에는 제1 메모리 셀 유닛(100a)과 제2 메모리 셀 유닛(100b)으로부터 입출력 라인이 모두 연결되어 있으며, 이 두 입출력 라인 중에서 하나의 입출력 라인을 선택하여 제2 글로벌 입출력 라인(GIO2)으로 제공한다.
따라서 제1 글로벌 입출력 라인(GIO1)을 통하여 입출력 동작이 수행되는 동안에, 제2 글로벌 입출력 라인(GIO2)을 통하여 메모리 셀 유닛 중 적어도 하나에 접근이 가능할 수 있다.
본 발명의 일 실시예에 따른 입출력 회로(10)는 복수의 메모리 유닛들(100a, 100b)이 상이한 타이밍에 출력 동작을 수행하는 제1 동작 모드와 복수의 메모리 유닛들(100a, 100b) 전체가 동일한 타이밍에 출력 동작을 수행하는 제2 동작 모드에 따라 입출력 동작을 수행할 수 있다.
예를 들어, 제1 동작 모드를 x4 동작 모드라고 하고 제2 동작 모드를 x8 동작 모드라고 일컬을 수 있다.
제1 메모리 셀 유닛(100a)으로부터 제1 데이터(I1)가 출력되고 제2 메모리 셀 유닛(100b)으로부터 제2 데이터(I2)가 출력되는 경우, 동작 모드에 따라서 제1 글로벌 입출력 라인(GIO1)과 제2 글로벌 입출력 라인(GIO2)의 출력은 다음과 같이 상이해질 수 있다.
제1 동작 모드의 경우에는 제1 데이터(I1)와 제2 데이터(I2)가 동시에 출력되지 않기 때문에, 하나의 글로벌 입출력 라인을 통하여 순차적으로 데이터가 출력되면 된다. 따라서 제1 선택부(200a)는 제1 데이터(I1)와 제2 데이터(I2)가 각각 제1 글로벌 입출력 라인(GIO1)을 통하여 제1 출력 데이터(OUT1)로 제공되도록 경로를 연결시킨다.
실시예에 따라서 하나의 글로벌 입출력 라인을 통하여 출력될 수 있는 최대 데이터의 크기는 하나의 메모리 셀 유닛(100a, 100b)의 데이터로 제한될 수 있다. 따라서 제1 선택부(200a)는 하나의 시점에 제1 메모리 셀 유닛(100a)과 연결되어 제1 글로벌 입출력 라인(GIO1)으로 제1 데이터(I1)가 제공되도록 하고, 그와 다른 시점에 제2 메모리 셀 유닛(100b)과 연결되어 제1 글로벌 입출력 라인(GIO1)으로 제2 데이터(I2)가 제공되도록 한다. 따라서 이 경우, 제1 출력 데이터(OUT1)는 제1 데이터(I1) 및 제2 데이터(I2)를 포함할 수 있다.
제1 데이터(I1)와 제2 데이터(I2)가 각각 출력되는 것은 로우 어드레스에 기초하여 특정한 메모리 셀 유닛(100a, 100b)이 선택되는 경우에 해당할 수 있다.
제1 선택부(200a)의 동작은 제1 경로 제어신호(PCON1)에 기초하여 이루어질 수 있다. 제1 경로 제어신호(PCON1)는 경로 제어부(20)에서 생성될 수 있으며 경로 제어부(20)의 동작에 대해서는 후술하도록 한다.
상술한 바와 같이 제1 동작 모드를 수행하는 경우, 제1 및 제2 메모리 셀 유닛(100a, 100b)은 모두 제1 글로벌 입출력 라인(GIO1)을 통하여 제1 및 제2 데이터들(I1, I2)을 출력하므로 제2 글로벌 입출력 라인(GIO2)은 점유되지 않은 상태가 된다.
따라서 실시예에 따라, 제1 메모리 셀 유닛(100a)이 제1 글로벌 입출력 라인(GIO1)과 연결되는 동안에 제2 글로벌 입출력 라인(GIO2)을 통하여 제2 메모리 셀 유닛(100b)으로 접근이 가능하다.
제2 동작 모드를 수행하는 경우에는 복수의 메모리 셀 유닛들(100a, 100b)이 한 번에 제1 데이터(I1)와 제2 데이터(I2)를 각각 제1 글로벌 입출력 라인(GIO1)과 제2 글로벌 입출력 라인(GIO2)에 제공하여야 한다. 글로벌 입출력 라인의 최대 용량 때문에 복수의 메모리 셀 유닛들(100a, 100b)로부터 출력되는 제1 데이터(I1)와 제2 데이터(I2)가 한 번에 하나의 글로벌 입출력 라인에 제공될 수 없기 때문이다.
선택회로(200)는 경로 제어신호(PCON1, PCON2)에 기초하여 제1 메모리 셀 유닛(100a)의 입출력 라인을 제1 글로벌 입출력 라인(GIO1)에 연결하여 제1 데이터(I1)를 제1 출력 데이터(OUT1)로 제공하고, 제2 메모리 셀 유닛(100b)의 입출력 라인을 제2 글로벌 입출력 라인(GIO2)에 연결하여 제2 데이터(I2)를 제2 출력 데이터(OUT2)로 제공한다.
실시예에 따라, 입출력 회로(10)는 구동부들(300a, 300b)을 더 포함할 수 있다. 구동부들(300a, 300b)은 선택회로(200)와 패드(O1, O2) 사이에 연결되어 복수의 메모리 셀 유닛들(100a, 100b)로부터 독출한 데이터들(I1, I2)를 출력 데이터(OUT1, OU2)로 구동하는 구동회로를 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 입출력 회로(10)는 경로 제어부(20)를 더 포함할 수 있다.
경로 제어부(20)는 동작 모드와 로우 어드레스에 기초하여 경로 제어신호(PCON1, PCON2)를 생성할 수 있다.
예를 들어, 경로 제어부(20)는 각 글로벌 입출력 라인(GIO1, GIO2)을 통하여 출력되는 출력 데이터(OUT1, OUT2)가 다음과 같도록 경로 제어신호(PCON1, PCON2)를 생성할 수 있다.
동작 모드 로우 카피 로우 어드레스 MSB
제1 동작 모드(x4) 정상(N) 하이(H)
제2 동작 모드(x8) 로우 카피(R) 로우(L)
OUT1 = x4ㆍNㆍHㆍI1 + x4ㆍNㆍLㆍI2 + x8ㆍI1
OUT2 = x4ㆍRㆍHㆍI1 + x4ㆍRㆍLㆍI2 + x8ㆍI2
구체적으로 설명하면, 제1 동작 모드 시에는 정상 입출력 동작을 수행하는 경우라면 로우 어드레스를 통하여 어느 메모리 셀 유닛이 선택된다고 하더라도 선택회로(200)는 메모리 셀 유닛들(100a, 100b)과 제1 글로벌 입출력 라인(GIO1)으로의 경로가 연결되도록 한다.
그리고 제1 동작 모드 시에 로우 카피 동작을 수행하고자 하는 경우에는 어느 메모리 셀 유닛이 선택된다고 하더라도 제2 글로벌 입출력 라인(GIO2)을 통하여 경로가 선택된다. 따라서 경로 제어부(20)는 경로 제어신호(PCON1, PCON2)를 생성하여 해당 동작이 수행되는 메모리 셀 유닛은 제2 글로벌 입출력 라인(GIO2)과 연결되도록 한다.
본 발명의 일 실시예에 따른 입출력 회로(10)는 모든 글로벌 입출력 라인을 사용하지 않아도 되는 제1 동작 모드 시에 제1 글로벌 입출력 라인(GIO1)과 제2 글로벌 입출력 라인(GIO2)을 물리적이면서 기능적으로 분리하여 사용하도록 경로를 선택한다. 예를 들어, 입출력 장치(10)는 제1 글로벌 입출력 라인(GIO1)을 통해서는 정상 동작이 수행되도록 하고, 제2 글로벌 입출력 라인(GIO2)을 통해서는 로우 카피 동작이 수행되도록 할 수 있다.
따라서 제1 동작 모드를 수행하는 경우에는 정상 동작이 수행되면서도 로우 카피 동작이 가능해질 수 있다.
도 2는 본 발명의 일 실시예에 따른 입출력 회로를 포함하는 뱅크들이 복수 개 포함된 입출력 장치를 나타내는 도면이다.
도 2를 참조하면, 입출력 장치(1a)는 외부 장치와 입출력 동작을 수행하는 제1 패드 그룹(DQ[0:3])과 제2 패드 그룹(DQ[4:7]) 및 제1 및 제2 패드 그룹들과 각각 연결된 제1 글로벌 입출력 라인(GIO1)과 제2 글로벌 입출력 라인(GIO2)을 각각 포함하는 복수의 뱅크들(10_0, ..., 10_15)을 포함할 수 있다.
각 뱅크들(10_0, ..., 10_15)은 도 1을 참조하여 설명한 바와 같이 제1 동작 모드 시에는 제1 글로벌 입출력 라인(GIO1)에 대하여 복수의 메모리 셀 유닛들(100a, 100b)의 입출력 라인들을 연결하도록 제어되는 선택회로(200)를 구비한다. 따라서 정상 동작이 수행되는 동안에 동일한 특정 뱅크로부터 다른 뱅크에 대하여 제2 글로벌 입출력 라인(GIO2)을 통하여 로우 카피 동작을 수행할 수 있다.
입출력 장치(1a)는 제2 동작 모드 시, 제1 글로벌 입출력 라인(GIO1) 및 제2 글로벌 입출력 라인(GIO2)을 통하여 데이터 입출력을 수행한다. 이 경우에는 모든 글로벌 입출력 라인들(GIO1, GIO2)이 점유되므로 로우 카피 동작이 수행될 수는 없다.
도시하지는 않았으나, 입출력 장치(1a)는 도 1에 도시한 경로 제어부(20)를 더 포함할 수 있다. 경로 제어부(20)는 각 뱅크들(10_1, ?, 10_15) 내에 포함되거나 외부에 구현될 수도 있다. 경로 제어부(20)가 뱅크들 외부에 구현되는 경우에는 뱅크 어드레스, 로우 어드레스, 동작 모드 등에 기초하여 경로 제어신호를 생성할 수 있다.
도 3은 본 발명의 일 실시예에 따른 입출력 회로를 포함하는 뱅크들을 복수 개 포함하는 입출력 장치를 나타내는 도면이다.
도 2의 입출력 장치(1a)와 비교하였을 경우, 도 3의 입출력 장치(1b)는 복수의 뱅크들이 뱅크 그룹(30a, 30b, 30c, 30d)을 이루며, 뱅크 그룹들 별로 제1 및 제2 글로벌 입출력 라인들(GIO1a, GIO2a, ?, GIO1d, GIO2d)이 각각 먹스 회로를 통하여 제1 패드 그룹(DQ[0:3])과 제2 패드 그룹(DQ[4:7])으로 연결된다.
마찬가지로 뱅크 그룹들(30a, 30b, 30c, 30d)에 포함된 뱅크들은 도 1에 도시한 것과 같은 입출력 회로(10)를 포함할 수 있다. 다만 도 3에서는 로우 카피 동작을 수행하는 경우에 하나의 뱅크 그룹 내에서만 로우 카피 동작이 수행될 수 있다.
제1 먹스 회로와 제2 먹스 회로들은 각각 뱅크 그룹 어드레스 신호(BG ADD)에 기초하여 하나의 뱅크 그룹의 글로벌 입출력 라인을 선택하여 제1 패드 그룹(DQ[0:3])과 제2 패드 그룹(DQ[4:7])으로 출력할 수 있다.
도 4는 본 발명의 일 실시예에 따른 입출력 회로를 포함하는 입출력 장치를 나타내는 도면이다.
도 4를 참조하면, 입출력 장치(1c)는 입출력 회로들이 구현된 복수의 랭크들(700a, 700b, 700c, 700d) 및 랭크들이 수직으로 적층된 기판(600)을 포함할 수 있다.
각 랭크들(700a, 700b, 700c, 700d)은 관통 비아(Through via)를 통하여 서로 연결될 수 있다. 본 발명의 일 실시예에 따른 입출력 장치(1c)는 제1 동작 시에 정상 동작을 수행하는 제1 글로벌 입출력 라인들(GIO1)이 제1 경로(PATH1)를 통하여 수직으로 모두 연결될 수 있으며, 제1 동작 시에 로우 카피 동작을 수행할 수 있는 제2 글로벌 입출력 라인들(GIO2)이 제2 경로(PATH2)를 통하여 수직으로 모두 연결될 수 있다.
이와 같이, 각 랭크들(700a, 700b, 700c, 700d) 내에서 제1 글로벌 입출력 라인(GIO1)과 제2 입출력 라인(GIO2)의 경로가 연결될 뿐만 아니라, 수직으로 적층된 랭크들(700a, 700b, 700c, 700d)이 모두 관통 비아를 통해 연결됨으로써 복수의 랭크들(700a, 700b, 700c, 700d) 사이에서도 정상 동작이 수행되는 동안에 로우 카피 동작이 수행될 수 있다.
살펴본 바와 같이, 본 발명의 일 실시예에 따른 입출력 회로 및 입출력 장치는 하나의 뱅크를 구성하는 복수의 메모리 셀 유닛들에 대하여 글로벌 입출력 라인을 물리적으로 분리하여 구비하고, 각 메모리 셀 유닛들과 글로벌 입출력 라인들 사이의 경로를 제어한다. 이에 따라서 전체 메모리 셀 유닛들이 나누어 출력 동작을 수행하게 되는 경우에는 하나의 글로벌 입출력 라인만을 통하여 정상 동작을 수행하고 다른 글로벌 입출력 라인을 통하여 로우 카피와 같은 상이한 동작을 수행할 수 있다.
이와 같이 특정한 동작 동안에 글로벌 입출력 라인에 대한 점유 상태를 제어함으로써 메모리 셀 유닛에 대한 액세스 자유도를 높일 수 있다.
또한 본 발명의 일 실시예에 따른 입출력 회로 및 입출력 장치는 글로벌 입출력 라인을 통하여 다양한 뱅크 또는 랭크들 사이의 로우 카피 동작이 가능하도록 한다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
10 : 입출력 회로
20 : 경로 제어부
1a, 1b, 1c : 입출력 장치

Claims (17)

  1. 독립적으로 출력 동작을 수행할 수 있으며 각각 입출력 라인을 구비하는 복수의 메모리 셀 유닛들;
    상기 메모리 셀 유닛들의 수만큼 구비되며 각각에 연결된 글로벌 입출력 라인으로의 경로를 설정하는 복수의 선택부를 포함하여, 경로 제어신호에 기초하여 상기 복수의 메모리 셀 유닛들 중 하나의 메모리 셀 유닛을 선택하고 선택된 메모리 셀 유닛의 입출력 라인을 상기 복수의 선택부들의 글로벌 입출력 라인과 연결시키는 선택회로; 및
    상기 글로벌 입출력 라인과 연결된 복수의 입출력 패드 그룹들을 포함하는 것을 특징으로 하는 입출력 회로.
  2. 청구항 1에 있어서,
    상기 복수의 메모리 셀 유닛들 각각이 구비한 입출력 라인은
    상기 복수의 선택부들에 대하여 모두 제공되는 것을 특징으로 하는 입출력 회로.
  3. 청구항 2에 있어서,
    상기 복수의 메모리 셀 유닛들 각각은
    로우 디코더를 통하여 워드라인을 공유하며, 로우 어드레스에 기초하여 각 메모리 셀 유닛이 구분되어 선택될 수 있으며, 동일한 입출력 라인의 수를 갖는 것을 특징으로 하는 입출력 회로.
  4. 청구항 3에 있어서,
    복수의 메모리 셀 유닛들은 하나의 메모리 뱅크를 구성하는 것을 특징으로 하는 입출력 회로.
  5. 청구항 4에 있어서,
    상기 복수의 메모리 유닛들이 각각이 상이한 타이밍에 출력 동작을 수행하는 제1 동작 모드 및 상기 복수의 메모리 유닛들 전체가 동일한 타이밍에 출력 동작을 수행하는 제2 동작 모드에 따라 입출력 동작을 수행하는 것을 특징으로 하는 입출력 회로.
  6. 청구항 5에 있어서,
    상기 복수의 메모리 유닛들 중 하나의 메모리가 엑세스되어 다른 메모리 유닛으로 데이터를 복사하는 로우 카피(Row copy) 모드를 더 포함하는 것을 특징으로 하는 입출력 회로.
  7. 청구항 6에 있어서,
    상기 동작 모드들에 기초하여 상기 경로 제어신호를 생성하는 경로 제어부를 더 포함하는 것을 특징으로 하는 입출력 회로.
  8. 청구항 7에 있어서,
    상기 선택회로와 상기 패드 사이에 연결되어 상기 복수의 메모리 셀 유닛으로부터 독출한 데이터를 구동하는 구동부를 더 포함하는 것을 특징으로 하는 입출력 회로.
  9. 외부 장치와 입출력 동작을 수행하는 제1 패드 그룹 및 제2 패드 그룹; 및
    상기 제1 패드 그룹 및 제2 패드 그룹과 각각 연결된 제1 글로벌 입출력 라인 및 제2 글로벌 입출력 라인을 각각 포함하는 복수의 뱅크들을 포함하며,
    상기 복수의 뱅크 각각은,
    독립적으로 출력 동작을 수행할 수 있으며 각각 제1 및 제2 입출력 라인들을 구비하는 제1 및 제2 메모리 셀 유닛들;
    제1 경로 제어신호에 기초하여 상기 제1 메모리 셀 유닛의 제1 입출력 라인 및 상기 제2 메모리 셀 유닛의 제1 입출력 라인 중 하나를 선택하여 상기 제1 글로벌 입출력 라인으로 제공하는 제1 선택부;
    제2 경로 제어신호에 기초하여 상기 제1 메모리 셀 유닛의 제2 입출력 라인 및 상기 제2 메모리 셀 유닛의 제2 입출력 라인 중 하나를 선택하여 상기 제2 글로벌 입출력 라인으로 제공하는 제2 선택부를 포함하는 것을 특징으로 하는 입출력 장치.
  10. 청구항 9에 있어서,
    상기 제1 및 제2 경로 제어신호들을 생성하는 경로 제어부를 더 포함하는 것을 특징으로 하는 입출력 장치.
  11. 청구항 10에 있어서,
    상기 경로 제어부는,
    상기 복수의 메모리 유닛들이 상이한 타이밍에 출력 동작을 수행하는 제1 동작 모드 및 상기 복수의 메모리 유닛들 전체가 동일한 타이밍에 출력 동작을 수행하는 제2 동작 모드에 따라 상기 제1 및 제2 경로신호들을 생성하는 것을 특징으로 하는 입출력 장치.
  12. 청구항 11에 있어서,
    상기 경로 제어부는,
    상기 제1 동작 모드 시, 로우 어드레스 신호에 기초하여 상기 제1 메모리 유닛의 제1 입출력 라인과 상기 제2 메모리 유닛의 제1 입출력 라인을 선택적으로 연결하여 상기 제1 글로벌 입출력 라인으로 제공하는 상기 제1 경로 제어신호를 생성하는 것을 특징으로 하는 입출력 장치.
  13. 청구항 12에 있어서,
    상기 경로 제어부는,
    상기 제1 동작 모드 시, 상기 제2 글로벌 입출력 라인을 통하여 상기 연결되지 않은 메모리 유닛에 연결되도록 상기 제2 경로 제어신호를 생성하는 것을 특징으로 하는 입출력 장치.
  14. 청구항 11에 있어서,
    상기 경로 제어부는,
    상기 제2 동작 모드 시,
    상기 제1 메모리 유닛의 제1 입출력 라인을 상기 제1 글로벌 입출력 라인으로 제공하고, 상기 제2 메모리 유닛의 제2 입출력 라인을 상기 제2 글로벌 입출력 라인으로 제공하는 것을 특징으로 하는 입출력 장치.
  15. 청구항 10에 있어서,
    상기 복수의 뱅크들이 그룹을 이루어 적어도 하나 이상의 뱅크 그룹을 형성하는 것을 특징으로 하는 입출력 장치.
  16. 청구항 15에 있어서,
    상기 뱅크 그룹들의 상기 제1 글로벌 입출력 라인들 중 하나를 선택하여 제1 패드 그룹으로 출력하는 제1 먹스 회로; 및
    상기 뱅크 그룹들의 상기 제2 글로벌 입출력 라인들 중 하나를 선택하여 상기 제2 패드 그룹으로 출력하는 제2 먹스 회로를 더 포함하는 것을 특징으로 하는 입출력 장치.
  17. 청구항 15에 있어서,
    상기 뱅크 그룹은 동일한 개수의 뱅크들을 포함하도록 구성되는 것을 특징으로 하는 입출력 장치.
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