KR20190127143A - 반도체 장치 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 장치는, 커맨드 전송라인 및 어드레스 전송라인을 통해 커맨드 및 어드레스를 각각 수신하는 제1 칩; 및 커맨드 전송라인 및 어드레스 전송라인을 통해 상기 제1 칩과 동일한 커맨드 및 어드레스를 수신하는 제2 칩을 포함하며, 제1 칩은, 위크셀 어드레스를 저장하는 위크셀 어드레스 저장부; 칩 어드레스에 의해 제2 칩이 선택된 경우 위크셀 어드레스에 기초하여 리프레시 어드레스를 생성하는 리프레시 제어부; 및 리프레시 어드레스에 의해 리프레쉬 동작이 수행되는 뱅크를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 리프레시 특성을 향상시키도록 하는 기술이다.
반도체 장치에 있어서 데이터가 저장되는 메모리 셀은 커패시터로서 구현된다. 이에 따라, 특정 워드라인이 선택되면, 당해 워드라인에 연결된 트랜지스터가 온 되어, 상기 워드라인에 대응하는 셀의 전위가 비트라인에 출력된다.
이러한 메모리 셀은 시간이 지남에 따라 그 전위가 점차적으로 감소한다. 즉, 반도체 장치에서 메모리 셀로서 사용되는 커패시터는 시간이 지남에 따라 자신이 갖고 있는 전하를 방전하며, 이에 따라 데이터가 소실된다. 이는 데이터를 읽고 쓰기 위해 사용되는 메모리 장치로서는 치명적인 단점이다. 따라서, 데이터의 신뢰성을 확보하기 위해 반도체 장치를 사용하는 모든 디바이스는 반드시 메모리 셀의 전하를 회복시켜주는 리프레시(refresh) 동작이 행해지고 있다.
이러한 리프레시 동작은, 리프레시 동작의 수행을 위해 할당된 별도의 시간, 즉 리프레시 구간 동안 수행될 수 있다. 리프레시 구간에서는, 노멀 동작이 수행되지 않는다. 따라서, 노멀 동작이 가능한 시간 영역이 감소하기 때문에 반도체 장치의 전체적인 동작 속도의 감소를 초래할 수 있다.
본 발명의 실시예는 다수의 칩이 스택되어 있는 반도체 장치에서, 어느 하나의 칩에서 노멀 리드 또는 라이트 동작이 수행되고, 또 다른 칩에서 리프레시 동작을 수행되도록 함으로써 리프레시 동작으로 인한 반도체 장치의 성능 저하를 감소시킬 수 있는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는, 커맨드 전송라인 및 어드레스 전송라인을 통해 커맨드 및 어드레스를 각각 수신하는 제1 칩; 및 커맨드 전송라인 및 어드레스 전송라인을 통해 상기 제1 칩과 동일한 커맨드 및 어드레스를 수신하는 제2 칩을 포함하며, 제1 칩은, 위크셀 어드레스를 저장하는 위크셀 어드레스 저장부; 칩 어드레스에 의해 제2 칩이 선택된 경우 위크셀 어드레스에 기초하여 리프레시 어드레스를 생성하는 리프레시 제어부; 및 리프레시 어드레스에 의해 리프레쉬 동작이 수행되는 뱅크를 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치는, 데이터 전송라인들을 통해 서로 연결되는 제 1복수의 칩을 포함하는 제1 그룹, 데이터 전송라인들을 통해 서로 연결되는 제 2복수의 칩을 포함하는 제2 그룹을 포함하고, 제 1복수의 칩 중 적어도 하나의 마스터 칩은, 위크셀 어드레스를 저장하는 위크셀 어드레스 저장부; 칩 어드레스에 의해 슬레이브 칩이 선택된 경우 위크셀 어드레스에 기초하여 리프레시 어드레스를 생성하는 리프레시 제어부; 및 리프레시 어드레스에 의해 리프레쉬 동작이 수행되는 뱅크를 포함한다.
본 발명의 실시예에 의하면 리프레시 동작을 수행하기 위해 별도의 시간을 할당할 필요가 없으므로, 동작 속도에 영향을 거의 미치지 않으면서도 리프레시 동작을 수행할 수 있도록 하는 효과를 제공한다.
도 1은 본 발명의 실시예에 따른 반도체 시스템의 구성도.
도 2는 도 1의 반도체 장치의 구성도.
도 3은 도 2의 제1 칩의 상세 구성도.
도 4는 도 3의 리프레시 제어부의 구성을 나타내는 도면.
도 5는 도 4의 리프레시 신호 생성부의 일 예.
도 6는 도 4의 리프레시 신호 생성부의 일 예.
도 7은 본 발명의 실시예에 따른 반도체 장치의 일부 신호들의 타이밍도.
도 8은 본 발명의 실시예에 따른 전자 시스템의 블록도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 반도체 시스템(1)의 일 예이다.
도 1을 참조하면, 반도체 시스템(1)은 반도체 제어 장치(10) 및 복수의 반도체 장치(20)를 포함할 수 있다. 도 1에는 좌우 10개씩 총 20개의 반도체 장치(20)가 도시되어 있다. 그러나, 본 발명의 실시예는 이에 한정되지 않으며, 반도체 시스템(10)에 포함되는 반도체 장치(20)의 개수에는 제한이 없다. 그리고, 본 발명의 실시예에서 반도체 시스템(1)은 DIMM(dual in-line memory module)과 같은 메모리 모듈일 수 있다.
반도체 시스템(1)은 호스트(미도시)와 데이터 DATA를 주고 받을 수 있다. 여기서, 호스트는 중앙처리장치(CPU), 애플리케이션 프로세서(AP), 그래픽처리장치(GPU)와 같은 프로세서일 수 있다.
반도체 제어 장치(10)는 호스트와 반도체 장치(20) 사이의 통신을 중계할 수 있다. 반도체 제어 장치(10)는 호스트로부터 클럭 CLK, 리퀘스트 REQ 및 데이터 DATA를 수신할 수 있다. 또한, 반도체 제어 장치(10)는 반도체 장치(20)로부터 출력된 데이터 DQ를 데이터 DATA로서 호스트에 전송할 수 있다.
반도체 제어 장치(10)는 호스트로부터의 리퀘스트 REQ에 응답하여 클럭 CLK, 커맨드 CMD, 어드레스 ADD, 및 데이터 DQ 등을 반도체 장치(20)에 제공하여 라이트 또는 리드 동작이 수행되도록 반도체 장치(20)를 제어할 수 있다. 그리고, 반도체 제어 장치(10)는 반도체 장치(20)의 동작을 제어하기 위하여 클럭 CLK, 커맨드 CMD, 어드레스 ADD, 및 데이터 DQ 등을 생성하여 반도체 장치(20)로 제공할 수 있다.
도 1의 실시예에서는 반도체 제어 장치(10)가 반도체 시스템(1)에 물리적으로 포함되는 구성으로 도시하였으나, 반도체 제어 장치(10)가 호스트의 중앙처리장치(CPU), 애플리케이션 프로세서(AP), 그래픽처리장치(GPU)와 같은 프로세서에 포함(내장)되거나 SoC(System On Chip)의 형태로 이들 프로세서들과 함께 하나의 칩으로 구현될 수 있다.
도 2는 도 1의 반도체 장치(20)의 구성도이다.
도 2를 참조하면, 반도체 장치(20)는 복수의 칩 CHIP0~CHIP7과, 기판(1000)을 포함할 수 있다.
여기서, 복수의 칩 CHIP0~CHIP7은 복수의 그룹으로 나누어질 수 있다. 본 실시예에서, 복수의 칩 CHIP0~CHIP7은 2개의 그룹 GP0, GP1으로 나누어질 수 있다. 예를 들어, 제1~제4 칩 CHIP0~CHIP3은 제1 그룹 GP0에 해당하고, 제5~제8 칩 CHIP4~CHIP7은 제2 그룹 GP1에 해당한다. 제1~제8 칩 CHIP0~CHIP7은 기판(1000) 상에 적층되어 있을 수 있다.
도 2에는 반도체 장치(20)가 2개의 그룹을 포함하고, 각 그룹은 4개의 칩을 포함하는 것으로 도시하였지만, 그룹의 개수 및 각 그룹에 속하는 칩의 개수는 이에 한하지 않는다. 예를 들어, 반도체 장치(20)는 1개의 그룹만을 포함하거나 3개 이상의 그룹을 포함할 수 있다. 또한, 각 그룹에 포함되는 칩의 개수는 달라질 수 있다.
제1~제8 칩 CHIP0~CHIP7은 커맨드 CMD가 전송되는 커맨드 전송라인 CMDL 및 어드레스 ADD가 전송되는 어드레스 전송라인 ADDL에 공통으로 연결될 수 있다. 이때, 커맨드 CMD 및 어드레스 ADD 각각은 복수의 비트일 수 있으며, 이에 따라, 커맨드 CMD가 전송되는 커맨드 전송라인 CMDL 및 어드레스 ADD가 전송되는 어드레스 전송라인 ADDL도 각각 복수일 수 있다.
그리고, 기판(1000)과 제1 칩 CHIP0은 제1 데이터 전송라인 DL0에 의해 연결되고, 제1 칩 CHIP0과 제2 칩 CHIP1은 제2 데이터 전송라인 DL1에 의해 연결된다. 그리고, 제2 칩 CHIP1과 제3 칩 CHIP2은 제3 데이터 전송라인 DL2에 의해 연결되고, 제3 칩 CHIP2과 제4 칩 CHIP3은 제4 데이터 전송라인 DL3에 의해 연결된다.
또한, 기판(1000)과 제5 칩 CHIP4은 제5 데이터 전송라인 DL4에 의해 연결되고, 제5 칩 CHIP4과 제6 칩 CHIP5은 제6 데이터 전송라인 DL5에 의해 연결된다. 제6 칩 CHIP5과 제7 칩 CHIP6은 제7 데이터 전송라인 DL6에 의해 연결되고, 제7 칩 CHIP6과 제8 칩 CHIP7은 제8 데이터 전송라인 DL7에 의해 연결된다. 즉, 제1 그룹 GP0중 하나의 칩 CHIP0은 기판(1000)에 연결되고, 제2 그룹 GP1 중 하나의 칩 CHIP4은 기판(1000)에 연결된다. 그리고, 나머지 칩들 CHIP1~CHIP3, CHIP5~CHIP7은 기판(1000)에 연결된 칩 CHIP0, CHIP4에 직렬로 연결될 수 있다. 여기서, 기판(1000)과 직접 연결되어 외부와 데이터 DQ를 직접 송수신하는 칩 CHIP0, CHIP4을 마스터 칩이라 정의하고, 마스터 칩을 통해 데이터 DQ가 전송되는 나머지 칩들 CHIP1~CHIP3, CHIP5~CHIP7을 슬레이브 칩이라 정의한다.
제1~제8 데이터 전송라인 DL0~DL7을 통해 전달되는 데이터 DQ는 복수의 비트일 수 있다. 그리고, 데이터 DQ를 전송하는 제1~제8 데이터 전송라인 DL0~DL7도 복수일 수 있다.
본 발명의 실시예에 따른 반도체 장치(20)에서 커맨드 전송라인 CMDL, 어드레스 전송라인 ADDL 및 데이터 전송라인 DL1~DL3, DL5~DL7은 와이어 본딩 또는 관통전극(TSV; Through Silicon Via)를 통해 서로 연결될 수 있다. 제1~제8 칩 CHIP0~CHIP7이 와이어 본딩으로 연결되는 경우 TSV보다 비용면에서 유리할 수 있다.
이러한 구조를 갖는 반도체 장치(20)는 다음과 같이 동작할 수 있다. 예를 들어, 반도체 제어 장치(10)로부터 도 1에 도시된 복수의 반도체 장치(20) 중 특정 반도체 장치(20)의 특정 칩, 예를 들어 제3 칩 CHIP2에 저장된 데이터를 리드하고자 하는 경우를 가정한다.
반도체 제어 장치(10)는 커맨드 전송라인 CMDL을 통해 리드 동작을 수행하기 위한 커맨드 CMD를 전송하고, 어드레스 전송라인 ADDL을 통해 어드레스 ADD를 전송한다. 이때, 커맨드 전송라인 CMDL과 어드레스 전송라인 ADDL은 제1~제8 칩 CHIP0~CHIP7에 공통으로 연결되어 있기 때문에, 커맨드 CMD 및 어드레스 ADD는 제1~제8 칩 CHIP0~CHIP7에 모두 전송된다.
제1~제8 칩 CHIP0~CHIP7 중 어느 하나를 선택하기 위한 칩 선택신호(미도시)에 의해 제3 칩 CHIP2의 데이터를 리드할 수 있다. 제3 칩 CHIP2에 수신된 커맨드 CMD 및 어드레스 ADD에 대응하여 제3 칩 CHIP2의 내부에 저장된 데이터 DQ가 출력된다. 제3 칩 CHIP2에서 출력된 데이터 DQ는 제3 데이터 전송라인 DL2, 제2 데이터 전송라인 DL1 및 제1 데이터 전송라인 DL0을 통해 제2 칩 CHIP1, 제1 칩 CHIP0 및 기판(1000)을 거쳐 반도체 제어 장치(10)로 전송된다.
기판(1000)에 연결되는 제1 칩 CHIP0은 반도체 제어 장치(10)와 제2~제4 칩 CHIP1~CHIP3 간의 데이터 DQ의 전송시 이를 중계하는 역할을 한다. 즉, 제2~제4 칩 CHIP1~CHIP3에서 출력된 데이터 DQ는 제1 칩 CHIP0을 거쳐 반도체 제어 장치(10)로 전송되거나, 반도체 제어 장치(10)에서 출력된 데이터 DQ는 제1 칩 CHIP0을 거쳐 제2~제4 칩 CHIP1~CHIP3 중 어느 하나로 전송될 수 있다. 물론 제1 칩 CHIP0과 반도체 제어 장치(10) 간의 직접적인 데이터 DQ의 전송도 가능하다.
본 실시예에서는 반도체 제어 장치(10)와 제2~제4 칩 CHIP1~CHIP3 중 어느 하나와의 사이에 정보가 전송되는 경우에 대해 설명하였지만, 반도체 제어 장치(10)와 제6~8 칩 CHIP5~CHIP7 중 어느 하나와의 사이에 정보가 전송되는 경우에도 비슷한 방식으로 설명될 수 있다. 이 경우, 전술한 제1 칩 CHIP0의 기능을 제5 칩 CHIP4이 수행한다.
구체적으로, 반도체 제어 장치(10)로부터 제6~제8 칩 CHIP5~CHIP7 중 어느 하나로 데이터 DQ를 전송하고자 하는 경우, 반도체 제어 장치(10)로부터 출력된 데이터 DQ는 제5 칩 CHIP4를 거쳐 제6~제8 칩 CHIP5~CHIP7 중 어느 하나로 전송될 수 있다. 또한, 제6~제8 칩 CHIP5~CHIP7 중 어느 하나로부터 반도체 제어 장치(10)로 데이터 DQ를 전송하고자 하는 경우, 제6~제8 칩 CHIP5~CHIP7 중 어느 하나에서 생성된 데이터 DQ는 제5 칩 CHIP4을 거쳐 반도체 제어 장치(10)로 전송된다.
반도체 제어 장치(10)와 제1 칩 CHIP0 간에, 또는 반도체 제어 장치(10)와 제5 칩 CHIP4 간에 정보가 전송되는 경우는 제1 칩 CHIP0 또는 제5 칩 CHIP4에 연결된 데이터 전송라인 DL0 또는 DL4를 통해 정보가 직접 전송된다.
도 3은 도 2의 제1 칩 CHIP0의 상세 구성도이다.
제1 칩 CHIP0은 내부 커맨드 생성부(100), 어드레스 버퍼(200), 위크셀 어드레스 저장부(300), 리프레시 제어부(400), 어드레스 선택부(500), 뱅크(600), 로우 디코더(700), 컬럼 디코더(800) 및 데이터 입출력 회로(900)를 포함할 수 있다.
내부 커맨드 생성부(100)는 반도체 제어 장치(10)로부터 수신된 커맨드 CMD를 디코딩하여 내부 커맨드 신호를 생성한다. 예를 들어, 내부 커맨드 신호는 리프레시 신호 iREF, 리드 신호 iRD 및 라이트 신호 iWT를 포함할 수 있다.
그리고, 어드레스 버퍼(200)는 반도체 제어 장치(10)로부터 수신된 어드레스 ADD를 버퍼링한다. 어드레스 ADD는 칩 어드레스 CH_ADD, 로우 어드레스 RADD 및 컬럼 어드레스 CADD를 포함할 수 있다. 여기서, 칩 어드레스 CH_ADD는 복수의 반도체 칩 CHIP0~CHIP7 중 어느 하나를 선택하기 위한 어드레스로서, 본 실시예에서는 칩 어드레스라고 지칭하지만 칩 선택 어드레스, 칩 아이디 등 다른 명칭을 가질 수도 있다.
위크셀 어드레스 저장부(300)는 노말 리프레쉬 동작 이외에 추가적으로 리프레시가 수행될 위크셀 어드레스 AREF_ADD를 저장한다. 위크셀 어드레스 AREF_ADD는 추가적으로 리프레쉬가 수행되는 위크 셀을 선택하기 위한 어드레스일 수 있다. 위크셀 어드레스 저장부(300)는 예를 들면 이-퓨즈(E-fuse) 어레이 회로일 수 있다. 실시예에 따라 위크셀 어드레스 저장부(300)는 NAND 플래쉬 메모리, NOR 플래쉬 메모리, EPROM(Erasable Programmable Read Only Memory), EEPROM(Electrically Erasable Programmable Read Only Memory), FRAM(Ferroelectric RAM), MRAM(Magnetoresistive RAM)와 같은 비휘발성 메모리(Non Volatile Memory) 회로가 이용될 수 있다. 또한, 위크셀 어드레스 저장부(300)는 위크셀 어드레스 AREF_ADD만을 저장할 수도 있고, 리페어 정보, 내부 전압의 설정에 관한 정보, 입출력 타이밍 정보 등 반도체 장치의 동작에 필요한 다른 제어정보도 함께 저장할 수도 있다.
위크 셀이란, 통상(normal)의 메모리 셀보다 전하 보유(retention) 시간이 적은 셀을 의미한다. 메모리 셀은 시간이 지남에 따라 전하를 방전하기 때문에 메모리 셀의 전하를 회복시키기 위해 리프레시 동작이 수행된다. 이러한 리프레시 동작은, 메모리 셀들의 평균적인 전하 보유 시간을 기준으로 설정된 리프레시 주기마다 수행될 수 있다. 위크 셀은 전하 보유 시간이 리프레시 주기보다 짧은 메모리 셀이며, 통상의 리프레시 동작만으로는 데이터의 손실이 발생할 수 있다.
리프레시 제어부(400)는 리드 신호 iRD, 라이트 신호 iWT, 리프레시 신호 iREF, 칩 어드레스 CH_ADD 및 위크셀 어드레스 AREF_ADD에 기초하여 리프레시 어드레스 REF_ADD를 생성할 수 있다. 실시예에 따라, 리프레시 제어부(400)는 리프레시 신호 iREF를 제외하고, 리드 신호 iRD, 라이트 신호 iWT, 칩 어드레스 CH_ADD 및 위크셀 어드레스 AREF_ADD에 기초하여 리프레시 어드레스 REF_ADD를 생성할 수 있다.
예를 들어, 리프레시 제어부(400)는 칩 어드레스 CH_ADD가 제1 그룹 GP0 내의 제1 칩 CHIP0을 제외한 다른 칩 CHIP1~CHIP3을 가리키고, 리드 신호 iRD 또는 라이트 신호 iWT가 활성화된 경우, 위크셀 어드레스 AREF_ADD를 리프레시 어드레스 REF_ADD로서 생성할 수 있다. 이에 따라, 다른 칩 CHIP1~CHIP3에서 리드 동작 또는 라이트 동작이 수행될 때, 제1 칩 CHIP0은 리프레시 동작을 수행할 수 있다.
그리고, 어드레스 선택부(500)는 리프레시 어드레스 REF_ADD 또는 로우 어드레스 RADD 중 어느 하나를 선택하여 로우 디코더(700)에 제공한다.
뱅크(600)는 복수의 워드라인 및 복수의 비트라인에 연결된 복수의 메모리 셀을 포함한다. 로우 디코더(700)와 컬럼 디코더(800)에 의해 메모리 셀이 선택되면 선택된 셀에 대응하는 리드 또는 라이트 동작, 리프레쉬 동작이 수행된다.
로우 디코더(700)는 어드레스 선택부(500)로부터 제공된 리프레시 어드레스 REF_ADD 또는 로우 어드레스 RADD 중 어느 하나를 디코딩함으로써, 복수의 워드라인 중 적어도 하나를 활성화한다. 이에 따라, 뱅크(600)는 리프레시 어드레스 REF_ADD에 해당하는 워드라인에 대해 리프레시 동작이 수행될 수 있다.
컬럼 디코더(800)는 컬럼 어드레스 CADD를 디코딩함으로써, 복수의 컬럼선택라인 중 적어도 하나를 선택한다.
데이터 입출력 회로(900)는 라이트 동작시 반도체 제어 장치(10)로부터 입력된 데이터 DQ를 데이터 입출력라인으로 전송한다. 반면에, 데이터 입출력 회로(900)는 데이터 입출력라인으로부터 전송된 데이터 DQ를 반도체 제어 장치(10)로 출력한다.
한편, 도 3에는 제1 칩 CHIP0의 상세 구성만을 도시하였지만, 나머지 칩 CHIP1~CHIP7도 동일한 구성을 가질 수 있다.
예를 들어, 제5 칩 CHIP4는 칩 어드레스 CH_ADD가 제2 그룹 GP1 내의 제5 칩 CHIP4을 제외한 다른 칩 CHIP5~CHIP7을 가리키고, 리드 신호 iRD 또는 라이트 신호 iWT가 활성화된 경우, 위크셀 어드레스 AREF_ADD를 리프레시 어드레스 REF_ADD로서 생성할 수 있다. 이에 따라, 다른 칩 CHIP5~CHIP7에서 리드 동작 또는 라이트 동작이 수행될 때, 제5 칩 CHIP4은 리프레시 동작을 수행할 수 있다.
도 2에 도시된 바와 같이, 제1 그룹 GP0에 속하는 제1~제4칩 CHIP0~CHIP3은 제2~제4 데이터 전송라인 DL1~DL3에 의해 연결되어 있고, 제2 그룹 GP1에 속하는 제5~제8칩 CHIP4~CHIP7은 제6~제8 데이터 전송라인 DL5~DL7에 의해 연결되어 있다. 따라서, 동일한 그룹에 속하는 칩들 중 어느 하나에서 리드 동작 또는 라이트 동작이 수행될 때, 다른 칩들의 데이터 전송라인을 통해서도 데이터가 전송된다. 이에 따라, 다른 칩들에서는 리드 동작 또는 라이트 동작이 수행될 수 없는 유휴 시간이 발생한다. 본 실시예에서는 이러한 유휴 시간을 이용하여 리프레시 동작을 수행하기 때문에, 리프레시 동작만을 위한 별도의 시간을 할당할 필요가 없어 반도체 장치의 전체적인 동작 속도를 향상시킬 수 있다.
도 4는 도 3의 리프레시 제어부(400)의 상세 구성도이다.
도 4를 참조하면, 리프레시 제어부(400)는 리프레시 신호 생성부(410) 및 리프레시 어드레스 생성부(420)를 포함한다.
리프레시 신호 생성부(410)는 해당 칩이 아닌 다른 칩에서 리드 또는 라이트 동작이 수행될 때 리프레시 신호 AREF를 활성화할 수 있다. 리프레시 신호 생성부(410)는 리드 신호 iRD, 라이트 신호 iWT 및 칩 어드레스 CH_ADD에 기초하여 리프레시 신호 AREF를 생성한다.
여기서, 리프레시 신호 생성부(410)는 리드 신호 iRD 또는 라이트 신호 iWT가 활성화되고, 칩 어드레스 신호 CH_ADD가 다른 칩을 가리킬 때 리프레시 신호 AREF를 활성화할 수 있다. 예를 들어, 제1 칩 CHIP0의 리프레시 신호 생성부(410)는 칩 어드레스 신호 CH_ADD가 제2~제8 칩 CHIP1~CHIP7을 가리킬 때, 리프레시 신호 AREF를 활성화할 수 있다. 실시예에 따라, 리프레시 신호 생성부(410)는 리드 신호 iRD 또는 라이트 신호 iWT가 활성화되고, 칩 어드레스 신호 CH_ADD가 동일 그룹 내의 다른 칩을 가리킬 때 리프레시 신호 AREF를 활성화할 수 있다. 예를 들어, 제1 칩 CHIP0의 리프레시 신호 생성부(410)는 칩 어드레스 신호 CH_ADD가 제1 그룹 GP0 내에서 제2~제4 칩 CHIP1~CHIP3을 가리킬 때, 리프레시 신호 AREF를 활성화할 수 있다.
리프레시 어드레스 생성부(420)는 리프레시 신호 AREF가 활성화될 때, 위크셀 어드레스 AREF_ADD를 리프레시 어드레스 REF_ADD로서 출력할 수 있다. 리프레시 어드레스 생성부(420)는 리프레시 신호 iREF 및 위크셀 어드레스 AREF_ADD에 기초하여 리프레시 어드레스 REF_ADD를 생성한다.
이러한 리프레시 어드레스 생성부(420)는 카운터 제어부(421), 카운터(422) 및 선택부(423)을 포함할 수 있다.
카운터 제어부(421)는 리프레시 신호 iREF에 기초하여 카운터 증가 신호 INC를 생성한다. 카운터 제어부(421)는 리프레시 신호 iREF가 활성화되면, 소정 시간 간격으로 카운터 증가 신호 INC를 활성화할 수 있다.
카운터(422)는 카운터 증가 신호 INC에 기초하여 노멀 리프레시 어드레스 NREF_ADD를 생성한다. 카운터(422)는 카운터 증가 신호 INC가 입력될 때마다 카운터 값을 1씩 증가시키고, 증가된 값을 노멀 리프레시 어드레스 NREF_ADD로서 출력할 수 있다.
선택부(423)는 리프레시 신호 AREF에 기초하여 노멀 리프레시 어드레스 NREF_ADD와 위크셀 어드레스 AREF_ADD 중 하나를 리프레시 어드레스 REF_ADD로서 출력할 수 있다. 예를 들어, 리프레시 어드레스 선택부(423)는 리프레시 신호 AREF가 활성화될 때, 위크셀 어드레스 AREF_ADD를 출력하고, 리프레시 신호 AREF가 비활성화될 때, 노멀 리프레시 어드레스 NREF_ADD를 출력할 수 있다.
도 5는 도 4의 리프레시 신호 생성부(410)의 일 예이다.
도 5에서 반도체 장치(20)는 8개의 칩 CHIP0~CHIP7을 구비하므로, 칩 어드레스 CH_ADD는 CH_ADD<0>, CH_ADD<1> 및 CH_ADD<2>의 3 비트로 구성되고, 제1 칩 CHIP0의 칩 어드레스 CH_ADD<2:0>는 "000"이고, 제2 칩 CHIP1의 칩 어드레스 CH_ADD<2:0>는 "001"이고, 이러한 식으로 순차적으로 증가하여 제8 칩 CHIP7의 칩 어드레스 CH_ADD<2:0>는 "111"이라고 가정한다.
추가 리프레시 신호 생성부(410)는 커맨드 판단부(411), 칩 어드레스 판단부(412) 및 최종 판단부(413)를 포함할 수 있다.
커맨드 판단부(411)는 리드 신호 iRD 또는 라이트 신호 iWT가 활성화되는지를 판단한다. 커맨드 판단부(411)는 오어 연산자 OR1를 포함할 수 있다. 오어 연산자 OR1는 리드 신호 iRD와 라이트 신호 iWT의 오어 연산을 수행한다.
그리고, 칩 어드레스 판단부(412)는 칩 어드레스 CH_ADD<2:0>가, 해당 칩 어드레스 판단부(412)가 포함되는 칩 CHIP0이 아닌 다른 칩 CHIP1~CHIP7을 가리키는지를 판단한다.
칩 어드레스 판단부(412)는 익스클루시브 오어 연산자 XOR1, XOR2, XOR3 및 오어 연산자 OR2를 포함할 수 있다. 익스클루시브 오어 연산자 XOR1는 로직 로우 레벨과 칩 어드레스의 첫 번째 비트 CH_ADD<0>의 익스클루시브 오어 연산을 수행한다. 익스클루시브 오어 연산자 XOR2는 로직 로우 레벨과 칩 어드레스의 두 번째 비트 CH_ADD<1>의 익스클루시브 오어 연산을 수행한다. 익스클루시브 오어 연산자 XOR3는 로직 로우 레벨과 칩 어드레스의 세 번째 비트 CH_ADD<2>의 익스클루시브 오어 연산을 수행한다. 오어 연산자 OR2는 익스클루시브 오어 연산자 XOR1, XOR2, XOR3의 출력에 대해 오어 연산을 수행한다.
또한, 최종 판단부(413)는 커맨드 판단부(411)로부터 리드 신호 iRD 또는 라이트 신호 iWT가 활성화되는 것으로 판단되고, 칩 어드레스 판단부(412)로부터 칩 어드레스 CH_ADD<2:0>가 다른 칩 CHIP1~CHIP7을 가리키는 것으로 판단될 때, 리프레시 신호 AREF를 활성화한다. 최종 판단부(413)는 앤드 연산자 AND1을 포함할 수 있다. 앤드 연산자 AND1는 오어 연산자 OR1와 오어 연산자 OR2의 출력값에 대해 앤드 연산을 수행함으로써 리프레시 신호 AREF를 생성한다.
도 5를 참조하여 리프레시 신호 생성부(410)의 일 예에 대하여 설명하였지만, 본 발명의 범위는 이에 한하지 않는다. 본 실시예에서는 제1 칩 CHIP0의 칩 어드레스 CH_ADD<2:0>가 "000"인 것으로 가정하였기 때문에, 익스클루시브 오어 연산자 XOR1, XOR2, XOR3에 로직 로우 레벨이 입력되지만, 리프레시 신호 생성부(410)가 포함되는 칩의 칩 어드레스 CH_ADD에 따라, 익스클루시브 오어 연산자 XOR1, XOR2, XOR3에 입력되는 값은 달라질 수 있다.
또한, 칩 어드레스 CH_ADD가 3비트인 것으로 가정하여 3개의 익스클루시브 오어 연산자 XOR1, XOR2, XOR3을 구비하는 것으로 설명하였지만, 칩 어드레스 CH_ADD의 비트수에 따라 익스클루시브 오어 연산자의 개수는 달라질 수 있다. 또한, 도 5는 리드 신호 iRD 또는 라이트 신호 iWT가 활성화되고, 제1 칩 CHIP0가 아닌 다른 칩 CHIP1~CHIP7을 가리키는 칩 어드레스 CH_ADD가 입력될 때 리프레시 신호 AREF를 활성화하는 회로의 예로서, 논리적으로 등가인 다른 회로로 대체될 수 있음은 당업자에게 자명하다.
도 6은 도 4의 리프레시 신호 생성부(410')의 일 예이다.
도 6의 리프레시 신호 생성부(410')는 리드 신호 iRD 또는 라이트 신호 iWT가 활성화되고, 칩 어드레스 신호 CH_ADD가 동일 그룹 내의 다른 칩을 가리킬 때 리프레시 신호 AREF를 활성화할 수 있다. 예를 들어, 제1 칩 CHIP0의 리프레시 신호 생성부(410')는 칩 어드레스 신호 CH_ADD가 제2~제4 칩 CHIP1~CHIP3을 가리킬 때, 리프레시 신호 AREF를 활성화할 수 있다.
도 6를 참조하면, 리프레시 신호 생성부(410')는 커맨드 판단부(411'), 칩 어드레스 판단부(412'), 최종 판단부(413') 및 그룹 판단부(414')를 포함할 수 있다.
여기서, 커맨드 판단부(411')는 도 5의 커맨드 판단부(411)와 구성이 동일하므로 상세한 설명을 생략하기로 한다.
칩 어드레스 판단부(412') 및 그룹 판단부(414')는 칩 어드레스 CH_ADD<2:0>가 동일 그룹 내의 다른 칩 CHIP1~CHIP3을 가리키는지를 판단한다.
그룹 판단부(414')는 칩 어드레스 CH_ADD<2>가 동일 그룹 GP0을 가리키는지를 판단한다. 그룹 판단부(414')는 앤드 연산자 AND2를 포함할 수 있다. 앤드 연산자 AND2는 로직 로우 레벨과 칩 어드레스의 세 번째 비트 CH_ADD<2>의 앤드 연산을 수행한다.
칩 어드레스 판단부(412')는 칩 어드레스 CH_ADD<1:0>가 다른 칩 CHIP1~CHIP3를 가리키는지를 판단한다. 칩 어드레스 판단부(412')는 익스클루시브 오어 연산자 XOR1, XOR2 및 오어 연산자 OR3를 포함할 수 있다. 익스클루시브 오어 연산자 XOR1는 로직 로우 레벨과 칩 어드레스의 첫번째 비트 CH_ADD<0>의 익스클루시브 오어 연산을 수행한다. 익스클루시브 오어 연산자 XOR2는 로직 로우 레벨과 칩 어드레스의 두 번째 비트 CH_ADD<1>의 익스클루시브 오어 연산을 수행한다. 오어 연산자 OR2는 익스클루시브 오어 연산자 XOR1, XOR2의 출력에 대해 오어 연산을 수행한다.
최종 판단부(413')는 커맨드 판단부(411')로부터 리드 신호 iRD 또는 라이트 신호 iWT가 활성화되는 것으로 판단되고, 그룹 판단부(414')로부터 동일 그룹 GP0인 것으로 판단되고, 칩 어드레스 판단부(412')로부터 칩 어드레스 CH_ADD<1:0>가 다른 칩 CHIP1~CHIP3을 가리키는 것으로 판단될 때, 리프레시 신호 AREF를 활성화한다. 최종 판단부(413')는 앤드 연산자 AND3을 포함할 수 있다. 앤드 연산자 AND3는 오어 연산자 OR1와 오어 연산자 OR3와 앤드 연산자 AND2의 출력값에 대해 앤드 연산을 수행함으로써 리프레시 신호 AREF를 생성한다.
리프레시 신호 생성부(410')도 리프레시 신호 생성부(410)와 마찬가지로 리프레시 신호 생성부(410')가 포함되는 칩의 칩 어드레스 CH_ADD에 따라 익스클루시브 오어 연산자 XOR1, XOR2 및 앤드 연산자 AND2에 입력되는 값은 달라질 수 있다. 또한, 도 6에 도시한 회로 외에, 논리적으로 등가인 다른 회로로 구현될 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 장치(20)의 일부 신호들의 타이밍도이다.
도 7에서는 제1 그룹 GP0에서 칩 어드레스 CH_ADD<2:0>로서 "001, "010", "011"의 값이 순차적으로 입력되는 경우를 가정한다. 도 2를 참조하면, 칩 어드레스 CH_ADD<2:0>가 "000"일 때 제1 칩 CHIP0을 나타내고, 칩 어드레스 CH_ADD<2:0>가 "001"일 때 제2 칩 CHIP1을 나타내는 식으로 하여, 칩 어드레스 CH_ADD<2:0>가 "011"일 때 제3 칩 CHIP2을 나타낸다고 가정한다.
칩 어드레스 CH_ADD와 함께 커맨드 CMD가 입력된다. 도 3의 내부 커맨드 생성부(100)는 커맨드 CMD를 디코딩한 결과 리드 신호 iRD가 활성화되고, 라이트 신호 iWT 및 리프레시 신호 iREF는 비활성화된다고 가정한다.
도 3 및 도 4를 참조하면, 리프레시 제어부(400)의 리프레시 신호 생성부(410)는, 칩 어드레스 CH_ADD<2:0>가 제1 칩 CHIP0이 아닌 다른 칩 CHIP1, CHIP2을 가리키고, 리드 신호 iRD가 활성화되므로, 리프레시 신호 AREF를 활성화한다.
또한, 리프레시 제어부(400)의 카운터 제어부(421)는 리프레시 신호 iREF가 비활성이므로 증가 신호 INC를 비활성화한다. 증가 신호 INC가 비활성이므로, 카운터(422)에서 출력되는 노멀 리프레시 어드레스 NREF_ADD는 돈 케어의 값이 된다. 위크셀 어드레스 저장부(300)는 위크셀 어드레스 AREF_ADD1, AREF_ADD2, AREF_ADD3, AREF_ADD4, AREF_ADD5 및 AREF_ADD6를 순차적으로 출력한다.
리프레시 제어부(400)의 선택부(423)는 리프레시 신호 AREF가 활성화되어 있으므로, 리프레시 어드레스 REF_ADD로서 위크셀 어드레스 AREF_ADD1, AREF_ADD2, AREF_ADD3, AREF_ADD4, AREF_ADD5 및 AREF_ADD6를 순차적으로 출력한다.
이에 따라, 제2~제3 칩 CHIP1~CHIP2에서 리드 동작이 수행될 때, 제1 칩 CHIP0에서는 위크셀 어드레스 AREF_ADD1, AREF_ADD2, AREF_ADD3, AREF_ADD4, AREF_ADD5 및 AREF_ADD6에 대한 리프레시 동작이 수행될 수 있다.
도 8은 본 발명의 실시예에 따른 전자 시스템을 나타내는 도면이다.
도 1~7의 반도체 시스템 또는 반도체 장치는 다른 메모리 장치들, 프로세서들 및 컴퓨터 시스템들의 디자인에 특히 유용하다. 예를 들어, 도 8을 참조하면, 다양한 실시예에 따른 반도체 시스템 또는 반도체 장치를 채택한 전자 시스템의 블록도가 도시되어 있다. 전자 시스템은 하나 이상의 프로세서, 예를 들면 중앙 처리 장치(CPU; 1100)를 포함할 수 있다. 프로세서(즉, CPU(1100))는 개별적으로 또는 다른 프로세서들(즉, CPU)과 결합하여 사용될 수 있다. 프로세서(즉, CPU(1100))는 단수로 참조되지만, 임의의 수의 물리적 또는 논리적 프로세서들(즉, CPU)을 갖는 전자 시스템이 구현될 수 있다는 것은 당업자에게 자명하다.
칩셋(1150)은 프로세서(즉, CPU(1100))와 동작상(operably) 결합될 수 있다. 칩셋(1150)은, 프로세서(즉, CPU(1100))와, 전자 시스템의 다른 구성요소들 간의 신호를 위한 통신 경로이다. 전자 시스템의 다른 구성요소들에는 메모리 컨트롤러(1200), 입출력(I/O) 버스(1250) 및 디스크 드라이버 컨트롤러(1300)가 포함될 수 있다. 전자 시스템의 구성에 따라, 복수의 상이한 신호들 중 어느 하나는 칩셋(1150)을 통해 전송될 수 있으며, 전자 시스템의 본질의 변경 없이 전자 시스템에 걸친 신호들의 라우팅이 손쉽게 변경될 수 있음은 당업자라면 잘 알 수 있을 것이다.
전술한 바와 같이, 메모리 컨트롤러(1200)는 칩셋(1150)과 동작상 결합될 수 있다. 메모리 컨트롤러(1200)는 도 1의 반도체 제어 장치(10) 및 도 1~7을 참조하여 설명한 적어도 하나의 반도체 장치를 포함할 수 있다. 따라서, 메모리 컨트롤러(1200)는 칩셋(1150)을 통해 프로세서(즉, CPU(1100))로부터 리퀘스트를 수신할 수 있다. 다른 실시예에서, 메모리 컨트롤러(1200)는 칩셋(1150)에 집적될 수 있다. 메모리 컨트롤러(1200)는 하나 이상의 메모리 장치들(1350)과 동작상 결합될 수 있다. 실시예에서, 메모리 장치들(1350)은 도 1~7과 관련하여 설명한 적어도 하나의 반도체 장치를 포함할 수 있다. 메모리 장치들(1350)은 싱글 인라인 메모리 모듈(SIMM) 및 듀얼 인라인 메모리 모듈(DIMM)을 포함하는 복수의 산업 기준 메모리 타입 중 어느 하나일 수 있다. 또한, 메모리 장치들(1350)은 인스트럭션과 데이터를 모두 저장함으로써 외부 데이터 저장 장치들의 안전한 제거를 촉진할 수 있다.
칩셋(1150)은 또한 I/O 버스(1250)에 연결될 수 있다. I/O 버스(1250)는 칩셋(1150)으로부터 I/O 장치들(1410, 1420, 1430)로의 신호들을 위한 통신 경로로서 기능할 수 있다. I/O 장치들(1410, 1420, 1430)은 예를 들어 마우스(1410), 비디오 디스플레이(1420) 또는 키보드(1430)를 포함할 수 있다. I/O 장치들(1410, 1420, 1430)과 통신하기 위해 I/O 버스(1250)는 복수의 통신 프로토콜 중 어느 하나를 채용할 수 있다. 실시예에서, I/O 버스(1250)는 칩셋(1150)에 집적될 수 있다.
디스크 드라이버 컨트롤러(1300)는 동작상 칩셋(1150)에 결합될 수 있다. 디스크 드라이버 컨트롤러(1300)는 칩셋(1150)과, 하나의 내부 디스크 드라이버(1450) 또는 하나 이상의 외부 디스크 드라이버(1450)간의 통신 경로로서 기능할 수 있다. 내부 디스크 드라이버(1450)는 인스트럭션과 데이터를 모두 저장함으로써 외부 데이터 저장 장치들의 분리를 촉진할 수 있다. 디스크 드라이버 컨트롤러(1300) 및 내부 디스크 드라이버(1450)는 I/O 버스(1250)에 대해 전술한 모든 것을 포함하는 어떠한 타입의 통신 프로토콜을 사용하여 서로 또는 칩셋(1150)과 통신할 수 있다.
도 8과 관련하여 기술한 전자 시스템은 도 1~7과 관련하여 전술한 반도체 시스템 또는 반도체 장치의 일 예에 불과하다. 예를 들어 휴대폰이나 디지털 카메라와 같은 다른 실시예에서 구송요소들은 도 8에 도시된 실시예들과 상이할 수 있다. 이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
참고적으로, 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시 예에 따라 달라질 수 있다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.

Claims (20)

  1. 커맨드 전송라인 및 어드레스 전송라인을 통해 커맨드 및 어드레스를 각각 수신하는 제1 칩; 및
    상기 커맨드 전송라인 및 상기 어드레스 전송라인을 통해 상기 제1 칩과 동일한 커맨드 및 어드레스를 수신하는 제2 칩을 포함하며,
    상기 제1 칩은,
    위크셀 어드레스를 저장하는 위크셀 어드레스 저장부;
    칩 어드레스에 의해 상기 제2 칩이 선택된 경우 상기 위크셀 어드레스에 기초하여 리프레시 어드레스를 생성하는 리프레시 제어부; 및
    상기 리프레시 어드레스에 의해 리프레쉬 동작이 수행되는 뱅크를 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 커맨드 전송라인과 상기 어드레스 전송라인은 상기 제1 칩과 상기 제2 칩에 공통 연결되는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 칩과 상기 제2 칩은 적층되며, 상기 제2 칩은 상기 제1 칩을 매개로 하여 데이터가 전달되는 반도체 장치.
  4. 제 1항에 있어서, 상기 제 1칩과 상기 제 2칩은 와이어 본딩, 관통전극 중 어느 하나를 통해 서로 연결되는 반도체 장치.
  5. 제 1항에 있어서, 상기 리프레시 제어부는
    상기 칩 어드레스에 의해 상기 제 2칩이 선택된 경우, 리프레시 신호를 활성화하는 리프레시 신호 생성부; 및
    상기 리프레시 신호에 기초하여 상기 리프레시 어드레스를 생성하는 리프레시 어드레스 생성부를 포함하는 반도체 장치.
  6. 제 5항에 있어서, 상기 리프레시 신호 생성부는,
    상기 커맨드가 리드 커맨드 또는 라이트 커맨드인지를 판단하는 커맨드 판단부;
    상기 칩 어드레스를 입력받아 상기 제 2칩이 선택된 경우를 판단하는 어드레스 판단부; 및
    상기 커맨드 판단부 및 상기 어드레스 판단부의 결과에 기초하여 상기 리프레시 신호를 생성하는 최종 판단부를 포함하는 반도체 장치.
  7. 제 5항에 있어서, 상기 리프레시 어드레스 생성부는,
    리프레시 커맨드에 대응하여 카운터 증가 신호를 생성하는 카운터 제어부;
    상기 카운터 증가 신호에 기초하여 노멀 리프레시 어드레스를 생성하는 카운터; 및
    상기 리프레시 신호에 기초하여 상기 노멀 리프레시 어드레스 또는 상기 리프레시 어드레스를 선택적으로 출력하는 선택부를 포함하는 반도체 장치.
  8. 제 1항에 있어서, 상기 제 1칩은
    상기 커맨드를 디코딩하여 내부 커맨드신호를 생성하는 내부 커맨드 생성부를 더 포함하는 반도체 장치.
  9. 제 1항에 있어서, 상기 제 1칩은
    상기 어드레스를 버퍼링하여 상기 칩 어드레스를 생성하는 어드레스 버퍼를 더 포함하는 반도체 장치.
  10. 제 1항에 있어서, 상기 제 1칩은
    상기 리프레쉬 어드레스 및 로우 어드레스 중 어느 하나를 선택하는 어드레스 선택부를 더 포함하는 반도체 장치.
  11. 제 1항에 있어서, 상기 제 1칩은
    상기 리프레쉬 어드레스를 디코딩하여 상기 뱅크에 출력하는 로우 디코더;
    상기 어드레스 중 컬럼 어드레스를 디코딩하여 상기 뱅크에 출력하는 컬럼 디코더; 및
    상기 데이터가 송수신되는 데이터 입출력 회로를 더 포함하는 반도체 장치.
  12. 데이터 전송라인들을 통해 서로 연결되는 제 1복수의 칩을 포함하는 제1 그룹;
    데이터 전송라인들을 통해 서로 연결되는 제 2복수의 칩을 포함하는 제2 그룹을 포함하고,
    상기 제 1복수의 칩 중 적어도 하나의 마스터 칩은,
    위크셀 어드레스를 저장하는 위크셀 어드레스 저장부;
    칩 어드레스에 의해 슬레이브 칩이 선택된 경우 상기 위크셀 어드레스에 기초하여 리프레시 어드레스를 생성하는 리프레시 제어부; 및
    상기 리프레시 어드레스에 의해 리프레쉬 동작이 수행되는 뱅크를 포함하는 반도체 장치.
  13. 제 12항에 있어서,
    상기 제 1그룹과 상기 제 2그룹은 커맨드 전송라인 및 어드레스 전송라인이 공유되는 반도체 장치.
  14. 제 12항에 있어서,
    상기 마스터 칩은 데이터 전송라인이 외부와 연결되는 반도체 장치.
  15. 제 12항에 있어서,
    상기 슬레이브 칩은 상기 마스터 칩을 매개로 하여 외부의 데이터가 전달되는 반도체 장치.
  16. 제 12항에 있어서,
    상기 제 1그룹과 상기 제 2그룹 각각은 와이어 본딩, 관통전극 중 어느 하나를 통해 복수의 칩이 서로 연결되는 반도체 장치.
  17. 제 12항에 있어서, 상기 리프레시 제어부는
    상기 칩 어드레스에 의해 상기 슬레이브 칩이 선택된 경우, 리프레시 신호를 활성화하는 리프레시 신호 생성부; 및
    상기 리프레시 신호에 기초하여 상기 리프레시 어드레스를 생성하는 리프레시 어드레스 생성부를 포함하는 반도체 장치.
  18. 제 17항에 있어서, 상기 리프레시 신호 생성부는,
    상기 커맨드가 리드 커맨드 또는 라이트 커맨드인지를 판단하는 커맨드 판단부;
    상기 어드레스가 상기 리프레시 신호 생성부가 포함된 칩과 다른 칩을 선택하는 어드레스인지를 판단하는 칩 어드레스 판단부; 및
    상기 칩 어드레스를 입력받아 상기 제 1그룹과 동일한 그룹을 선택한 경우를 판단하는 그룹 판단부; 및
    상기 커맨드 판단부, 상기 칩 어드레스 판단부 및 상기 그룹 판단부의 결과에 기초하여 상기 리프레시 신호를 생성하는 최종 판단부를 포함하는 반도체 장치.
  19. 제 17항에 있어서, 상기 리프레시 어드레스 생성부는,
    리프레시 커맨드에 대응하여 카운터 증가 신호를 생성하는 카운터 제어부;
    상기 카운터 증가 신호에 기초하여 노멀 리프레시 어드레스를 생성하는 카운터; 및
    상기 리프레시 신호에 기초하여 상기 노멀 리프레시 어드레스 또는 상기 리프레시 어드레스를 선택적으로 출력하는 선택부를 포함하는 반도체 장치.
  20. 제 12항에 있어서, 상기 마스터 칩은
    상기 커맨드를 디코딩하여 내부 커맨드신호를 생성하는 내부 커맨드 생성부;
    상기 어드레스를 버퍼링하여 상기 칩 어드레스를 생성하는 어드레스 버퍼;
    상기 리프레쉬 어드레스 및 로우 어드레스 중 어느 하나를 선택하는 어드레스 선택부;
    상기 리프레쉬 어드레스를 디코딩하여 상기 뱅크에 출력하는 로우 디코더;
    상기 어드레스 중 컬럼 어드레스를 디코딩하여 상기 뱅크에 출력하는 컬럼 디코더; 및
    상기 데이터가 송수신되는 데이터 입출력 회로를 더 포함하는 반도체 장치.
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