JP2010146665A - 抵抗変化型不揮発性半導体メモリ - Google Patents

抵抗変化型不揮発性半導体メモリ Download PDF

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Abstract

【課題】不良セルの救済効率を向上する。
【解決手段】本発明の例に関わる抵抗変化型不揮発性半導体メモリは、抵抗変化型記憶素子を含む複数のメモリセルＭＣが配置されたメモリセルアレイ１Ａと、複数のメモリセルＭＣが接続される複数のワード線ＷＬと、複数の冗長セルＲＭＣが配置された冗長セルアレイ４と、複数の冗長セルＲＭＣが接続される複数の冗長ワード線ＲＷＬと、不良セルを救済する制御回路と、を具備し、メモリセルアレイ１Ａ及び冗長セルアレイ４は、カラムアドレス情報ＣＡｎに基づいて判別される２つ以上の領域１０Ａ，１１Ａ，４０，４１を含み、制御回路は、前記領域１０Ａ，１１Ａ，４０，４１毎に、不良セルｂＭＣ１が接続されたワード線の一部分ＷＬａ＜０＞と冗長ワード線の一部分ＲＷＬ＜０＞とを置き換える。
【選択図】図１

Description

本発明は、抵抗変化型不揮発性半導体メモリに係り、特に、抵抗変化型不揮発性半導体メモリの不良救済技術に関する。
近年、携帯電話や携帯型オーディオプレイヤーの普及により、半導体メモリがそれらの電子機器に搭載されている。
半導体メモリにおいて、メモリセルアレイ内の不良セルを救済するために、任意の規模の冗長セルアレイが、メモリセルアレイと同一のチップ内に設けられる。この冗長セルアレイ内の冗長セルを、偶発的に発生する不良セルの代わりに用いることによって、メモリセルの不良を救済する手法が、半導体メモリに採用されている（例えば、特許文献１参照）。
不良セルの救済法としては、２次元に配置された複数のメモリセルに対して、不良セルを含むワード線単位、又は、不良セルを含むビット線単位で、不良セルを救済するライン救済法が一般的である。
ワード線単位の救済法（以下、ロウ救済法と呼ぶ）においては、不良セルを含むロウアドレス（以下、不良アドレスと呼ぶ）が、フューズなどを用いて、メモリチップ内にあらかじめ記憶されている。そして、外部から入力されたロウアドレスと記憶された不良アドレスとが一致した場合に、不良セルを含むワード線の活性が停止され、冗長セルが接続されたワード線（以下、冗長ワード線と呼ぶ）が活性されることで、不良セルが救済されている。
ところで、揮発性半導体メモリ、例えば、ＤＲＡＭ（Dynamic Random Access Memory）においては、リフレッシュ動作が必要である。さらに、ＤＲＡＭにおいては、リフレシュ動作のサイクル数が記憶容量により規定されているため、同一のサイクル内でリフレッシュ動作の対象となるメモリセル数が決められているという制約がある。このため、ＤＲＡＭでは、メモリセルアレイ内の１つのワード線を、部分的に活性化させることは、その動作の仕様上不可能である。
すなわち、ＤＲＡＭにおいては、リフレシュサイクルの仕様と動作の整合性を確保しなければならないため、１本のワード線に含まれた不良セルの数がたとえ１つであっても、そのワード線は１本の冗長ワード線と置換される。このため、メモリセルアレイ内に、ロウアドレス（ワード線）が異なる２つの不良セルを救済する場合、２本の冗長ワード線が必要になる。
このように、ＤＲＡＭに対してロウ救済法を用いる場合、ワード線に接続される不良セルの数に関わらず、不良セルが接続されたワード線の本数と同数の冗長ワード線が必要となる。
この場合、不良セルの数が、記憶容量の増大やメモリセルの微細化に伴って増加すると、搭載すべき冗長ワード線（冗長セル数）も増加する。つまり、メモリの大容量化や微細化に伴う不良セルの増加に対し、不良セルの救済効率の向上は、チップ面積の増大及び製造コストの増加を引く起こす可能性がある。
ＤＲＡＭの代替として期待される半導体メモリ、例えば、ＭＲＡＭ（Magnetoresistive Random Access Memory）は、リフレシュ動作を必要としないため、上記のリフレッシュ動作に対する制約を排除することが可能であり、より救済効率の高いロウ救済法の実現が望まれている。
特開２００３−２７２３９７
本発明は、不良セルの救済効率を向上できる技術を提案する。
本発明の例に関わる不揮発性半導体メモリは、抵抗変化型記憶素子を含む複数のメモリセルがマトリクス状に配置されたメモリセルアレイと、前記複数のメモリセルが接続され、第１の方向に延在する複数のワード線と、前記メモリセルアレイの近傍に配置され、前記ワード線を活性化するロウデコーダと、前記メモリセルアレイ内に含まれる不良セルの代わりに用いられる複数の冗長セルが配置された冗長セルアレイと、前記複数の冗長セルが接続され、前記第１の方向に延在する複数の冗長ワード線と、前記冗長セルアレイの近傍に配置され、前記冗長ワード線を活性化する冗長ロウデコーダと、不良セルが接続されたワード線を示す不良アドレス情報が記憶され、入力されたアドレス情報と前記不良アドレス情報とが一致した場合に、前記不良セルを救済する制御回路と、を具備し、前記メモリセルアレイ及び前記冗長セルアレイは、カラムアドレス情報に基づいて判別され、前記第１の方向に分割された少なくとも２つ以上の領域をそれぞれ含み、前記制御回路は、前記領域毎に、前記不良セルが接続された前記ワード線の一部分と前記冗長ワード線の一部分とを置き換えて、その置き換えられた冗長ワード線を前記冗長ロウデコーダに活性化させる、ことを備える。
本発明の例によれば、不良セルの救済効率を向上できる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
［第１の実施形態］
以下、図１乃至図８を参照して、本発明の第１の実施形態について説明する。
（１） 基本構成
図１及び図２を用いて、本発明の第１の実施形態に関わる抵抗変化型不揮発性半導体メモリの基本構成について説明する。
図１は、本実施形態に係る抵抗変化型不揮発性半導体メモリにおける、メモリセルアレイ及びその近傍に配置される回路の構成を示している。
図１に示す例では、４つのメモリセルアレイ１Ａ〜１Ｄが設けられている。但し、メモリセルアレイは１つでも良い。
メモリセルアレイ１Ａ〜１Ｄは、抵抗変化型記憶素子を用いた複数のメモリセルＭＣから構成されている。複数のメモリセルＭＣは、メモリセルアレイ１Ａ〜１Ｄ内に、アレイ状に配置されている。
メモリセルアレイ１Ａ〜１Ｄ内には、複数のワード線ＷＬ及び複数のビット線ＢＬが設けられている。図１において、ワード線ＷＬは、例えば、Ｙ方向（第１の方向）に延在し、ビット線ＢＬは、例えば、Ｘ方向（第２の方向）に延在している。１本のワード線ＷＬには、Ｙ方向に配列された複数のメモリセルＭＣが接続されている。１本のビット線ＢＬには、Ｘ方向に配列された複数のメモリセルＭＣが共通に接続される。本実施形態においては、１本のワード線ＷＬに共通に接続された複数のメモリセルのことを、メモリセル群ともよぶ。メモリセルアレイ１Ａ〜１Ｄの内部構成の具体例について、後述する。
メモリセルアレイ１Ａ〜１Ｄ内における各メモリセルＭＣの位置は、チップ内に入力されるアドレス情報が含むロウアドレス情報及びカラムアドレス情報によって、示される。ロウアドレス情報が含む全ビットによって、１本のワード線が示され、カラムアドレス情報が含む全ビットによって、１本のビット線ＢＬが示される。
メモリセルアレイ１Ａ〜１ＤのＹ方向に隣接して、ロウデコーダ２Ａ〜２Ｄがそれぞれ配置されている。ロウデコーダ２Ａ〜２Ｄは、メモリセルアレイ１Ａ〜１Ｄのそれぞれに対応して、設けられる。ロウデコーダ２Ａ〜２Ｄは、外部から入力されたアドレス情報に基づいて、ワード線ＷＬを選択し、そのワード線を活性化する。
また、各メモリセルアレイ１Ａ〜１ＤのＸ方向に隣接して、センスアンプ３が配置されている。センスアンプ３は、アドレス情報に基づいて、選択されたメモリセルからビット線ＢＬに読み出された信号（データ）を増幅し、その信号を検知する。
図１に示す例では、各メモリセルアレイ１Ａ〜１ＤのＸ方向の両端に、センスアンプ３が配置され、１つのメモリセルアレイに対して、２つのセンスアンプ３が接続されている。これによって、メモリセルに記憶されたデータを、メモリセルアレイの両端から読み出せる。この場合、２つのメモリセルアレイ間に配置されたセンスアンプ３は、２つのメモリセルアレイによって共通に用いられる。
冗長セルアレイ４は、センスアンプ３を介して、メモリセルアレイ１ＤのＸ方向に隣接して設けられる。冗長セルアレイ４内には、不良セルを救済のために用いられる複数の冗長セルＲＭＣが設けられている。また、冗長セルアレイ内には、Ｙ方向に延在する冗長ワード線ＲＷＬとＸ方向に延在する冗長ワード線ＲＢＬとが設けられている。
冗長セルＲＭＣは、メモリセルＭＣと同様の構成を有する。冗長セルＲＭＣは、メモリセルＭＣとワード線ＷＬとの接続関係と同様の構成で、冗長ワード線ＲＷＬに接続される。また、冗長セルＲＭＣは、メモリセルＭＣとビット線ＢＬとの接続関係と同様の構成で、冗長ビット線ＢＬに接続される。尚、１本の冗長ワード線ＲＷＬに接続される冗長セルＲＭＣの個数は、１本のワード線ＷＬに接続されるメモリセルＭＣの個数と同じである。
冗長ワード線ＷＲＬは、冗長ロウデコーダ５に接続される。
冗長ロウデコーダ５は、冗長セルアレイ４のＹ方向に隣接して、配置されている。冗長ロウデコーダ２Ａ〜２Ｄは、不良セルの代わりに冗長セルが用いられる場合に、冗長ワード線ＲＷＬを活性化する。
冗長セルアレイ４のＸ方向に両端には、メモリセルアレイ１Ａ〜１Ｄと同様に、２つのセンスアンプ３が設けられている。そして、その一方のセンスアンプ３は、メモリセルアレイ１Ｄと共有される。冗長ビット線ＲＢＬは、センスアンプ３に接続される。
メモリセルアレイ１Ａ〜１Ｄ内に不良セルｂＭＣ１，ｂＭＣ２が存在した場合、後述の制御回路によって、不良セルを含むワード線ＷＬａ，ＷＬｃと冗長ワード線ＲＷＬとが、論理的に置き換えられる。これによって、不良セルｂＭＣ１，ｂＭＣ２が救済される。具体的には以下のとおりである。
不良セルのアドレス情報（以下、不良アドレス情報と呼ぶ）は、チップのテスト工程時に予め検出され、チップ内の制御回路内に記憶される。
そして、チップに対する書き込み又は読み出し動作時において、アドレス情報が入力されたとき、その入力されたアドレス情報は、制御回路によって、チップ内に予め記憶された不良アドレス情報と比較される。その比較の結果、入力されたアドレス情報が、不良セルｂＭＣ１，ｂＭＣ２（図１中の×印）を含むワード線ＷＬａ，ＷＬｃを示すアドレス情報と一致すると、制御回路によって判定された場合、その制御回路は、冗長ロウデコーダ５に、冗長セルアレイ４内の冗長ワード線ＲＷＬを不良セルが含まれるワード線の代わりに活性化させる。
このように、本実施形態の抵抗変化型不揮発性半導体メモリにおいて、不良セルの救済は、ワード線単位で行われるロウ救済法が採用されている。
本実施形態の抵抗変化型不揮発性半導体メモリにおいて、メモリセルアレイ内に含まれる不良セルの救済（ワード線の置換）は、メモリセルアレイ１Ａ〜１Ｄが２つ以上に分割され、その分割された領域１０Ａ〜１０Ｄ，１１Ａ〜１１Ｄを対応させて、制御される。図１においては、各メモリセルアレイ１Ａ〜１Ｄが、２つの領域１０Ａ〜１０Ｄ，１１Ａ〜１１Ｄに分割された例を示している。
本実施形態において、メモリセルアレイ１Ａ〜１Ｄは、カラムアドレス情報ＣＡｎに基づいた論理的な領域１０Ａ〜１０Ｄ，１１Ａ〜１１Ｄに分割される。以下、分割された論理的な領域のことを、セグメントと呼ぶ。各セグメント１０Ａ〜１０Ｄ，１１Ａ〜１１Ｄは、カラムアドレス情報ＣＡｎに基づいて分割されるため、メモリセルアレイ１Ａ〜１Ｄは、ワード線の延在方向（Ｙ方向）に分割された領域になっている。そして、１つのメモリセルアレイにおいて、２つのセグメントはＹ方向に互いに隣接している。
セグメント１０Ａ〜１０Ｄ，１１Ａ〜１１Ｄは、例えば、カラムアドレス情報が含むｎ番目のビットＣＡｎに基づいて、判別される。例えば、セグメントの判別は、カラムアドレス情報の最上位又は最下位の１ビットが用いられる。本実施形態においては、セグメントの判別は、カラムアドレス情報の最上位ビットを用いる場合を例として、説明する。
第１のセグメント１０Ａ〜１０Ｄと、第２のセグメント１１Ａ〜１１Ｄとが、各メモリセルアレイ１Ａ〜１Ｄ内に設定される。第１のセグメント１０Ａ〜１０Ｄはカラムアドレス情報ＣＡｎ＝“０”によって、判別される。第２のセグメント１１Ａ〜１１Ｄは、カラムアドレス情報ＣＡｎ＝“１”によって、判別される。
また、メモリセルアレイ１Ａ〜１Ｄと同様に、冗長セルアレイ４に対して、カラムアドレス情報ＣＡｎ＝“０”，“１”によって判別される２つのセグメント４０，４１が、設定される。
図１に示す例において、ワード線ＷＬａ，ＷＬｃは、カラムアドレス情報ＣＡｎに基づいてセグメントが設定されていることに伴って、第１のセグメント１０Ａ〜１０Ｄに配置される一部分ＷＬａ＜０＞，ＷＬｃ＜０＞と第２のセグメント１１Ａ〜１１Ｄに配置される一部分ＷＬａ＜１＞，ＷＬｃ＜１＞とに論理的に分割される。
そして、不良セルを救済する場合に、論理的に分割された部分毎ＷＬａ＜０＞，ＷＬｃ＜０＞，ＷＬａ＜１＞，ＷＬｃ＜１＞毎に、救済の単位として、それぞれ個別に制御され、ワード線の一部分と冗長ワード線の一部分とが置き換えられる。これによって、メモリセルアレイ１Ａ〜１Ｄ内の不良セルが、救済される。
例えば、メモリセルアレイ１Ａにおいて、ワード線ＷＬａは、不良セルｂＭＣ１を含んでいる。不良セルｂＭＣ１は、カラムアドレス情報ＣＡｎ＝“０”に対応するセグメント１０Ａ内に存在し、１本のワード線ＷＬａにおけるセグメント１０Ａ内に設けられている部分ＷＬａ＜０＞に、接続されている。
入力されたアドレス情報（ロウ／カラムアドレス情報）が、不良セルが接続されたワード線ＷＬａを示し、不良セルが存在するセグメント１０Ａを示す場合、そのワード線ＷＬａのセグメント１０Ａ内に配置された部分（第１の部分）ＷＬａ＜０＞は不活性にされる。
そして、冗長セルアレイ４において、そのカラムアドレス情報ＣＡｎ＝“０”に基づいて、１本の冗長ワード線ＲＷＬのうちセグメント４１に配置された部分ＲＷＬ＜０＞が、不良セルが接続されたワード線ＷＬａの一部分ＷＬａ＜０＞の代わりに、冗長ロウデコーダ５によって活性化される。
これによって、不良セルを含むワード線ＷＬａの一部分ＷＬａ＜０＞が、冗長ワード線ＲＷＬの一部分ＲＷＬ＜０＞と置き換えられる。それゆえ、ワード線ＷＬａの一部分ＷＬａ＜０＞に接続された不良セルｂＭＣ１が、救済される。
また、カラムアドレス情報ＣＡｎ＝“１”に対応するメモリセルアレイ１Ａのセグメント１１Ａ内において、ワード線ＷＬａは不良セルを含まない。この場合、セグメント１１Ａに配置されるワード線ＷＬａの一部分（第２の部分）ＷＬａ＜１＞は、セグメント４１に配置される冗長ワード線ＲＷＬ＜１＞と置換されない。つまり、チップの動作時に入力されたアドレス情報において、ロウアドレス情報は不良セルｂＭＣ１が接続されたワード線ＷＬａを示し、且つ、カラムアドレス情報ＣＡｎはそのワード線ＷＬａのうち不良セルが存在していないセグメント１１Ａを示す場合、そのワード線ＷＬａ（ワード線ＷＬａの一部分ＷＬａ＜１＞）は、アドレス情報に基づいて、ロウデコーダ２Ａによって活性化される。そして、ワード線ＷＬａの部分ＷＬａ＜１＞に接続された正常なメモリセルは、通常どおりに動作（アクセス）の対象となる。
メモリセルアレイ１Ｃ内に含まれる不良セルｂＭＣ２は、メモリセルアレイ１Ａ内に含まれる不良セルｂＭＣ１と同様の手法によって、冗長セルアレイ４内の冗長セルを用いて、救済される。
すなわち、不良セルｂＭＣ２が接続されたワード線ＷＬｃにおいて、入力されたアドレス情報が含むカラムアドレス情報ＣＡｎ＝“１”に基づいて、そのワード線ＷＬｃは、セグメント１１Ｃに配置される部分ＷＬｃ＜１＞が、冗長ワード線ＲＷＬのセグメント４１に配置される部分ＲＷＬ＜１＞と置き換えられ。それゆえ、ワード線ＷＬｃは不活性化され、冗長ワード線ＲＷＬは、冗長ロウデコーダ５によって活性化される。
また、カラムアドレス情報ＣＡｎ＝“０”に対応しているワード線ＷＬｃの部分ＷＬｃ＜１＞は、不良セルを含まないので、アクセス（書き込み／読み出し）を要求するロウ／カラムアドレス情報が入力されたとき、そのワード線ＷＬｃは通常どおりにロウデコーダ２Ｃによって、活性化される。
また、上述のように、冗長セルアレイ４も、２つのセグメント４０，４１に分割されて、制御される。そのため、１本の冗長ワード線ＲＷＬを、各セグメントに対応した２つの部分ＲＷＬ＜０＞，ＲＷＬ＜１＞毎に、不良セルが接続されたワード線の置き換えに用いることができる。つまり、不良セルｂＭＣ１，ｂＭＣ２が存在するセグメントが異なっていれば、１本の冗長ワード線ＲＷＬを用いて、２本のワード線が含む不良セルを救済できる。よって、１本の冗長ワード線を用いた不良セルの救済自由度は、“２”になる。例えば、冗長セルアレイ４が８本の冗長ワード線を有し、図１に示すように、メモリセルアレイ１Ａ〜１Ｄ及び冗長セルアレイ４が、１ビット分のカラムアドレス情報ＣＡｎに基づいて設定された２つのセグメント１０Ａ〜１０Ｄ，１１Ａ〜１１Ｄを有する場合、図１に示される半導体メモリの救済自由度は、“１６”になる。
このように、ロウ救済法において、カラムアドレス情報ＣＡｎに基づいて、メモリセルアレイ１Ａ〜１Ｄが複数のセグメント１０Ａ，１１Ａに分割されることによって、不良セルの救済効率を向上できる。
また、上述のように、本実施形態においては、カラムアドレス情報ＣＡｎに基づいて、各メモリセルアレイ１Ａ〜１Ｄ内に、セグメントを設定し、それらを判別している。このため、カラムアドレス情報が含むビット数に応じて、セグメントの個数を規定できるので、３つ以上のセグメントを１つのメモリセルアレイに対して設定することができる。
図２に示す例では、２ビット分のカラムアドレス情報ＣＡｎ，ＣＡ（ｎ−１）を利用して、１つのメモリセルアレイ１Ａ〜１Ｃ内に、４つのセグメント１０Ａ〜１３Ａ，１０Ｃ〜１３Ｃが設定されている。この構成において、不良セルの救済時に、１本のワード線ＷＬ及び１本の冗長ワード線ＲＷＬは、論理的に４つに分割されて、制御される。
そして、不良セルがアクセスの対象となった場合、分割された各部分を救済の単位として、ワード線ＷＬａ＜０＞と冗長ワード線ＲＷＬ＜０＞とが置き換えられる。これによって、冗長ワード線が活性化され、ワード線ＷＬａの一部分ＷＬ＜０＞に含まれる不良セルが、救済される。これと同様に、ワード線ＷＬｃの一部分ＷＬｃ＜３＞は、冗長ワード線の一部分ＲＷＬ＜３＞と置き換えられる。
また、不良セルを含まないセグメント１１Ａ〜１３Ａ，１０Ｃ〜１２Ｃにおいて、不良セルを含むワード線ＷＬａ，ＷＬｃは、アクセスの対象として使用され、ロウデコーダ２Ａ，２Ｃによって、活性化される。
尚、カラムアドレス情報の全ビット数を用いた場合には、メモリセルアレイ１Ａ〜１Ｄは、ビット線の本数と同数のセグメントを有し、１つのメモリセル（不良セル）単位での、不良セルの救済が可能となる。
このように、メモリセルアレイに設定するセグメント数を多くする、つまり、ワード線の分割数を大きくすることで、不良セルの救済自由度を向上できる。尚、好ましい態様としては、メモリセルアレイ１Ａ〜１Ｄは、２〜１６のセグメントに分割されることが好ましい。
さらに、本実施形態においては、セグメントの設定及びその判別に、カラムアドレス情報を用いている。それゆえ、セグメントの設定及び判別のために、新たな信号をチップの制御信号に付加する必要はなく、複雑な回路を用いる必要もない。よって、簡便な構成によって、不良セルの救済効率を向上できる。
以上のように、本発明の第１の実施形態において、メモリセルアレイ１Ａ〜１Ｄは、カラムアドレス情報ＣＡｎに基づいて、ワード線ＷＬの延在方向（Ｙ方向）に２つ以上の領域（セグメント）に論理的に分割される。不良セルを救済する際、不良セルを含むワード線は、カラムアドレス情報に基づいて、セグメントに配置されている部分毎に制御される。そして、その不良セルを含んでいるワード線において、不良セルを含んでいるセグメントに対応する部分（メモリセル群）が、そのセグメントに対応する冗長ワード線の部分に置き換えられる。これによって、不良セルは救済される。また、不良セルを含んでいるワード線において、不良セルを含まないセグメントに配置されたワード線の一部分（メモリセル群）は、通常どおりに用いられる。
このように、１本のワード線において、それぞれ異なるセグメントに配置される部分は、救済の単位として、独立に扱われる。
それゆえ、本実施形態のように、不良セルを救済することによって、チップに搭載される冗長ワード線の本数、換言すると、冗長セルの個数の増加及び冗長セルアレイの占有面積の増加を伴わないで、救済の自由度が増加する。
したがって、本発明の第１の実施形態に係る抵抗変化型不揮発性半導体メモリによれば、不良セルの救済の自由度を向上でき、メモリセルアレイ内の不良セルの救済効率を向上できる。
（２） 具体例
（ａ） 回路構成
図３乃至図７を用いて、本実施形態に係る抵抗変化型不揮発性半導体メモリのより具体的な構成例について説明する。
図３は、１つのメモリセルアレイ１Ａの内部構成の一例を示している。
図３に示すように、複数のメモリセルＭＣは、Ｘ方向及びＹ方向に沿って、メモリセルアレイ１Ａ内にアレイ状に配置される。また、図３に示すように、メモリセルアレイ１Ａ内には、複数のビット線ＢＬ０〜ＢＬｍ−１及び複数のワード線ＷＬ０〜ＷＬｎ−１が設けられている。
複数のビット線ＢＬ０〜ＢＬｍ−１は、Ｘ方向に沿って延在し、Ｙ方向に並んで配置されている。例えば、ビット線ＢＬ０及びビット線ＢＬ１のように、メモリセルＭＣの一端及び他端に接続された２本のビット線は、一組のビット線対をなしている。複数のワード線ＷＬ０〜ＷＬｎ−１は、Ｙ方向に沿って延在し、Ｘ方向に並んで配置されている。
Ｙ方向に沿って配列される複数のメモリセルＭＣは、一組のビット線対に共通に接続されている。Ｘ方向に沿って配列される複数のメモリセルＭＣは、１本のワード線に共通に接続される。
各メモリセルＭＣは、例えば、１つの抵抗変化型記憶素子ＭＴＪと１つの電界効果トランジスタＴｒとから構成されている。
メモリセルＭＣ内の抵抗変化型記憶素子ＭＴＪは、データの記憶を担う。例えば、本実施形態の抵抗変化型不揮発性半導体メモリが、磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetoresistive Random Access Memory）である場合には、抵抗変化型記憶素子ＭＴＪは、磁気抵抗効果素子である。磁気抵抗効果素子ＭＴＪは、データを不揮発に記憶する。
磁気抵抗効果素子ＭＴＪの基本的な構造は、例えば、磁化方向が不変な第１の磁性層（磁化不変層）と、磁化方向が可変な第２の磁性層（磁化固定層）と、第１及び第２の磁性層に挟まれたトンネル膜から構成されている。磁気抵抗効果素子ＭＴＪは、磁気トンネル効果を利用して、データが書き込まれる。
メモリセルＭＣ内の電界効果トランジスタＴｒは、抵抗変化型記憶素子ＭＴＪに対するスイッチ素子として機能する。以下では、メモリセルＭＣ内に設けられた電界効果トランジスタＴｒのことを、選択トランジスタＴｒと呼ぶ。
磁気抵抗効果素子ＭＴＪの一端が、ビット線対をなす一方のビット線ＢＬ０に接続される。
選択トランジスタＴｒの電流経路の一端は、抵抗変化型記憶素子（磁気抵抗効果素子）ＭＴＪの他端に接続される。選択トランジスタＴｒの電流経路の他端は、ビット線対をなす他方のビット線ＢＬ１に接続される。選択トランジスタＴｒの制御端子には、ワード線ＷＬｉが接続される。
ＭＲＡＭにおいて、磁気抵抗効果素子ＭＴＪは、２つ磁性層の磁化方向が平行又は反平行になる２つの定常状態をとることができ、そのうちの１つの状態を“０”データ、他の１つの状態を“１”データに対応させることによって２値データを記憶する。磁気抵抗効果素子ＭＴＪに対するデータの書き込みは、例えば、電子がスピン偏極した書き込み電流（以下、スピン偏極電流と呼ぶ）をビット線対ＢＬ０，ＢＬ１間に流すことで、実行される。スピン偏極電流の大きさは、磁化自由層の磁化方向が反転するのに要する電流値以上である。データの書き込み時、そのスピン偏極電流が、磁気抵抗効果素子の一端側から他端側へ、又は、磁気抵抗効果素子の他端側から一端側へ流される。これによって、磁気抵抗効果素子ＭＴＪは、その磁化自由層と磁化不変層との相対的な磁化方向が変化される。
また、磁気抵抗効果素子ＭＴＪに対するデータの読み出しは、スピン偏極電流よりも小さい電流（読み出し電流）を、ビット線対ＢＬ０，ＢＬ１間に流すことで、実行される。読み出し電流が、磁気抵抗効果素子ＭＴＪに流されることによって、その定常状態（平行／反平行）に対応する抵抗値（データ）に応じて、ビット線ＢＬ０，ＢＬ１の電位が変動する。その電位変動を検知して、データが読み出される。
本実施形態のように、メモリセルアレイ１ＡがＭＲＡＭの構成される場合には、書き込み電流及び読み出し電流をビット線対ＢＬ０，ＢＬ１間に流すための回路（図示せず）が、メモリセルアレイ１Ａ近傍に設けられる。
本実施形態においては、抵抗変化型記憶素子としての磁気抵抗効果素子ＭＴＪの構成は、限定されない。例えば、磁気抵抗効果素子は、第１及び第２の磁性層の磁化方向が膜面に対して平行方向を向く、面内磁化型でもよいし、磁性層の磁化方向が膜面に対して垂直方向を向く、垂直磁化型でもよい。磁気抵抗効果素子ＭＴＪの構造は、トンネルバリア層を１層有するシングルジャンクション構造でもよいし、トンネルバリア層を２層有するダブルジャンクション構造でもよい。
尚、本実施形態においては、抵抗変化型記憶素子として磁気抵抗効果素子ＭＴＪを用いたＭＲＡＭを例に、メモリセルアレイの内部構成について説明したが、これに限定されない。例えば、メモリセルアレイ１Ａは、電圧の印加方法により抵抗値が変化する素子を用いているＲｅＲＡＭ（Resistive Random Access Memory）の構成や、結晶相の変化を利用して抵抗値が変化する素子を用いているＰＣＲＡＭ（Phase Change Random Access Memory）の構成でもよい。また、図３に示されるメモリセルアレイ１Ａは、１つの抵抗変化型記憶素子と１つの選択トランジスタとから構成される、いわゆる、１Ｔｒ＋１ＭＴＪのメモリセルを用いているが、これに限定されない。メモリセルアレイ１Ａは、例えば、ワード線とビット線とが交差する箇所に抵抗変化型記憶素子が設けられた、いわゆる、クロスポイント型の内部構成を有していてもよい。
図４は、メモリセルアレイ内に設定されたセグメントに対応させて、不良セルを救済するための制御回路２００を示している。本実施形態においては、図４に示される制御回路のことを、不良救済制御回路２００と呼ぶ。不良救済制御回路２００は、例えば、図１に示されるメモリセルアレイ１Ａ〜１Ｄ及び冗長セルアレイ４などと同じチップ内に設けられる。
不良救済制御回路２００は、例えば、不良アドレス情報記憶部６０、アドレス比較部７０及び救済判定部８０とを備える。不良制御回路２００は、不良セルが接続されたワード線のアドレスが入力されたとき、ワード線と冗長ワード線との置き換えを制御する。
不良アドレス情報記憶部６０は、不良セルを含むワード線（ロウ）及びセグメント（カラム）のアドレス情報を記憶している。以下、本実施形態における不良セルのアドレス情報のことを、不良アドレス情報と呼ぶ。不良アドレス情報記憶部６０は、不良アドレス情報を記憶するため、例えば、フューズやＲＯＭ（Read Only Memory）を有する。尚、本実施形態においては、不揮発性の抵抗変化型記憶素子を用いているので、不良アドレス情報は、メモリセルアレイと同一構成の記憶領域に記憶されてもよい。
アドレス比較部７０は、不良アドレス情報記憶部６０から読み出された不良アドレス情報が、チップ内に入力されたアドレス情報（以下、選択アドレス情報と呼ぶ）と一致するか否かを比較する。尚、本実施形態においては、選択アドレス情報のうち、ロウを示すアドレス情報のことを、選択ロウアドレス情報とよび、カラムを示すアドレス情報のことを、選択カラムアドレス情報と呼ぶ。
救済判定部８０は、不良アドレス情報と選択アドレス情報との比較結果を用いて、不良セルの救済（ワード線の置換）を行うか否かを判定する。
このような構成によって、不良救済制御回路２００は、不良セルを含む１本のワード線において、不良セルが存在しているセグメントのワード線の部分を救済の単位として、不良セルを含むワード線の部分と冗長ワード線の部分との置き換えを、制御する。
図５乃至図７を用いて、不良救済制御回路２００の内部構成の一例について説明する。
図５は、不良アドレス情報記憶部６０の内部構成の一例を示している。チップを構成しているメモリセルアレイ内のワード線のアドレス情報が１１ビットで示される場合、１１個の不良アドレス情報記憶部６０が、１ビット分のロウアドレス情報にそれぞれ対応するように、設けられる。入力されたロウアドレス情報は、各ビットの桁に対応するように、各記憶部６０のそれぞれに対して、１ビット分ずつ入力される。つまり、１１個の不良アドレス情報記憶部６０が１つの組となって、１本の不良セルを含むワード線のアドレス情報が示される。例えば、あるチップの不良セルの救済自由度が１６のとき、１６組の不良アドレス情報記憶部群が搭載される。
図５に示す例において、不良アドレス情報記憶部６０は、例えば、レーザ溶断されるフューズ６２Ａ，６２Ｂを利用して、メモリセルアレイの不良アドレス情報を記憶する。
１つの不良アドレス情報記憶部６０は、２つのフューズ６２Ａ，６２Ｂとそのフューズ６２Ａ，６２Ｂが示す不良アドレス情報の読み出しを制御する回路群とを有している。
不良セルが接続されたワード線のアドレス情報は、フューズ６２Ａ，６２Ｂをレーザなどで溶断することによって、不良アドレス情報記憶部６０内に、記憶される。
例えば、不良セルのロウアドレス情報が、“０”の場合、フューズ６２Ａ，６２Ｂは溶断されない。これに対して、不良セルのロウアドレス情報（以下、不良ロウアドレス情報と呼ぶ）が、“１”の場合、フューズ６２Ａ，６２Ｂは溶断される。つまり、不良ロウアドレス情報の各ビットが全て“０”である場合は、各不良アドレス情報記憶部６０のフューズの溶断は不要である。これに対して、不良ロウアドレス情報の各ビットが全て“１”である場合、各不良アドレス情報記憶部６０のフューズは、全て溶断される。
本実施形態においては、図５に示すように、１ビット（“０”、“１”）分のロウアドレス情報に対して、つまり、１つの不良アドレス情報記憶部６０内に対して、２つのフューズ６２Ａ，６２Ｂが設けられている。これは、図１に示したように、１ビット分のカラムアドレス情報ＣＡｎに基づいて、２つのセグメント１０Ａ，１１Ａが１つのメモリセルアレイ１Ａに対して設定された場合に、相当する。例えば、フューズ６２Ａは、“０”のカラムアドレス情報ＣＡｎに対応し、フューズ６２Ｂは、“１”のカラムアドレス情報ＣＡｎに対応する。
この場合、１つの不良アドレス記憶部６０に記憶される不良アドレス情報が、“１”のロウアドレス情報と“０”のカラムアドレス情報とを示すとき、フューズ６２Ａが溶断される。また、不良アドレス情報が、“１”のロウアドレス情報と“１”のカラムアドレス情報とを示すとき、フューズ６２Ｂが溶断される。尚、不良アドレス情報が“０”のロウアドレス情報を示す場合、“０”及び“１”のカラムアドレス情報ＣＡｎに対応するフューズ６２Ａ，６２Ｂのいずれも溶断されない。
各フューズ６２Ａ，６２Ｂは、ＣＭＯＳインバータ６１Ａ，６１Ｂの接地端子Ｖｓｓ側に接続される。
各ＣＭＯＳインバータ６１Ａ，６１Ｂは、１つのＰ型ＭＩＳ（Metal- Insulator- Semiconductor）トランジスタと１つのＮ型ＭＩＳトランジスタとから構成されている。
Ｐ型ＭＩＳトランジスタＰＴ６１Ａ，ＰＴ６１ＢのゲートとＮ型ＭＩＳトランジスタＮＴ６１Ａ，ＮＴ６１Ｂのゲートとが、並列に接続され、入力ノードを成している。
Ｐ型ＭＩＳトランジスタＰＴ６１Ａ，ＰＴ６１Ｂの電流経路の一端は、電源端子Ｖｄｄに接続される。Ｐ型ＭＩＳトランジスタＰＴ６１Ａ，ＰＴ６１Ｂの電流経路の他端は、Ｎ型ＭＩＳトランジスタＮＴ６１Ａ，ＮＴ６１Ｂの電流経路の一端に接続されている。Ｐ型ＭＩＳトランジスタＰＴ６１Ａ，ＰＴ６１ＢとＮ型ＭＩＳトランジスタＮＴ６１Ａ，ＮＴ６１Ｂとの接続点が、出力ノードｎａ，ｎｂとなる。Ｎ型ＭＩＳトランジスタＮＴ６１Ａ，ＮＴ６１Ｂの電流経路の他端は、フューズ６２Ａ，６２Ｂの一端に接続される。そして、フューズ６２Ａ，６２Ｂの他端が、接地端子Ｖｓｓに接続されている。
フューズ６２Ａ，６２Ｂが溶断されているとき、出力ノードｎａ，ｎｂは、電源電位Ｖｄｄ１，Ｖｄｄ２程度まで充電され、“Ｈ（high）”レベルを示す。
フューズ６２Ａ，６２Ｂが溶断されていないとき、電源電位Ｖｄｄ１，Ｖｄｄ２はフューズ６２Ａ，６２Ｂを経由して、接地電位Ｖｓｓ１，Ｖｓｓ２に放出されるため、出力ノードｎａ，ｎｂは“Ｌ（low）”レベルを示す。
２つのＣＭＯＳインバータ６１Ａ，６１Ｂの入力ノードには、チップ起動信号ＰＷＲＯＮが、共通に入力される。
ＣＭＯＳインバータ６１Ａの出力ノードｎａは、ラッチ回路６３Ａの入力ノードに接続される。また、ＣＭＯＳインバータの出力ノードｎｂは、ラッチ回路６３Ｂの入力ノードに接続される。
ラッチ回路６３Ａ，６３Ｂのそれぞれは、例えば、２つのインバータ（ＮＯＴゲート）ＩＶ１ａ，ＩＶ２ａ，ＩＶ１ｂ，ＩＶ２ｂから構成されている。ラッチ回路６３Ａ，６３Ｂの出力ノードｎａ’，ｎｂ’は、ＣＭＯＳインバータ６１Ａ，６１Ｂの出力ノードｎａ，ｎｂにおける信号の反転信号を保持する。
ラッチ回路６３Ａ，６３Ｂの出力ノードｎａ’，ｎｂ’は、クロックドインバータＣＩＡ，ＣＩＢの入力ノードにそれぞれ接続される。
クロックドインバータＣＩＡ，ＣＩＢは、２つのフューズ６２Ａ，６２Ｂのそれぞれに対応して、設けられている。クロックドインバータＣＩＡ，ＣＩＢは、カラムアドレス信号ＣＡｎを、制御信号とする。そして、アクセスの対象となるメモリセルの１ビット分のカラムアドレス情報ＣＡｎに基づいて、２つのクロックドインバータＣＩＡ，ＣＩＢのうち、いずれか一方が活性化される。これによって、いずれか一方のフューズの状態に対応する信号が、選択的に出力される。
各クロックドインバータＣＩＡ，ＣＩＢは、２つのＰチャネル型ＭＩＳトランジスタＰＴ６６Ａ，ＰＴ６６Ｂ，ＰＴ６７Ａ，ＰＴ６７Ｂと２つのＮチャネル型ＭＩＳトランジスタＮＴ６６Ａ，ＮＴ６６Ｂ，ＮＴ６７Ａ，ＮＴ６７Ｂとから構成されている。
フューズ６２Ａに対応するクロックドインバータＣＩＡにおいて、Ｐ型ＭＩＳトランジスタＰＴ６６ＡとＮ型ＭＩＳトランジスタＮＴ６６Ａとが、ＣＭＯＳインバータを成している。そして、このＣＭＯＳインバータに対して、Ｐ型ＭＩＳトランジスタＰＴ６６Ｂ及びＮ型ＭＩＳトランジスタＮＴ６６Ｂは、トランスファーゲートとして機能する。
Ｐ型ＭＩＳトランジスタＰＴ６６Ａと電源端子Ｖｄｄ３との間に、Ｐ型ＭＩＳトランジスタＰＴ６６Ｂが設けられている。そのＰ型ＭＩＳトランジスタＰＴ６６Ｂの電流経路の一端が、電源端子Ｖｄｄ３に接続され、そのＰ型ＭＩＳトランジスタＰＴ６６Ｂの電流経路の他端が、Ｐ型ＭＩＳトランジスタＰＴ６６Ａの電流経路の一端に直列に接続されている。
また、Ｎ型ＭＩＳトランジスタＮＴ６６Ａと接地端子Ｖｓｓ３との間に、Ｎ型ＭＩＳトランジスタＮＴ６６Ｂが設けられている。そのＮ型ＭＩＳトランジスタＮＴ６６Ｂの電流経路の一端が、接地端子Ｖｓｓ３に接続され、そのＮ型ＭＩＳトランジスタＮＴ６６Ｂの電流経路の他端が、Ｎ型ＭＩＳトランジスタＮＴ６６Ａの電流経路の一端に直列に接続されている。
フューズ６２Ｂに対応するクロックドインバータＣＩＢは、クロックドインバータＣＩＡとほぼ同様の構成によって、２つのＰ型ＭＩＳトランジスタＰＴ６７Ａ、ＰＴ６７Ｂと２つのＮ型ＭＩＳトランジスタＮＴ６７Ａ，６７Ｂとが、接続されている。
つまり、Ｐ型ＭＩＳトランジスタＰＴ６７ＡとＮ型ＭＩＳトランジスタＮＴ６７Ａとが、ＣＭＯＳインバータをなしている。そして、ＣＭＯＳインバータをなすＰ型ＭＩＳトランジスタＰＴ６７Ａと電源端子Ｖｄｄ４との間に、トランスファーゲートとして機能するＰ型ＭＩＳトランジスタＰＴ６７Ｂが接続されている。また、ＣＭＯＳインバータをなすＮ型ＭＩＳトランジスタＮＴ６７Ａと接地端子Ｖｓｓ４との間に、トランスファーゲートとして機能するＮ型ＭＩＳトランジスタＮＴ６７Ｂが接続されている。
ここで、２つのクロックドインバータＣＩＡ，ＣＩＢにおいて、トランスファーゲートとして機能するＭＩＳトランジスタＰＴ６６Ｂ，ＮＴ６６Ｂ，ＰＴ６７Ｂ，ＮＴ６７Ｂのゲートに、カラムアドレス情報ＣＡｎが入力される。このカラムアドレス情報ＣＡｎの信号レベル（“Ｌ（０）”，“Ｈ（１）”）に応じて、クロックドインバータＣＩＡ，ＣＩＢのいずれか一方が選択的に活性化されるように、それらの動作が制御される。具体的には、以下のとおりである。
フューズ６２Ａに対応するクロックドインバータＣＩＡにおいて、Ｐ型ＭＩＳトランジスタＰＴ６６Ｂのゲートには、カラムアドレス情報ＣＡｎの同相信号が入力され、Ｎ型ＭＩＳトランジスタＮＴ６６Ｂのゲートには、インバータ（ＮＯＴゲート）６４Ａを介して、カラムアドレス情報ＣＡｎの反転信号が入力される。
一方、フューズ６２Ｂに対応するクロックドインバータＣＩＢにおいて、Ｐ型ＭＩＳトランジスタＰＴ６７Ｂのゲートには、インバータ（ＮＯＴゲート）６４Ａを介して、カラムアドレス情報ＣＡｎの反転信号が入力され、Ｎ型ＭＩＳトランジスタＮＴ６７Ｂのゲートには、カラムアドレス情報ＣＡｎの同相信号が入力される。
カラムアドレス情報ＣＡｎが“０”（＝“Ｌ”レベル）のとき、クロックドインバータＣＩＡのトランスファーゲートとしてのトランジスタＰＴ６６Ｂ，ＮＴ６６Ｂがオンになる。よって、クロックドインバータＣＩＡはオンになり、入力された信号が転送可能となる。一方、クロックドインバータＣＩＢにおいて、トランスファーゲートとしてのトランジスタＰＴ６７Ｂ，ＮＴ６７Ｂはオフになるので、クロックドインバータＣＩＢは信号を出力しない。
また、カラムアドレス情報ＣＡｎが“１”（＝“Ｈ”レベル）のとき、クロックドインバータＣＩＢのトランスファーゲートとしてのトランジスタＰＴ６７Ｂ，ＮＴ６７Ｂがオンになる。よって、クロックドインバータＣＩＢはオンになり、入力された信号が転送可能となる。一方、クロックドインバータＣＩＡにおいて、トランスファーゲートとしてのトランジスタＰＴ６７Ｂ，ＮＴ６７Ｂはオフになるので、クロックドインバータＣＩＡは信号を出力しない。
これによって、２つのフューズ６２Ａ，６２Ｂに記憶された不良アドレス情報は、カラムアドレス情報ＣＡｎの論理状態（“０”又は“１”）に基づいて動作する２つのクロックドインバータＣＩＡ，ＣＩＢによって、いずれか一方のクロックドインバータＣＩＡ，ＣＩＢの出力ノードｎｃ，ｎｄからノードｎｅ，ｎｆへ出力される。このように、カラムアドレス情報ＣＡｎの論理状態を利用して、不良セルの存在するセグメントの情報を反映させ、不良セルを含むワード線のアドレス情報を読み出すことができる。
また、不良セルの救済を考慮して、入力されたアドレス情報に対応したメモリセルにアクセスするために、入力されたアドレス情報と不良アドレス情報との比較が必要となる。このため、ノードｎｅ及びノードｎｆに出力された信号（１ビット分の不良アドレス情報）は、クロックドインバータＣＩＣ及びスイッチＳＷによって、アクセスの対象となるメモリセル（ワード線）のロウアドレス情報ＲＡ＜０＞と組み合わされて、記憶部出力信号ＦＡ＜０＞として、回路６０外部へ出力される。尚、入力されたロウアドレス情報が含む全ビットのうち、各桁に対応する１ビット分のロウアドレス情報が、記憶部６０のそれぞれに入力される。図４において、ロウアドレス情報ＲＡ＜０＞は、ロウアドレス情報の最下位の１ビット分（“０”又は“１”）を示している。
クロックドインバータＣＩＣは、ＣＭＯＳインバータをなすＰ型及びＮ型ＭＩＳトランジスタＰＴ６８Ａ，ＮＴ６８Ａと、トランスファーゲートとして機能するＰ型及びＮ型ＭＩＳトランジスタＰＴ６８Ｂ，ＰＴ６８Ｂとから構成されている。Ｐ型ＭＩＳトランジスタＰＴ６８Ｂの電流経路の一端は、電源端子Ｖｄｄ５に接続され、Ｐ型ＭＩＳトランジスタＰＴ６８Ｂの電流経路の他端は、Ｐ型ＭＩＳトランジスタＰＴ６８Ａの電流経路の一端に接続される。Ｎ型ＭＩＳトランジスタＮＴ６８Ｂの電流経路の一端は、接地端子Ｖｓｓ５に接続され、Ｎ型ＭＩＳトランジスタＮＴ６８Ｂの電流経路の他端は、Ｎ型ＭＩＳトランジスタＮＴ６８Ａの電流経路の一端に接続される。
スイッチＳＷは、１つのＰ型ＭＩＳトランジスタＰＴ６９と１つのＮ型ＭＩＳトランジスタＮＴ６９とから構成されている。Ｐ型ＭＩＳトランジスタＰＴ６９の電流経路の一端とＮ型ＭＩＳトランジスタＮＴ６９の電流経路の一端が接続され、その接続された接点がスイッチＳＷの入力ノードをなしている。また、Ｐ型ＭＩＳトランジスタＰＴ６９の電流経路の他端とＮ型ＭＩＳトランジスタＮＴ６９の電流経路の他端が接続され、スイッチＳＷの出力ノードをなしている。
クロックドインバータＣＩＣに対して、ノードｎｅに出力された信号は、トランスファーゲートとしてのＰ型ＭＩＳトランジスタＰＴ６８Ｂのゲートに入力され、ノードｎｆに出力された信号は、トランスファーゲートとしてのＮ型ＭＩＳトランジスタＮＴ６８Ｂのゲートに入力される。
また、スイッチＳＷに対して、ノードｎｅに出力された信号は、Ｎ型ＭＩＳトランジスタＮＴ６９のゲートに入力され、ノードｎｆに出力された信号は、Ｐ型ＭＩＳトランジスタＰＴ６９のゲートに入力される。
ノードｎｅには、インバータ６４Ｂが接続されている。
ロウアドレス情報ＲＡ＜０＞は、ＣＭＯＳインバータＰＴ６８Ａ，ＮＴ６８Ａの入力ノードに入力される。また、ロウアドレス情報ＲＡ＜０＞は、スイッチＳＷの入力ノードに入力される。
フューズ６２Ａ，６２Ｂが溶断されていない場合、つまり、ノードｎａ，ｎｂに出力される信号レベルが“Ｌ”レベルの場合、ノードｎｅの信号レベルはインバータ６４Ｂによって“Ｈ”レベルになる。その一方で、ノードｎｆの信号レベルは、“Ｌ”レベルになる。
この場合、トランスファーゲートとしてのＰ型ＭＩＳトランジスタＰＴ６８Ｂは、ノードｎｅからの信号（“Ｈ”レベル）によって、オフになり、トランスファーゲートとしてのＮ型ＭＩＳトランジスタＮＴ６８Ｂは、ノードｎｆからの信号（“Ｌ”レベル）によって、オフになる。よって、クロックドインバータＣＩＣはオフになっている。
このとき、スイッチＳＷにおいて、それを構成しているＰ型トランジスタＰＴ６９は、ノードｎｆからの信号（“Ｌ”レベル）によって、オンになり、それを構成しているＮ型トランジスタＮＴ６９は、ノードｎｅからの信号（“Ｈ”レベル）を受けて、オンになる。よって、スイッチＳＷは、オンになる。
したがって、スイッチＳＷの出力信号が、記憶部出力信号ＦＡ＜０＞として、記憶部６０の外部へ出力される。出力される記憶部出力信号ＦＡ＜０＞は、ロウアドレス情報ＲＡ＜０＞と同相の信号となる。
フューズ６２Ａ，６２Ｂが溶断されている場合、つまり、ノードｎａ，ｎｂに出力される信号が“Ｈ”レベルの場合、ノードｎｅの信号レベルは“Ｌ”レベルになり、ノードｎｆの信号レベルは、インバータ６４Ｂによって“Ｈ”レベルになる。それゆえ、クロックドインバータＣＩＣ及びスイッチＳＷの動作は、フューズ６２Ａ，６２Ｂが溶断されていない場合と反対の動作になる。
つまり、トランスファーゲートとしてのＰ型ＭＩＳトランジスタＰＴ６８Ｂは、ノードｎｅからの信号（“Ｌ”レベル）によって、オンになり、トランスファーゲートとしてのＮ型ＭＩＳトランジスタＮＴ６８Ｂは、ノードｎｆからの信号（“Ｈ”レベル）によって、オンになる。よって、クロックドインバータＣＩＣは、オンになり、入力ノードに入力された信号ＲＡ＜０＞をその出力ノードへ転送することが可能になる。
これに対し、スイッチＳＷにおいて、Ｐ型トランジスタＰＴ６９は、ノードｎｆからの信号（“Ｈ”レベル）によってオフになり、Ｎ型トランジスタＮＴ６９は、ノードｎｅからの信号（“Ｌ”レベル）によってオフになる。よって、スイッチＳＷは、オフになる。
したがって、選択ロウアドレス情報ＲＡ＜０＞がクロックドインバータＣＩＣを経由して記憶部６０の外部へ出力されるので、記憶部出力信号ＦＡ＜０＞は、選択ロウアドレス情報ＲＡ＜０＞が反転した信号となる。
よって、フューズ６２Ａ，６２Ｂが溶断されていない場合、ロウアドレス情報ＲＡ＜０＞が“０”であれば、記憶部出力信号ＦＡ＜０＞は“０”（“Ｌ”レベル）を示し、ロウアドレス情報ＲＡ＜０＞が“１”であれば、記憶部出力信号ＦＡ＜０＞は“１”（“Ｈ”レベル）を示す。
また、フューズ６２Ａ，６２Ｂが溶断されている場合、ロウアドレス情報ＲＡ＜０＞が“０”であれば、記憶部出力信号ＦＡ＜０＞は“１”（“Ｈ”レベル）を示し、ロウアドレス情報ＲＡ＜０＞が“１”であれば、記憶部出力信号ＦＡ＜０＞は“０”（“Ｌ”レベル）を示す。
上述のように、フューズ６２Ａ，６２Ｂの溶断は、“１”のロウアドレス情報に対応し、フューズ６２Ａ，６２Ｂの不溶断は、“０”のロウアドレス情報に対応する。よって、読み出されたフューズ６２Ａ，６２Ｂの状態（溶断／不溶断）に対応する信号レベルと入力されたロウアドレス情報ＲＡ＜０＞の信号レベルが一致した場合に、記憶部出力信号ＦＡ＜０＞は、“０”（“Ｌ”レベル）を示す。
尚、不良アドレス情報記憶部６０は、半導体メモリのロウアドレス情報のビット数に対応した個数、チップ内に設けられる。それゆえ、選択アドレス情報が含むロウアドレス情報が１１ビットで示されているとき、各ビットの桁に対応して、１ビット分の記憶部出力信号ＦＡ＜０＞，ＦＡ＜１＞，・・・，ＦＡ＜１０＞が、１１個の不良アドレス情報記憶部６０からそれぞれ出力される。以下、これらの複数の記憶部出力信号ＦＡ＜０＞，ＦＡ＜１＞，・・・，ＦＡ＜１０＞を、“ＦＡ＜０：１０＞”とも表記する。
尚、図２に示すように、各メモリセルアレイ１Ａ〜１Ｄが４つのセグメントに分割される場合には、２ビット分のカラムアドレス情報ＣＡｎ，ＣＡ（ｎ−１）に対応するように、４つのフューズと、それらのフューズの制御回路として、ラッチ回路やクロックドインバータが、記憶部６０内に設けられる。そして、４つのフューズの状態と入力されたロウアドレス情報に対応して、１つの記憶部出力信号ＦＡ＜０＞が出力される。
以上のように、図５に示される不良アドレス記憶部６０によって、カラムアドレス情報ＣＡｎを用いて設定されたセグメント単位で、不良セルのアドレスの判定及び不良セルの救済の制御が可能になる。
図６は、アドレス比較部７０の回路構成の一例を示している。
アドレス比較部７０は、不良セルの救済自由度に相当する個数、チップ内に設けられる。つまり、救済自由度が１６のとき、アドレス比較部７０の個数は、１６個設けられる。そして、１つのアドレス比較部７０が、１組の不良アドレス記憶部群に対して、それぞれ対応している
１つのアドレス比較部７０には、１組の不良アドレス情報記憶部群６０がそれぞれ出力した記憶部出力信号ＦＡ＜０：１０＞が入力される。アドレス比較部７０は、外部から入力されたアドレス情報と記憶部出力信号ＦＡ＜０：１０＞とが一致するか否かを検出する。
図６に示されるアドレス比較部７０は、入力された記憶部出力信号ＦＡ＜０：１０＞が全て“Ｌ（０）”レベルになる場合に、不良セルの救済を要求する。尚、記憶部出力信号ＦＡ＜０：１０＞が全て“Ｌ”になるのは、フューズの状態（溶断／不溶断）に対応する不良アドレス情報の全ビットと入力されたロウアドレス情報の全ビットとが一致した場合である。
アドレス比較部７０は、その入力初段に、４つの３入力ＮＯＲゲート７１ａ〜７１ｄを有する。３つのＮＯＲゲート７１ａ〜７１ｄの各入力端子に、不良アドレス情報記憶部６０から出力された記憶部出力信号ＦＡ＜０：８＞が、それぞれ入力される。そして、残りの１つのＮＯＲゲート７１ｄの３つの入力端子のうち、２つの入力端子に、２つの記憶部出力信号ＦＡ＜９＞，ＦＡ＜１０＞がそれぞれ入力され、残りの１つの入力端子には、アドレス比較活性信号ＦＲＭが入力される。“Ｌ（０）”レベルのアドレス比較活性信号ＦＡＭが入力されると、記憶部出力信号ＦＡ＜０：１０＞の論理状態（“０”又は“１”）に基づいた不良アドレス情報とロウアドレス情報との一致又は不一致の判定が、開始される。
各ＮＯＲゲート７１ａ〜７１ｄの出力端子は、１つの４入力ＮＡＮＤゲート７２の４つの入力端子にそれぞれ接続される。ＮＡＮＤゲート７２の出力端子は、Ｎ型ＭＩＳトランジスタ７３のゲートに接続される。
Ｎ型ＭＩＳトランジスタＮＴ７３の電流経路の一端には、Ｐ型ＭＩＳトランジスタＰＴ７４の電流経路の一端が接続され、それらの電流経路の接続点は出力ノードｎｇになっている。Ｐ型ＭＩＳトランジスタＰＴ７４の電流経路の他端は、電源端子Ｖｄｄ６に接続される。
Ｎ型ＭＩＳトランジスタＮＴ７３の電流経路の他端には、Ｎ型ＭＩＳトランジスタＮＴ７４の電流経路の一端が接続されている。Ｎ型ＭＩＳトランジスタＮＴ７４の電流経路の他端には、接地端子Ｖｓｓ６に接続されている。
Ｐ型ＭＩＳトランジスタＰＴ７４とＮ型トランジスタＮＴ７４のゲートには、チップ活性化信号ＡＣＴが入力される。チップ活性化信号ＡＣＴは、データの書き込み又は読み出しを指示するアクセスコマンドがチップに入力されると、“Ｌ”レベルから“Ｈ”レベルに遷移する。チップ活性化信号ＡＣＴが“Ｌ”レベルから“Ｈ”レベルに遷移する期間、ノードｎｇには、オン状態のＰ型ＭＩＳトランジスタＰＴ７４の電流経路を経由して、電源電位Ｖｄｄ６が供給される。これによって、ノードｎｇは、電源電位Ｖｄｄ６程度に充電される。
Ｎ型ＭＩＳトランジスタＮＴ７３とＰ型ＭＩＳトランジスタＰＴ７４との出力ノードは、インバータ（ＮＯＴゲート）７６Ａの入力端子に接続される。
このインバータ７６Ａに対して、Ｐ型ＭＩＳトランジスタＰＴ７５が並列に接続されている。Ｐ型ＭＩＳトランジスタＰＴ７５のゲートは、インバータ７６Ａの出力端子に接続される。Ｐ型ＭＩＳトランジスタＰＴ７５の電流経路の一端は、インバータ７６Ａの入力端子に接続され、Ｐ型ＭＩＳトランジスタＰＴ７５の電流経路の他端は、電源端子Ｖｄｄ６に接続される。このＰ型ＭＩＳトランジスタＰＴ７５は、チップ活性化信号ＡＣＴを制御信号とするＰ型ＭＩＳトランジスタＰＴ７４の動作を補償するために設けられ、出力ノードｎｇがフローティング状態になるのを防ぐ。
インバータ７６Ａの出力端子に、インバータ７６Ｂの入力端子が接続されている。これによって、インバータ７６Ｂの出力信号は、出力ノードｎｇから出力された信号と同相の信号になる。
インバータ７６Ｂの出力端子は、インバータ７７の入力端子に接続される。
インバータ７７は、入力された信号を反転し、その信号を比較信号ＲＭＨ＜０＞として、後述の救済判定部８０に出力する。
記憶部出力信号ＦＡ＜０：１０＞が全て“Ｌ（０）”レベルのとき、“Ｌ”レベルの出力信号が、Ｎ型ＭＩＳトランジスタＮＴ７３のゲートに入力され、Ｎ型ＭＩＳトランジスタＮＴ７３はオフになる。よって、ノードｎｇの充電状態は保持され、ノードｎｇの信号レベルは“Ｈ”レベルを示す。
それゆえ、記憶部出力信号ＦＡ＜０：１０＞が全て“Ｌ”レベルの場合、比較信号ＲＭＨ＜０＞は、“Ｌ（０）”レベルを示す。すなわち、比較信号ＲＭＨ＜０＞は、不良アドレス情報が選択ロウアドレス情報と一致した場合に対応して、“Ｌ”レベルになる。
記憶部出力信号ＦＡ＜０：１０＞のいずれか１つが“Ｈ”レベルのとき、“Ｈ”レベルの出力信号が、Ｎ型ＭＩＳトランジスタＮＴ７３のゲートに入力され、Ｎ型ＭＩＳトランジスタＮＴ７３はオンになる。また、Ｎ型ＭＩＳトランジスタＮＴ７４は、チップ活性化信号ＡＣＴの“Ｌ”レベルから“Ｈ”レベルへの遷移によって、オンになっている。出力ノードｎｇに充電された電位（電荷）は、オンになっているＮ型ＭＩＳトランジスタＮＴ７３，ＮＴ７４の電流経路を経由して、接地端子Ｖｓｓ６に放出される。よって、ノードｎｇの信号レベルは“Ｌ”レベルになる。
それゆえ、記憶部出力信号ＦＡ＜０：１０＞のいずれか１つ以上が“Ｈ”レベルの場合、比較信号ＲＭＨ＜０＞は、“Ｈ（０）”レベルを示す。すなわち、“Ｈ”レベルの比較信号ＲＭＨ＜０＞は、不良アドレス情報が選択ロウアドレス情報と一致しない場合に対応する。このように、比較信号ＲＭＨ＜０＞は、チップ活性化信号ＡＣＴが“Ｌ”レベルから“Ｈ”レベルに遷移するのと同期して、“Ｈ”レベルになる。
インバータ７６Ｂの出力端子は、２入力ＮＡＮＤゲート７８の入力端子の一方に接続される。このＮＡＮＤゲート７８の入力端子の他方には、隣接して配置されている他のアドレス比較部からの比較信号ＲＭＨ＜１＞が入力される。
ＮＡＮＤゲート７８は、インバータ７６Ｂ（ノードｎｇ）からの出力信号と比較信号ＲＭＨ＜１＞との演算結果を、インバータ７９を経由して、一致信号ＳＤＥ＜０＞として、救済判定部８０へ出力する。
アドレス比較部７０が出力する一致信号ＳＲＤＥ＜０＞は、記憶部出力信号ＦＡ＜０＞と入力されたロウアドレス情報とが一致した状態を示す。この一致信号ＳＤＲＥ＜０＞が“Ｌ”レベルから“Ｈ”レベルに遷移した場合に、不良セルのロウ救済が要求される。“Ｌ”レベルの一致信号ＳＤＲＥ＜０＞は、その信号を出力したアドレス比較部７０に対応する冗長ワード線を用いての救済は実行されないことに対応する。
一致信号ＳＤＲＥ＜０＞を“Ｌ”レベルから“Ｈ”レベルを遷移させるのは、隣接して配置された比較部７０からの比較信号ＲＭＨ＜１＞が“Ｌ”レベルから“Ｈ”レベルへ遷移するのを利用して実現できる。これは、２つの比較信号ＲＭＨ＜０＞，ＲＭＨ＜１＞が同時に“Ｌ”レベル（一致状態）にならない、つまり、１つアクセスサイクルで１つのメモリセル（不良セル）を２つの冗長セルで救済することはありえないためである。
図６に示されるアドレス比較回路７０の説明から明らかなように、不良セルのアドレス情報が“０”の場合、不良アドレス記憶部６０内のフューズ６２Ａ，６２Ｂを溶断せず、不良セルのアドレス情報が“１”の場合、不良アドレス記憶部６０内フューズ６２Ａ，６２Ｂを溶断しておくことによって、アドレス比較部７０は、不良セルのアドレス情報と入力された選択アドレス情報とが一致するか否かを検出できる。
図７は、救済判定部８０の回路構成の一例を示している。
図７に示される救済判定部８０は、アドレス比較部７０から出力された複数の情報を統合して、アクセス対象のメモリセル（ワード線）を活性化するか非活性化するかを、最終的に判定する。図７の救済判定部８０には、１６個のアドレス比較部７０の出力信号ＲＭＨ＜０：１５＞，ＳＲＤＥ＜０：１５＞が入力される。尚、アドレス比較部７０の個数は、チップの救済自由度の数に相当するため、図７に示される救済判定部８０は、救済自由度が１６の場合に用いる回路構成になっている。
この場合、救済判定部８０を構成する演算部８１Ａ，８１Ｂ，８６Ａ，８６Ｂは、１６個の比較信号ＲＭＨ＜０：１５＞と１６個の一致信号ＳＲＤＥ＜０：１５＞とを、演算する。ここで、比較信号ＲＭＨ＜０：１５＞は、比較信号ＲＭＨ＜０＞，ＲＭＨ＜１＞，・・・，ＲＭＨ＜１４＞，ＲＭＨ＜１５＞を示している。また、一致信号ＳＲＤＥ＜０：１５＞も、比較信号ＲＭＨ＜０：１５＞と同様である。
救済判定部８０において、１６個の比較信号ＲＭＨ＜０：１５＞は、演算部８１Ａ，８１Ｂによって、演算される。
１６個の比較信号ＲＭＨ＜０：１５＞は、演算部８１Ａに入力される。１つの演算部８１Ａは、１つの４入力ＮＡＮＤゲート８２と、その出力端子に接続されるインバータ（ＮＯＴゲート）８３とから構成される。本例においては、１６個の比較信号ＲＭＨ＜０：１５＞に対して、４つの演算部８１Ａが、救済判定部８０内に設けられる。比較信号ＲＭＨ＜０：１５＞のそれぞれは、ＮＡＮＤゲートの入力端子のそれぞれに入力される。図７においては、図示の簡単化のため、１つの演算部８１Ａの内部構成を図示し、１つの端子にそれぞれ入力される比較信号を、ＲＭＨ＜０：３＞、ＲＭＨ＜４：７＞、ＲＭＨ＜８：１１＞、ＲＭＨ＜１２：１５＞と図示している。
４つの比較信号が、１つのＮＡＮＤゲート８２によって論理演算される。
１つのＮＡＮＤゲート８２による演算結果は、インバータ（ＮＯＴゲート）８３を経由して、出力信号ＲＭＨＩＴ＜０＞として出力される。よって、４つの演算部８１Ａによって、４つの出力信号ＲＭＨＩＴ＜０：３＞が出力される。
出力信号ＲＭＨＩＴ＜０：３＞は、演算部８１Ｂに入力される。この演算部８１Ｂは、１つの４入力ＮＡＮＤゲート８４と１つのインバータ（ＮＯＴゲート）８５とから構成されている。４つの出力信号ＲＭＨＩＴ＜０：３＞は、ＮＡＮＡＤゲート８４によって、論理演算される。
ＮＡＮＤゲート８４による演算結果は、インバータ８５を経由して、出力信号ＸＭＩＳＳＨＩＴとして、救済判定部８０の外部へ出力される。
本例において、出力信号ＸＭＩＳＳＨＩＴは、比較信号ＲＭＨ＜０：１５＞が全て“Ｈ”レベルの場合に、“Ｈ”レベルを示す。この“Ｈ”レベルの出力信号ＸＭＩＳＳＨＩＴは、不良アドレス情報と選択ロウアドレス情報とが一致しない場合に対応している。
このように、冗長セルを使用しない場合、つまり、チップ内に入力されたアドレス情報に対して、不良セルの救済が必要ない場合に、出力信号ＸＭＩＳＳＨＩＴは“Ｈ”レベルを示す。
これによって、出力信号ＸＭＩＳＳＨＩＴが“Ｈ”レベルの場合、入力されたアドレス情報が示すメモリセルアレイ内のワード線が活性化され、そのワード線に接続されたメモリセルがアクセスの対象となる。尚、不良セルの救済が実行される場合には、出力信号ＸＭＩＳＳＨＩＴは“Ｌ”レベルを示す。
救済判定部８０において、一致信号ＳＲＤＥ＜０：１５＞は、演算部８６Ａ，８６Ｂによって、演算される。
１６個の一致信号ＳＲＤＥ＜０：１５＞は、演算部８１Ａに入力される。１つの演算部８１Ａは、１つの４入力ＮＯＲゲート８７から構成される。この場合、１６個の一致信号ＳＲＤＥ＜０：１５＞に対して、４つの演算部８１Ａが、救済判定部８０内に設けられる。
一致信号ＳＲＤＥ＜０：１５＞のそれぞれは、ＮＯＲゲート８７の入力端子のそれぞれに入力される。尚、図７においては、図示の簡単化のため、１つの演算部８６Ａの内部構成を図示し、１つの端子にそれぞれ入力される一致信号を、ＳＲＤＥ＜０：３＞、ＳＲＤＥ＜４：７＞、ＳＲＤＥ＜８：１１＞、ＳＲＤＥ＜１２：１５＞と図示している。
ＮＯＲゲート８７による演算結果は、出力信号ｂＳＲＤＥ＜０：３＞として、出力される。４つの出力信号ＲＭＨＩＴ＜０：３＞が、４つの演算部８６Ａから演算部８６Ｂに出力される。
出力信号ｂＳＲＤＥ＜０：３＞は、演算部８６Ｂに入力される。この演算部８６Ｂは、１つの４入力ＮＡＮＤゲート８４から構成されている。４つの出力信号ｂＳＲＤＥ＜０：３＞は、ＮＡＮＡＤゲート８４によって、論理演算される。
ＮＡＮＤゲート８４による演算結果は、出力信号ＸＨＩＴとして、救済判定部８０の外部へ出力される。
本例において、出力信号ＸＨＩＴは、複数の一致信号ＲＭＨ＜０：１５＞のうち、少なくとも１つが“Ｈ（１）”レベルの場合に、“Ｈ（１）”レベルを示す。この“Ｈ”レベルの出力信号ＸＨＩＴは、不良アドレス情報と入力されたアドレス情報とが一致した場合に対応している。
このように、冗長セルを使用する場合、つまり、チップ内の不良セルの救済が必要な場合に、出力信号ＸＨＩＴは“Ｈ”レベルを示す。
これによって、出力信号ＸＨＩＴが“Ｈ”レベルの場合、冗長セルアレイ内のある冗長ワード線が活性化され、その冗長ワード線に接続された冗長セルがアクセスの対象となる。尚、不良セルの救済がない場合には、出力信号ＸＨＩＴは“Ｌ”レベルを示す。
以上のように図７に示される救済判定部８０が出力する信号ＸＭＩＳＳＨＩＴは、比較信号ＲＭＨ＜０：１５＞のＮＡＮＤ論理の演算結果を示す。また、救済判定部８０が出力する信号ＸＨＩＴは、一致信号ＳＲＤＥ＜０：１５＞のＯＲ論理の演算結果を示す。
これによって、入力されたロウアドレス情報が、複数の不良アドレス情報の全てと一致しなければ、不良セルの救済は行われないように、制御される。また、入力されたロウアドレス情報が、複数の不良アドレス情報のうちいずれか１つと一致していれば、カラムアドレス情報と組み合わせたロウ救済法によって、不良セルが救済されるように、ワード線及び冗長ワード線の動作が、ロウデコーダによって制御される。
以上の構成によって、本発明の第１の実施形態の抵抗変化型不揮発性半導体メモリにおいて、カラムアドレ情報を組み合わせて、不良セルが接続されたワード線の一部分と冗長ワード線の一部分とを置き換え、不良セルを救済できる。
（ｂ） 動作
以下、図８を用いて、本発明の第１の実施形態に係る不揮発性半導体メモリの動作について、説明する。尚、ここでは、図８と共に、図１乃至図７に示される等価回路図を用いて、説明する。
図１乃至図７に示された回路を有するメモリチップにおいて、そのメモリチップの製造後に、テスト工程が実行され、メモリセルアレイ１Ａ〜１Ｄ内の不良セルが検知される。本実施形態においては、不良セルのアドレス情報が、図４に示される不良セル情報記憶部６０内のフューズ６２Ａ，６２Ｂに記憶される。また、不良セル（ワード線）と冗長セル（冗長ワード線）との対応関係も、あらかじめ設定される。
図８に示されるように、メモリチップに、電源電位Ｖｄｄが投入される。電源電位Ｖｄｄを投入した初期段階においては、チップ起動信号であるパワーオン信号ＰＷＲＯＮは、“Ｌ”レベルを示す。
そして、電源電位Ｖｄｄが、チップを駆動できる所定の電位に達すると、チップ起動信号ＰＷＲＯＮが“Ｌ”レベルから“Ｈ”レベルへ遷移する。
図４に示される不良アドレス情報記憶部６０内において、チップ起動信号ＰＷＲＯＮの信号レベルが“Ｌ”レベルから“Ｈ”レベルへ遷移している間、フューズ６２Ａ，６２Ｂが溶断されている場合、ノードｎａ，ｎｂは、電源電位Ｖｄｄ１，Ｖｄｄ２によって、充電される。よって、ＣＭＯＳインバータの出力ノードｎａ，ｎｂの信号レベルは、“Ｈ”レベルを示す。一方、フューズ６２Ａ，６２Ｂが溶断されていない場合、ノードｎａ，ｎｂに供給された電位は、そのフューズ６２Ａ，６２Ｂを経由して、接地電位Ｖｓｓへ放出される。よって、インバータの出力ノードｎａ，ｎｂの信号レベルは、“Ｌ”レベルを示す。
そして、チップの動作時、ノードｎａ，ｎｂの信号（“Ｈ”又は“Ｌ”レベル）は、ラッチ回路６３Ａ，６３Ｂの出力ノードｎａ’，ｎｂ’において、ノードｎａ，ｎｂの反転信号として保持される。このように、チップの動作時、ノードｎａ’，ｎｂ’にラッチされた状態が不良セルのアドレス情報を読み出すための初期状態となって、そのフューズの溶断／不溶断を示す情報が保持される。
次に、書き込み動作又は読み出し動作がチップに対して指示された時、そのアクセスの対象となるメモリセルの位置を示すアドレス情報（選択アドレス情報）が、チップ内に入力される。この選択アドレス情報は、ワード線（ロウ）を示すロウアドレス情報とビット線（カラム）を示すカラムアドレス情報とを含んでいる。
本実施形態において、１ビット分のカラムアドレス情報ＣＡｎ（“０（Ｌ）”又は“１（Ｈ）”）により、フューズ６２Ａ，６２Ｂに対応したいずれか一方のクロックドインバータＣＩＡ，ＣＩＢが、オンになる。そして、ノードｎａ’あるいはノードｎｂ’にそれぞれ保持されている信号（“Ｈ”または“Ｌ”）のいずれか一方が、オンになった一方のクロックドインバータの出力ノードｎｃ，ｎｄに出力される。
カラムアドレス情報ＣＡｎ＝“０”（＝“Ｌ”レベル）の場合、ノードｎａ’（ｎａ）の情報（信号）がノードｎｃに転送される。これに対して、カラムアドレス情報ＣＡｎ＝“１”（＝“Ｈ”レベル）の場合、ノードｎｂ’（ｎｂ）の情報（信号）がノードｎｄに転送される。このように、本実施形態においては、ロウ救済式における不良アドレス情報の読み出しに対して、不良セルのカラムアドレス情報ＣＡｎが反映される。
転送されたノードｎａ’，ｎｂ’の信号は、オンになっているクロックドインバータＣＩＡ，ＣＩＢによって反転されて出力される。よって、出力ノードｎｃ，ｎｄの信号レベルは、ノードｎａ，ｎｂにおける信号レベルと同相になっている。
出力ノードｎｃ，ｎｄに転送された信号は、ノードｎｅ，ｎｆに出力される。ノードｎｅに出力された信号の信号レベルは、インバータ６４によって、出力ノードｎｃ，ｎｄにおける信号レベルと反対にされる。ノードｎｆに出力された信号の信号レベルは、出力ノードｎｃ，ｎｄにおける信号レベルと同じになっている。
フューズ６２Ａ，６２Ｂが溶断されていない場合、つまり、出力ノードｎｃ，ｎｄから出力される信号のレベルが“Ｌ”レベルの場合、トランスファーゲートとしてのトランジスタＰＴ６８Ｂ，ＮＴ６８Ｂはオフになり、クロックドインバータＣＩＣがオフになる。一方、スイッチＳＷを構成する２つのトランジスタＰＴ６９，ＮＴ６９はオンになる。
よって、ロウアドレス情報ＲＡ＜０＞がスイッチＳＷを経由して出力されるので、図８に示すように、記憶部出力信号ＦＡ＜０＞はロウアドレス情報ＲＡ＜０＞と同相の信号を示す。つまり、フューズ６２Ａ，６２Ｂが溶断されていない場合、ロウアドレス情報ＲＡ＜０＞が“０”のとき、記憶部出力信号ＦＡ＜０＞は“０”（“Ｌ”レベル）を示し、ロウアドレス情報ＲＡ＜０＞が“１”のとき、記憶部出力信号ＦＡ＜０＞は“１”（“Ｈ”レベル）を示す。
フューズ６２Ａ，６２Ｂが溶断されている場合、つまり、出力ノードｎｃ，ｎｄから出力される信号のレベルが“Ｈ”レベルの場合、クロックドインバータＣＩＣはオン（転送可能状態）になり、スイッチＳＷはオフになる。よって、ロウアドレス情報ＲＡ＜０＞がクロックドインバータＣＩＣを経由して出力されるので、記憶部出力信号ＦＡ＜０＞はロウアドレス情報ＲＡ＜０＞の反転信号を示す。つまり、フューズ６２Ａ，６２Ｂが溶断されている場合、ロウアドレス情報ＲＡ＜０＞が“０”のとき、記憶部出力信号ＦＡ＜０＞は“１”（“Ｈ”レベル）を示し、ロウアドレス情報ＲＡ＜０＞が“１”のとき、記憶部出力信号ＦＡ＜０＞は“０”（“Ｌ”レベル）を示す。
上述のように、フューズ６２Ａ，６２Ｂが溶断されていないのは、ロウアドレス情報ＲＡ＜０＞が“０”であることに対応し、フューズ６２Ａ，６２Ｂが溶断されているのは、ロウアドレス情報ＲＡ＜０＞が“１”であることに対応する。よって、読み出されたフューズ６２Ａ，６２Ｂの状態（溶断／不溶断）が示す信号（不良ロウアドレス情報）と入力されたロウアドレス情報ＲＡ＜０＞が一致した場合に、“０”レベルの記憶部出力信号ＦＡ＜０＞が出力される。
このような動作が、ロウアドレス情報が１１ビットである場合、１１個の不良アドレス情報記憶部６０によって、実行される。また、救済自由度に応じた個数の不良アドレス記憶部群で、同様の動作が実行される。
以上のように、フューズの溶断の有無によって、不良セルのロウアドレス情報ＲＡ＜０＞（“０”又は“１”）が示される。また、カラムアドレス情報ＣＡｎに基づいて、複数（本例では、２つ）のフューズ６２Ａ，６２Ｂのうち、いずれか１つのフューズの情報が、選択的に出力される。このため、不良セルが、ロウアドレス情報に対応したどのワード線に接続され、且つ、メモリセルアレイ内のカラムアドレス情報に対応したどこの領域に存在しているか、不良アドレス情報記憶部６０の出力信号によって示される。
図６に示すように、１１個の不良アドレス情報記憶部６０のそれぞれから出力された記憶部出力信号ＦＡ＜０：１０＞は、１つのアドレス比較部７０に入力される。
１１個の記憶部出力信号ＦＡ＜０：１０＞は、４つの３端子ＮＯＲゲート７１ａ〜７１ｄの入力端子にそれぞれ入力され、それらのＮＯＲゲート７１ａ〜７１ｄの入力端子の１つに、アドレス比較活性信号ＦＲＭが入力される。電源電圧がチップに投入されると、アドレス比較活性信号ＦＲＭは“Ｈ（１）”レベルから“Ｌ（０）”レベルへ遷移する。これに同期して、入力された記憶部出力信号ＦＡ＜０：１０＞が一致するか否かの判定が開始される。
電源電圧がチップに投入された後、アクセスコマンドがチップに入力されると、チップ活性化信号ＡＣＴも、“Ｌ”レベルから“Ｈ”レベルへ遷移する。このチップ活性化信号ＡＣＴの信号レベルが遷移する期間において、ノードｎｇの信号レベルは“Ｌ”レベルから“Ｈ”レベルに遷移する。
上述のように、複数の不良アドレス記憶部６０のそれぞれにおいて、読み出されたフューズ６２Ａ，６２Ｂの状態（溶断／不溶断）が示す信号と入力されたロウアドレス情報ＲＡ＜０：１０＞が一致した場合に、記憶部出力信号ＦＡ＜０：１０＞は、全て“０”（“Ｌ”レベル）になる。
複数の記憶部出力信号ＦＡ＜０：１０＞が全て“０（Ｌ）”であるとともに、アドレス比較活性信号ＦＲＭが“０”であるとき、各ＮＯＲゲート７１ａ〜７１ｄから演算結果“１（Ｈ）”が、ＮＡＮＤゲート７２に出力される。この結果として、ＮＡＮＤゲート７２は、“０（Ｌ）”の信号を、Ｎ型ＭＩＳトランジスタＮＴ７３のゲートに出力する。これによって、Ｎ型ＭＩＳトランジスタＮＴ７３はオフになり、ノードｎｇが示す信号レベルは“Ｈ（１）”レベルに保持される。
複数の記憶部出力信号ＦＡ＜０：１０＞が１つでも“１（Ｈ）”を含む場合、ＮＯＲゲート７１ａ〜７１ｄのいずれか１つは“０”を出力する。このため、ＮＡＮＤゲート７２の出力は、“１”（“Ｈ”レベル）になる。よって、Ｎ型ＭＩＳトランジスタＮＴ７３は、オンになる。また、チップ活性信号ＡＣＴが“Ｈ”レベルであると、Ｐ型ＭＩＳトランジスタＰＴ７４はオフになり、Ｎ型ＭＩＳトランジスタＮＴ７４はオンになる。これによって、ノードｎｇの電位は、接地端子Ｖｓｓ６と同じ電位になる。
したがって、記憶部出力信号ＦＡ＜０：１０＞が“１”を含む場合、ノードｎｇの信号レベルは、“Ｌ（０）”レベルになる。尚、アドレス比較活性信号ＦＲＭが“Ｈ（１）”レベルを示している間、ＮＡＮＤゲート７２は、“０（Ｌ）”の信号を出力するため、Ｎ型ＭＩＳトランジスタＮＴ７３はオフになっている。
ノードｎｇの出力信号は、３つのインバータ７６Ａ，７６Ｂ，７７を経由して、比較信号ＲＭＨ＜０＞として、判定部８０に出力される。よって、ノードｎｇの信号レベルが“Ｌ”レベルの場合、比較信号ＲＭＨ＜０＞は、“Ｈ”レベルを示す。この“Ｈ”レベルの比較信号ＲＭＨ＜０＞は、不良セルのロウアドレス情報と選択ロウアドレス情報とが不一致である場合に相当するので、不良セルの救済は要求されない。
一方、ノードｎｇの信号レベルが“Ｈ”レベルの場合、比較信号ＲＭＨ＜０＞は、“Ｌ”レベルを示す。“Ｌ”レベルの比較信号ＲＭＨ＜０＞は、不良セルのアドレス情報と入力されたロウアドレス情報とが一致する場合に相当する。
ノードｎｇの出力信号は、２つのインバータ７６Ａ，７６Ｂを経由して、ＮＡＮＤゲート７８に入力される。そして、ＮＡＮＤゲート７８によって、ノードｎｇの出力信号は、隣接するアドレス比較部からの比較信号ＲＭＨ＜１＞と演算される。ＮＡＮＤゲート７８による演算結果は、一致信号ＳＲＤＥ＜０＞として、インバータ７９を経由し、判定部８０に出力される。一致信号ＳＲＤＥ＜０＞が、“Ｌ（０）”レベルから“Ｈ（１）”レベルへ遷移する場合に、不良セルの救済が要求される。
以上のように、アドレス比較部７０に入力された記憶部出力信号ＦＡ＜０：１０＞が、全て“Ｌ”レベルを示す場合、それは、不良セルのロウアドレス情報と選択されたメモリセルのロウアドレス情報が一致する、つまり、不良セルが接続されたワード線が選択されたことを示す。それゆえ、比較信号ＲＭＨ＜０＞が“Ｌ”レベル、一致信号ＳＲＤＥ＜０＞が“Ｈ”レベルとなり、不良セルの救済が実行される。
また、記憶部出力信号ＦＡ＜０：１０＞が少なくとも１つ“Ｈ”レベルを含む場合、それは、不良セルが接続されたワード線は選択されていないことを意味し、比較信号ＲＭＨ＜０＞が“Ｈ”レベルになるので、不良セルの救済は行われない。
不良セルの救済自由度が１６の場合、１６個のアドレス比較回路７０がチップ内に設けられる。そして、上記のアドレス比較部７０の動作によって、アドレス比較回路７０のそれぞれから、比較信号ＲＭＨ＜０：１５＞及び一致信号ＳＥＤＥ＜０：１５＞が、図７に示される判定回路７０に出力される。
１６個の比較信号ＲＭＨ＜０：１５＞は、判定回路８０内の演算部８１Ａ，８１Ｂによって、演算される。１６個の比較信号ＲＭＨ＜０：１５＞は、演算部８１Ａ，８１Ｂによって、ＮＡＮＤ論理が演算される。
よって、入力された比較信号ＲＭＨ＜０：１５＞が全て“Ｈ（１）”レベルのとき、つまり、１６個の不良アドレス情報の全てと入力されたロウアドレス情報とが一致しなかったとき、出力信号ＸＭＩＳＳＨＩＴは、“Ｈ（１）”レベルを示す。“Ｈ（１）”レベルの出力信号ＸＭＩＳＳＨＩＴが出力された場合、不良セルの救済は実行されない。
一方、１６個の一致信号ＳＲＤＥ＜０：１５＞は、判定回路８０内の演算部８１Ａ，８１Ｂによって、演算される。１６個の一致信号ＳＲＤＥ＜０：１５＞は、演算部８１Ａ，８１Ｂによって、ＯＲ論理が演算される。
よって、入力された一致信号ＳＲＤＥ＜０：１５＞のうち、いずれか１つが“Ｈ（１）”レベルのとき、つまり、記憶された複数の不良アドレス情報のうち、１つの不良アドレス情報と入力されたロウアドレス情報とが一致した場合、出力信号ＸＨＩＴは、“Ｈ（１）”レベルを示す。“Ｈ（１）”レベルの出力信号ＸＨＩＴが出力された場合、不良セルの救済が実行される。
この動作によって、不良セルを救済すると判定された場合、入力されたロウアドレス情報が示すワード線の代わりに、冗長ワード線が活性化される。そして、活性化された冗長ワード線に接続された複数の冗長セルおいて、不良セルと同じ１ビット分のカラムアドレス情報（セグメント）に対応した冗長セルに対して、データの書き込み又はデータの読み出しが実行される。
以上のように、複数の不良アドレス情報記憶部６０において、フューズの溶断の有無によって、不良アドレス情報（ワード線のアドレス）が記憶される。各不良アドレス情報記憶部のフューズの数は、カラムアドレス情報に基づくメモリセルアレイのセグメントと同じ数、設けられている。そして、カラムアドレス情報に基づいて、２以上のフューズのうち、いずれか１つのフューズの情報が出力される。このように、不良アドレス情報は、不良アドレス情報記憶部６０内に、カラムアドレス情報ＣＡｎを対応させた領域（セグメント）毎に記憶され、入力されたカラムアドレス情報に基づいて、個別に読み出される。
これによって、本実施形態のように、ロウ救済方式を採用した場合において、不良セルがメモリセルアレイ内のどこカラムに存在するか、換言すると、１つのワード線のどこの部分に接続されているかを特定することができる。
そして、カラムアドレス情報を対応させた不良をドレス情報に基づいて、アドレス比較部７０及び判定部８０によって、不良セルの救済が必要か否か、判定される。
よって、メモリセルアレイ内に、カラムアドレス情報に基づいた２つ以上のセグメントを設定することによって、セグメントに対応したワード線の一部分を、救済単位として、ワード線の不良セルが接続された一部分と冗長ワード線の一部分とを置換できる。
尚、不良セルが接続されたワード線において、そのワード線の不良セルが存在しないセグメント内のメモリセルがアクセスの対象となった場合、そのワード線が活性化され、通常通りに、そのワード線に接続されたメモリセルが用いられる。
例えば、本実施形態の抵抗変化型不揮発性半導体メモリが、ランダムアクセスメモリである場合には、上記の動作が、書き込み／読み出しのためのアドレス情報が入力されるたびに、随時実行される。
以上のように、ワード線をカラムアドレス情報に基づいて論理的に分割して制御することで、冗長ワード線の本数の増加及び冗長セルアレイの占有面積の増大を伴わないで、救済できる不良セルの個数を増加できる。
したがって、本発明の第１の実施形態の抵抗変化型不揮発性半導体メモリによれば、不良セルの救済効率を向上できる。
［第２の実施形態］
図９及び図１０を用いて、本発明の第２の実施形態について、説明する。尚、図９及び図１０において、第１の実施形態と実質的に同じ構成要素については、同じ符号を付し、詳細な説明は必要に応じて行う。
図９は、階層ワード線方式と呼ばれるワード線の構成を有する半導体メモリのメモリセルアレイ近傍の回路構成を示している。
図９に示す階層ワード線方式のメモリセルアレイ９Ａ〜９Ｄにおいて、ワード線の構成は、２つの階層を有している。そのため、本実施形態のワード線は、メインワード線ＭＷＬとメインワード線ＭＷＬに接続されるサブワード線ＳＷＬとから構成される。
１つのメモリセルアレイ９Ａ〜９Ｄは、物理的に分割されている複数の領域９０Ａ〜９０Ｄ，９１Ａ〜９１Ｄから構成されている。本実施形態において、物理的に分割されている領域９０Ａ〜９０Ｄ，９１Ａ〜９１Ｄのことを、ブロック９０Ａ〜９０Ｄ，９１Ａ〜９１Ｄと呼ぶ。
図９に示す例においては、メモリセルアレイ９Ａ〜９Ｄのそれぞれは、２つのブロック９０Ａ〜９０Ｄ，９１Ａ〜９１Ｄを有している。１つのメモリセルアレイ９Ａ〜９Ｄにおいて、２つのブロック９０Ａ〜９０Ｄ，９１Ａ〜９１Ｄは、Ｘ方向に並んで配置されている。
各メモリセルアレイ９Ａ〜９Ｄ内に、複数のメインワード線ＭＷＬが設けられている。メインワード線ＭＷＬは、例えば、Ｙ方向に延在し、Ｘ方向に並んで配置されている。複数のメインワード線ＭＷＬは、Ｙ方向に隣接している２つのブロック９０Ａ〜９０Ｄ，９１Ａ〜９１Ｄに跨っている。
複数のサブワード線ＳＷＬは、ブロック９０Ａ〜９０Ｄ，９１Ａ〜９１Ｄ毎に、設けられている。複数のサブワード線ＳＷＬは、１つのメインワード線ＭＷＬに対して、共通に接続されている。サブワード線ＳＷＬは、Ｙ方向に延在し、Ｘ方向に並んで配置される。
メインロウデコーダ２０Ａは、１つのメモリセルアレイ９Ａ〜９Ｄに対して、１つ設けられ、メインワード線ＭＷＬを共有する複数のブロック９０Ａ〜９０Ｄ，９１Ａ〜９０Ｄによって共通に用いられる。メインロウデコーダ２０Ａは、入力されたロウアドレス情報に基づいて、メインワード線ＭＷＬの活性化及び非活性化を制御する。
サブロウデコーダ２１Ａ〜２１Ｄ，２２Ａ〜２２Ｄは、ブロック９０Ａ〜９０Ｄ，９１Ａ〜９１ＤのＹ方向に隣接して設けられている。サブロウデコーダ２１Ａ〜２１Ｄ，２２Ａ〜２２Ｄは、各ブロック９０Ａ〜９０Ｄ，９１Ａ〜９１Ｄに対して、１つずつ設けられる。そして、サブロウデコーダ２１Ａ〜２１Ｄ，２２Ａ〜２２Ｄは、サブワード線ＳＷＬの活性化及び非活性化を制御する。
複数の冗長セルを備える冗長セルアレイ１００は、メモリセルアレイ９Ａ〜９Ｄと同様に、階層ワード線方式が採用されている。１つの冗長セルアレイ１００は、物理的に分割されている２つの冗長ブロック１０１，１０２から構成されている。
複数の冗長メインワード線ＲＭＷＬは、Ｙ方向に隣接する２つの冗長ブロック１０１，１０２に跨って、配設される。冗長メインワード線ＲＭＷＬは、Ｙ方向に延在し、Ｘ方向に並んで配置されている。複数の冗長サブワード線ＲＳＷＬは、冗長ブロック１０１，１０２毎に、設けられている。冗長サブワード線ＲＳＷＬは、Ｙ方向に延在し、Ｘ方向に並んで配置される。複数のサブワード線ＲＳＷＬが、１つの冗長メインワード線ＲＭＷＬに対して、共通に接続されている。
冗長メインロウデコーダ５０は、１つの冗長セルアレイ１００に対して１つ設けられ、２つの冗長ブロック１０１，１０２に対して、共通に用いられる。冗長サブロウデコーダ５１，５２は、冗長ブロック１０１，１０２毎に、１つずつ設けられる。
冗長メインワード線ＲＭＷＬは、冗長メインロウデコーダ５０によって、その活性化／非活性化が制御される。冗長サブワード線ＲＳＷＬは、冗長サブロウデコーダ５１，５２によって、その活性化／非活性化が制御される。
本実施形態のように、階層ワード線方式を採用することによって、メモリセルアレイの規模が増大することに伴って、ワード線長が増大した場合、その配線長の増大に起因する配線遅延の増大や製造歩留まりの低下を抑制できる。
図１０は、階層ワード線方式を採用した場合における、ロウデコーダ２０Ａ，２１Ａ，２２Ａの内部構成の一例を示している。
図１０に示される例では、１本のメインワード線ＭＷＬは、２つのブロック９０Ａ，９１Ａに跨って配設され、そのメインワード線ＭＷＬが、複数のサブワード線ＳＷＬによって共通に用いられる。サブワード線ＳＷＬは、各ブロック９０Ａ，９１Ａに対して、４本設けられている。尚、図１０においては、説明の簡単化のため、１本のメインワード線のみを図示しているが、メモリセルアレイに対して、２本以上のメインワード線が配設されてもよいのは、もちろんである。これと同様に、サブワード線の本数及びメモリセルアレイの個数も、図１０に示される数に限定されない。
メインロウデコーダ２０Ａは、例えば、ＮＡＮＤゲート２から構成される。メインワード線ＭＷＬは、ＮＡＮＤゲート２の出力端子に接続される。そして、ＮＡＮＤゲート２の入力端子には、ロウアドレス情報が入力される。ロウアドレス情報は、選択されたメインワード線のロウアドレス情報を示している。入力されたロウアドレス情報は、ＮＡＮＤゲート２により論理演算される。その演算結果に基づいて、メインワード線ＷＭＬの活性化／非活性化が制御される。
サブロウデコーダ２１Ａ，２２Ａ内には、複数のドライバユニット２５が設けられている。１つのサブロウデコーダ２１Ａ，２２Ａ内に設けられるドライバユニットの個数は、１つのサブロウデコーダ２１Ａ，２２Ａ内に設けられる。サブワード線ＳＷＬの本数に対応している。１つのドライバユニット２５は、１つのサブワード線ＳＷＬに接続されている。
また、サブロウデコーダ２１Ａ，２２Ａ内には、第１の駆動線ＷＤＲＶ＜０：３＞と第２の駆動線ｂＷＤＲＶ＜０：３＞が設けられている。駆動線ＷＤＲＶ＜０：３＞，ｂＷＤＲＶ＜０：３＞の本数は、各サブロウデコーダ２１Ａ，２２Ａ内に設けられたドライバユニットの個数及びサブワード線ＳＷＬの本数に対応している。図１０に示す例において、４個のドライバユニットが設けられているので、４本の駆動線ＷＤＲＶ＜０：３＞と、４本の駆動線ｂＷＤＲＶ＜０：３＞が設けられている。チップの駆動時において、第１の駆動線ＷＤＲＶ＜０：３＞と第２の駆動線ｂＷＤＲＶ＜０：３＞は対をなして駆動され、互いに反対の信号レベルに設定される。
各ドライバユニット２５は、簡素な回路構成を有し、１つのＰ型ＭＩＳトランジスタ２８と２つのＮ型トランジスタ２９ａ，２９ｂとから構成されている。
１つのサブロウデコーダ２１Ａ，２２Ａにおいて、各ドライバユニット２５を構成するＰ型ＭＩＳトランジスタ２８の電流経路の一端は、それぞれ異なる駆動線ＷＤＲＶ＜０：３＞に接続されている。
Ｐ型ＭＩＳトランジスタの電流経路の他端は、Ｎ型ＭＩＳトランジスタ２９ａ，２９ｂの電流経路の一端に接続される。このＰ型ＭＩＳトランジスタとＮ型ＭＩＳトランジスタ２９ａ，２９ｂとの接続点（ノード）に、サブワード線ＳＷＬが接続される。
Ｎ型ＭＩＳトランジスタ２９ａ，２９ｂの電流経路の他端は、接地端子に接続される。
Ｐ型ＭＩＳトランジスタ２８のゲートとＮ型ＭＩＳトランジスタ２９ａのゲートは、メインワード線ＭＷＬに接続されている。
Ｎ型ＭＩＳトランジスタ２９ｂのゲートは、駆動線ＷＤＲＶ＜０：３＞に接続される。１つのサブロウデコーダ２１Ａ，２２Ａにおいて、各ドライバユニット２５を構成するＮ型ＭＩＳトランジスタ２９ｂのゲートは、それぞれ異なる駆動線ｂＷＤＲＶ＜０：３＞に接続されている。
サブロウデコーダ２１Ａ，２２Ａは、２つの駆動線ＷＤＲＶ＜０：３＞，ｂＷＤＲＶ＜０：３＞の信号レベルを制御することによって、ドライバユニット２５を駆動し、サブワード線ＳＭＬの活性化／非活性化を制御する。駆動線ＷＤＲＶ＜０：３＞，ｂＷＤＲＶ＜０：３＞に入力される信号は、サブワード線のアドレス情報である。
メモリセルＭＣは、サブワード線ＳＷＬのそれぞれに、複数個接続される。各メモリセルＭＣは、第１の実施形態と同様に、１つの抵抗変化型記憶素子ＭＴＪと１つの選択トランジスタＴｒとから構成されている。本実施形態においては、選択トランジスタＴｒのゲートは、サブワード線ＳＷＬに接続される。
ワード線階層方式を用いたメモリセルアレイの動作は、以下のようになる。
メモリセルへアクセスするためのロウアドレス情報は、メインロウデコーダ２０Ａ内に、入力される。
メモリセルのロウアドレス情報は、メインロウデコーダ２０Ａ内のＮＡＮＤゲート２によって、論理演算される。このＮＡＮＤゲート２の演算結果に基づいて、メインロウデコーダ２０Ａは、メインワード線ＭＷＬを活性化又は非活性化する。
そして、活性化されたメインワード線ＭＷＬの信号レベルは、“Ｈ”レベルから“Ｌ”レベルへ遷移する。尚、非活性化されたメインワード線ＭＷＬの信号レベルは、“Ｌ”レベルを示す。
この状態で、サブロウデコーダ２１Ａ，２２Ａ内に設けられた駆動線ＷＤＲＶ＜０：３＞，ｂＷＤＲＶ＜０：３＞が、入力されたロウアドレス情報に基づいて、選択的に活性化される。
メインワード線ＭＷＬの信号レベルが“Ｌ”レベルになると、Ｐ型ＭＩＳトランジスタ２８はオンになり、一方のＮ型ＭＩＳトランジスタ２９ａはオフになる。
そして、駆動線ｂＷＤＲＶ＜０：３＞の１つが“Ｌ”レベルに設定された場合、他方のＮ型ＭＩＳトランジスタ２９ｂはオフになる。“Ｌ”レベルに設定された駆動線ｂＷＤＲＶ＜０：３＞と対をなす駆動線ＷＤＲＶ＜０：３＞は、“Ｈ”レベルに設定される。このため、Ｐ型ＭＩＳトランジスタ２９の電流経路とＮ型ＭＩＳトランジスタの電流経路との接続点は、オン状態のＰ型ＭＩＳトランジスタの電流経路を経由して、駆動線ＷＤＲＶ＜０：３＞の設定電位によって、充電される。
これによって、ロウアドレス情報が示すサブワード線ＳＷＬの信号レベルは“Ｌ”レベルから“Ｈ”レベルに遷移し、そのサブワード線ＳＷＬは活性化される。
尚、選択されていない残りの駆動線ｂＷＤＲＶ＜０：３＞は、“Ｈ”レベルに設定され、残りの駆動線ＷＤＲＶ＜０：３＞は、“Ｌ”レベルに設定される。それゆえ、選択されていないサブワード線ＳＷＬは活性化されない。
以上のように、メインワード線ＭＷＬ及びサブワード線ＳＷＬに接続されたメモリセルに対して、アクセスが可能になる。これと同様の動作によって、冗長メインワード線ＲＭＷＬ及び冗長サブワード線ＲＳＷＬに接続されたメモリセルに対して、アクセスが実行される。
本発明の第２の実施形態においては、階層ワード線方式が採用された不揮発性半導体メモリに対して、メインワード線をロウ救済法の対象として、不良セルを救済する。
本実施形態においては、１つのメモリセルアレイ９Ａ〜９Ｄを構成している複数の物理的な領域（ブロック）９０Ａ〜９０Ｄに対して、カラムアドレス情報ＣＡｎが割り付けられる。
メモリセルへのアクセス時、不良セルを救済するか否かが、判定される。不良セルを救済する場合、１本のメインワード線ＭＷＬは、カラムアドレス情報ＣＡｎに基づいて、２つに分割されて制御される。そして、分割されたメインワード線ＭＷＬの部分毎に、それに対応する冗長メインワード線ＲＭＷＬの部分と置き換えられる。
例えば、メモリセルアレイ９Ａ内において、不良セルｂＭＣ１は、メインワード線ＭＷＬａに接続されたサブワード線ＳＷＬａに含まれている。不良セルｂＭＣ１は、カラムアドレス情報ＣＡｎ＝“０”に対応するブロック９０Ａに存在している。
また、メモリセルアレイ９Ｃ内において、不良セルｂＭＣ２は、メインワード線ＭＷＬｃに接続されたサブワード線ＳＷＬｃに含まれている。不良セルｂＭＣ２は、カラムアドレス情報ＣＡｎ＝“１”に対応するブロック９１Ｃに存在している。
不良セルｂＭＣ１，ｂＭＣ２の不良アドレス情報は、カラムアドレス情報ＣＡｎに対応させて、例えば、第１の実施形態で述べた図４乃至図７とほぼ同様な構成の回路６０〜７０を用いて、記憶され、チップ内に入力されたアドレス情報と一致するか否か判定される。
本実施形態においては、不良セルｂＭＣ１，ｂＭＣ２を含むメインワード線ＭＷＬａ，ＭＷＬｃの一部分ＭＷＬａ＜０＞，ＭＷＬｃ＜１＞は、不良セルが存在するブロックがカラムアドレス情報に基づいて判別されることによって、そのカラムアドレス情報（ブロック）に対応する１本の冗長メインワード線ＲＭＷＬの部分ＲＭＷＬ＜０＞，ＲＭＷＬ＜１＞と、それぞれ置き換えられる。
不良アドレス情報と入力されたアドレス情報が一致した場合、上記のメインワード線の一部分と冗長メインワード線との置き換えにより、冗長メインワード線ＲＭＷＬが活性化され、所定の冗長セルが利用される。よって、不良セルの救済が実行される。
一方、メインワード線ＭＷＬａにおいて、カラムアドレス情報ＣＡｎ＝“１”に対応する部分ＭＷＬａ＜１＞は、不良セルを含まない。よって、カラムアドレス情報ＣＡｎ＝“１”に対応するメインワード線ＭＷＬａの部分ＭＷＬａ＜１＞に対して、アクセスが生じた場合、メインワード線ＭＷＬａの部分ＭＷＬａ＜１＞は、メインロウデコーダ２０Ａによって、活性化され、通常どおりに、サブワード線ＳＷＬに接続されたメモリセルが用いられる。これと同様に、カラムアドレス情報ＣＡｎ＝“０”に対応するメインワード線ＭＷＬｃの部分ＭＷＬｃ＜０＞は、アクセスの対象として用いられ、その部分ＭＷＬｂ＜０＞を示すアドレス情報が入力された場合、メインワード線ＭＷＬｃは活性化される。
このように、本実施形態において、不良セルが救済される場合、２本のメインワード線ＭＷＬがそれぞれ含む一部分を、１本の冗長メインワード線ＲＷＭＬを用いて、置き換えることができる。例えば、１本の冗長メインワード線ＲＷＬと１ビット分のカラムアドレス情報ＣＡｎとを用いた場合において、その救済自由度は２になる。
それゆえ、必要な冗長ワード線の本数、換言すると、冗長セル数の増加及び冗長セルアレイの占有面積の増加を伴わないで、救済できる不良セルの個数を増加できる。
したがって、第２の実施形態の階層ワード線方式を用いた不揮発性半導体メモリのように、１つのメモリセルアレイ内に設けられた複数の物理的な領域（ブロック）に対して、カラムアドレス情報を割り付けて、ワード線に接続された不良セルを救済する場合においても、第１の実施形態と同様に、不良セルの救済効率を向上できる。
３． その他
本発明の実施形態に係る抵抗変化型不揮発性半導体メモリにおいて、第１の実施形態と第２の実施形態を組み合わせた構成、すなわち、１つのブロック内にカラムアドレス情報に基づいた複数のセグメントを設定しても良いのはもちろんである。この場合においても、不良セルの救済効率を向上できる。
本発明の実施形態に係る抵抗変化型不揮発性半導体メモリは、例えば、ランダムアクセスメモリに適用される。
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
第１の実施形態に係る抵抗変化型不揮発性半導体メモリの構成を示すブロック図。 第１の実施形態の応用例を説明するための図。 メモリセルアレイの内部構成の一例を示す等価回路図。 不良セルを救済するための回路の構成例を説明するためのブロック図。 不良セルを救済するための回路の一例を示す等価回路図。 不良セルを救済するための回路の一例を示す等価回路図。 不良セルを救済するための回路の一例を示す等価回路図。 不良セルを救済するための回路の動作を説明するためのタイミングチャート。 第２の実施形態に係る抵抗変化型不揮発性半導体メモリの構成を示すブロック図。 メモリセルアレイの内部構成の一例を示す等価回路図。
符号の説明
１Ａ〜１Ｄ，９Ａ〜９Ｄ：メモリセルアレイ、２Ａ〜２Ｄ：ロウデコーダ、３：センスアンプ、４，１００：冗長セルアレイ、５：冗長ロウデコーダ、１０Ａ〜１０Ｄ，１１Ａ〜１１Ｄ、４０，４１：セグメント、２０Ａ〜２０Ｄ：メインロウデコーダ、２１Ａ〜２１Ｄ，２２Ａ〜２２Ｄ：スペアロウデコーダ、５０：冗長メインロウデコーダ、５１，５２：冗長サブロウデコーダ、６０：不良アドレス情報記憶部、７０：アドレス比較部、８０：救済判定部、９０Ａ〜９０Ｄ，９１Ａ〜９１Ｄ，１１０，１１１：ブロック、ＷＬ，ＷＬａ，ＷＬｂ，ＷＬ０〜ＷＬｎ−１：ワード線、ＢＬ，ＢＬ０〜ＢＬｍ−１：ビット線、ＭＷＬ，ＭＷＬａ，ＭＷＬｂ：メインワード線、ＳＷＬ，ＳＷＬａ，ＳＷＬｂ：サブワード線、ＲＷＬ：冗長ワード線、ＲＭＷＬ：冗長メインワード線、ＳＲＷＬ：冗長サブワード線、ＭＣ：メモリセル、ＭＴＪ：抵抗変化型記憶素子、Ｔｒ：選択トランジスタ。

Claims (5)

  1. 抵抗変化型記憶素子を含む複数のメモリセルがマトリクス状に配置されたメモリセルアレイと、
    前記複数のメモリセルが接続され、第１の方向に延在する複数のワード線と、
    前記メモリセルアレイの近傍に配置され、前記ワード線を活性化するロウデコーダと、
    前記メモリセルアレイ内に含まれる不良セルの代わりに用いられる複数の冗長セルが配置された冗長セルアレイと、
    前記複数の冗長セルが接続され、前記第１の方向に延在する複数の冗長ワード線と、
    前記冗長セルアレイの近傍に配置され、前記冗長ワード線を活性化する冗長ロウデコーダと、
    不良セルが接続されたワード線を示す不良アドレス情報が記憶され、入力されたアドレス情報と前記不良アドレス情報とが一致した場合に、前記不良セルを救済する制御回路と、
    を具備し、
    前記メモリセルアレイ及び前記冗長セルアレイは、カラムアドレス情報に基づいて判別され、前記第１の方向に分割された少なくとも２つ以上の領域をそれぞれ含み、
    前記制御回路は、前記領域毎に、前記不良セルが接続された前記ワード線の一部分と前記冗長ワード線の一部分とを置き換えて、その置き換えられた冗長ワード線を前記冗長ロウデコーダに活性化させる、ことを特徴とする抵抗変化型不揮発性半導体メモリ。
  2. 前記ワード線は、前記複数のメモリセルが接続され、前記領域毎にそれぞれに設けられる複数のサブワード線と、前記複数のサブワード線が共通に接続され、前記２つ以上の領域に跨って配設されるメインワード線と、から構成され、
    前記冗長ワード線は、前記複数の冗長セルが接続され、前記領域毎にそれぞれに設けられる複数の冗長サブワード線と、前記複数の冗長サブワード線が共通に接続され、前記２つ以上の領域に跨って配設される冗長メインワード線と、から構成され、
    前記制御回路は、前記領域毎に、前記不良セルが接続された前記メインワード線の一部分と前記冗長メインワード線の一部分とを置き換える、ことを特徴とする請求項１に記載の抵抗変化型不揮発性半導体メモリ。
  3. 前記不良セルが接続されたワード線において、前記不良セルを含まない前記領域内に配置されている前記ワード線の一部分は、前記ロウデコーダによって活性化される、ことを特徴とする請求項１又は２に記載の抵抗変化型不揮発性半導体メモリ。
  4. 前記制御回路は、前記不良アドレス情報を記憶する１つ以上の不良アドレス記憶部を備え、
    前記不良アドレス記憶部は、
    前記不良アドレス情報が記憶され、前記カラムアドレス情報に基づいて判別される２つ以上の領域に対応してそれぞれ設けられる２つ以上の記憶素子と、
    前記２つ以上の記憶素子にそれぞれ対応して設けられ、前記カラムアドレス情報に基づいて、前記記憶素子の１つから不良アドレス情報を選択的に読み出すスイッチ素子と、
    を備えることを特徴とする請求項１乃至３のいずれか１項に記載の抵抗変化型不揮発性半導体メモリ。
  5. 前記制御回路は、
    入力されたアドレス情報と前記不良アドレス情報とが一致するか否かを比較するアドレス比較部と、
    前記アドレス比較部の比較結果に基づいて、不良セルを救済するか否かを判定する救済判定部と、を備えることを特徴とする請求項１乃至４のいずれか１項に記載の抵抗変化型不揮発性半導体メモリ。
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