JPH07182892A

JPH07182892A - 半導体メモリ装置

Info

Publication number: JPH07182892A
Application number: JP5324826A
Authority: JP
Inventors: Toshio Sasaki; 敏夫佐々木; Toshihiro Tanaka; 利広田中; Atsushi Nozoe; 敦史野副; Hitoshi Kume; 均久米
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-12-22
Filing date: 1993-12-22
Publication date: 1995-07-21
Anticipated expiration: 2017-11-25
Also published as: US5581508A; KR950020756A; DE69428418T2; EP0660237B1; TW272290B; KR100315265B1; EP0660237A2; EP0660237A3; JP3351595B2; CN1045133C; DE69428418D1; CN1112276A

Abstract

(57)【要約】【目的】メインワード線とワード線で階層化された行
デコーダを有する半導体メモリ装置において、予備のメ
インワード線数を増加させることなく、欠陥に対する救
済本数を向上させる。また、最小の冗長回路面積で、チ
ップ歩留まりを向上させる。【構成】半導体メモリ装置は、複数のメモリセルから
なる正規と予備のメモリブロックに対して、そのメモリ
ブロックをさらに分割して、欠陥アドレスが複数の正規
メインワード線に及ぶ場合でも、予備メインワード線を
増加することなく置換できる構成にする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリ装置の冗長
回路構成に係り、特に低価格メモリシステムに好適な半
導体メモリ装置に関する。

【０００２】

【従来の技術】従来より、メモリセルやワード線に欠陥
が生じた場合に備えて、予備の救済線と予備のメモリセ
ルが設けられていた。図５は、従来の半導体メモリの行
選択回路の構成図である。例えば、特開平４−１４３９
９９号公報に記載されている半導体メモリ装置では、図
５に示すようなメインデコーダ／セクションデコーダか
らなる行選択冗長回路が設けられている。図５の行選択
回路は、サブワード線ＳＷＬ１〜２５６の先に接続され
たメモリセルアレイ、予備サブワード線ＳＳＷＬ１，２
の先に接続された冗長セルアレイ、メインワード線ＭＷ
Ｌ１〜６４、セクション選択線ＳＳＬ１〜４、スペアメ
インワード線ＳＭＷＬ１，２、第１の行アドレスにより
１本のメインワードを選択するメインデコーダ、第２の
行アドレス及びセクションアドレスにより１本のセクシ
ョン選択線を選択するセクションデコーダ、メインワー
ド線とセクション選択線の電位に基づいて１行を選択す
るセクションワードドライバＳＷＤ、スペアデコーダ、
スペアセクションドライバＳＳＤの各回路で構成されて
いる。この構成によれば、第１と第２の行アドレスに基
づき選択された行アドレスが不良セル行のアドレスであ
る場合、スペアメインワード線ＳＭＷＬ１，２がスペア
デコーダによって選択され、冗長セルアレイの１行がス
ペアセクションドライバＳＳＤによって選択される。こ
れにより、半導体メモリ装置は冗長セルアレイを容易に
減少でき、スペアセクションワード線ＳＳＷＬ１，２に
対して１セクション当たり１本の構成にできる。

【０００３】

【発明が解決しようとする課題】しかしながら、この構
成では複数のメモリセルを１メモリブロックとするメモ
リアレイにおいて、複数の欠陥アドレスにより複数のメ
モリブロックが一度に不良となる場合には、これらの個
々の不良アドレスに関連したメモリブロックのメインワ
ード線が多数必要となり、これらを配置すると、メイン
デコーダ数が多くなるためチップ面積に占める比率が高
くなってしまい、その結果として歩留まりが低くなる。
また、複数のメモリセルからなるメモリブロックの複数
のワード線に対して１個のメインデコーダを配置する
と、構成が比較的容易であるが、従来方式の冗長線配置
では行１本（１セル）当たり１メインワード線が必要と
なるため、そのデコーダの配置が困難となる。さらに、
メモリブロック毎に置換する場合には、多くの良好なワ
ード線をも、追加した予備ワード線群に置き換えること
になるため、救済置換効率が低下するという問題点があ
る。本発明の第１の目的は、これら従来の課題を解決
し、複数のメモリセルを１つのメモリブロックとして、
メインワード線及びメモリセルのワード線で階層化され
た行デコード回路を持つワード線分割構成の半導体メモ
リ装置において、異なる複数のメモリブロックに欠陥ア
ドレスが生じた場合、個々の欠陥アドレスを含む欠陥メ
モリブロックの数の分、メインワード線を配置する必要
がなく、メインワード線を駆動するメインドライバ数を
低減して、メインドライバがチップ面積に占める比率を
低くすることが可能な半導体メモリ装置を提供すること
にあある。また、本発明の第２の目的は、冗長回路のメ
インドライバ占有面積の増加を防止することが可能な半
導体メモリ装置を提供することにある。また、本発明の
第３の目的は、メモリブロックを欠陥を発生させる異物
の大きさ、結晶欠陥の粒径等に対して正規のワード線を
置換する予備のワード線の本数を適正化して分割するこ
とにより、高歩留まりの半導体メモリ装置を提供するこ
とである。

【０００４】

【課題を解決するための手段】上記目的を達成するた
め、（イ）本発明の半導体メモリ装置は、図１に示すよ
うに、第１の行アドレスで選択される正規メインワード
線（８）と複数のメモリセルのワード線（２８）から１
本のワード線を選択する第２の行アドレスで発生したサ
ブワード選択線（１２）からなる階層化されたデコード
回路で構成される半導体メモリ装置において、正規メモ
リアレイ（３２）内の行及び列方向に配置した正規メモ
リブロック（５０）と予備メモリアレイ（３４）内の予
備メモリブロック（５２）のワード線（２８）を、複数
のワード線からなるワード線グループ（２６）に第２の
行アドレスの一部アドレスで区分し分割する。この際
に、外部アドレスと予め記憶した欠陥アドレスとの一致
比較を行う一致比較回路（Ｐ０〜Ｐ３）からなる予備デ
コーダ（２０）は、一致比較回路の出力である一致検出
信号（ＨＩＴ０〜ＨＩＴ３）の論理和により、欠陥アド
レスの救済動作時に正規メインワード線（８）の選択を
禁止し、予備メインワード線（２２）を選択する構成と
する。加えて、一致比較回路で比較する欠陥アドレス
は、正規メインワード線８の選択用の第１の行アドレス
と正規及び予備のメモリブロックを分割する第２の行ア
ドレスで構成する。これにより、正規メモリアレイ（３
２）の任意の正規メモリブロック（５０）の少なくとも
１つのワード線グループ（２６）と、予備メモリアレイ
（３４）の予備メモリブロック（５２）の少なくとも１
つのワード線グループ（２６）が置換される。

【０００５】（ロ）また、本発明の半導体メモリ装置で
は、図２に示すように、第２の行アドレス（図２のＡ０
〜Ａ２）が入力され、かつサブデコーダ（１０）の出力
となるサブワード選択線（１２）は、正規メモリアレイ
（３２）及び予備メモリアレイ（３４）の各サブドライ
バ（ＳＤ００〜ＳＤ３１３，ＳＤＲ１〜ＳＤＲ３）の入
力信号として、正規及び予備ともに同じ端子に接続され
る。さらに、一致比較回路（Ｐ０〜Ｐ３）の欠陥アドレ
スの記憶内容は、上記サブドライバ内の所定のワード線
を選択する第２の行アドレスの一部であるアドレスＡ０
を除いたアドレス（Ａ１〜Ａ７）とする。（ハ）さらに、本発明の半導体メモリ装置では、図３に
示すように、サブドライバデコーダ（３６）、トライス
テート型ドライバ（３８）を付加した構成とする。加え
て、サブデコーダ（１０）は第２の行アドレスＡ０、サ
ブドライバデコーダ（３６）は第２の行アドレスの残り
のアドレスＡ１〜Ａ２を入力する。また、一致比較回路
の一致検出信号（ＨＩＴ０〜ＨＩＴ３）はトライステー
ト型ドライバ（３８）とサブデコーダ（１０）の間で、
それぞれを結線する構成とする。なお、正規メモリブロ
ック（５０）の１つのワード線グループ（２６）と予備
メモリブロック（５２）の１つのワード線グループ（２
６）のワード線は同一本数であり、また、上記第１及び
第２の行アドレスの数及び区分は、単に本発明の課題を
解決するための手段を説明するものであり、そのアドレ
ス数を限定するものではない。これにより、新しい冗長
回路の置き換えを行うので、最小の冗長回路面積で実現
することができ、かつチップ歩留まりを向上できる。

【０００６】

【作用】本発明においては、図１に示すように、欠陥セ
ルを有する正規メインワード線（８）が行方向に複数の
異なる正規メモリブロック（５０）に及ぶ場合において
も、１つの予備メインワード線（２２）が、上記複数の
異なる正規メモリブロック（５０）を分割した個々のワ
ード線グループ（２６）の１つを予備メモリブロック
（５２）のワード線グループ（２６）の１つと置き換え
ることができる。また、正規メモリブロックと予備メモ
リブロックの上記分割数により、救済可能な欠陥サイズ
と一度に置き換えられるワード線本数が決定される。特
に、予備メインワード線（２２）を駆動するメインドラ
イバ（６）は、そのドライバ数を増加することなく、欠
陥ワード線に対する救済可能なワード線数を増加でき
る。従って、メインドライバの面積低減が図れるため、
チップ歩留まりが向上する。また、本発明においては、
図２に示すように、正規メモリアレイ（３２）の任意の
メインワード線（８）につながるワード線グループ（２
６）を単位として、それぞれ対応するサブドライバのア
ドレス選択順位を固定する条件のもとで、欠陥セルを含
む正規メモリブロック（５０）のサブドライバと順位が
対応して予備のワード線グループ（２６）と置換でき
る。

【０００７】さらに、本発明においては、図３に示すよ
うに、通常動作時は、サブデコーダ（１０）に第２の行
アドレスＡ０〜Ａ２が入力され、サブドライバは正規メ
モリアレイの１つのワード線を選択する。一方、救済動
作時には、サブドライバを選択する第２の行アドレスＡ
０〜Ａ２の代わりに、一致検出信号ＨＩＴ０〜ＨＩＴ３
の情報が設定され、予備メモリブロック（５２）の任意
のサブドライバを選択し、行アドレスＡ０によりその中
の所定のワード線が選択される。この結果、半導体メモ
リ装置は正規メモリアレイのメモリブロックを駆動する
サブドライバの単位で、それぞれ正規メモリブロックで
分割したサブドライバの位置を、予備メモリブロックの
サブドライバと一致検出信号により自由に入替え置換で
きる。特に、サブドライバを駆動するサブワード選択線
１２の配線数は、図３に示す本数と同数で良いため、複
数の異なる正規メインワード線に対応するサブドライバ
の自由な置換がサブワード選択線１２の信号数と同じで
あるため、何らレイアウト面積を増加することがない。

【０００８】

【実施例】以下、本発明の実施例を、図面を参照して詳
細に説明する。図１は、本発明の一実施例を示す半導体
メモリ装置の大略ブロック図である。図１において、２
は情報を記憶する半導体メモリ装置、４は正規デコー
ダ、６はメインドライバ、１０はサブデコーダ、１２は
サブワード選択線を示す。また、８は正規メインワード
線，２８は複数のメモリセルを選択する複数のワード
線、５０は正規メインワード線８及びワード線２８から
なる階層化されたデコード回路で選択され、複数のメモ
リセルからなる正規メモリブロック、５２は正規メモリ
ブロック５０と少なくとも同構成であり、そのスペアと
なる予備メモリブロックである。またＳＤ００〜ＳＤ６
３３の各々は、正規メモリブロック５０内の各メモリセ
ルのワード線を駆動し、複数個からなる正規のサブドラ
イバであり、同じくＳＤＲ０〜ＳＤＲ３は予備メモリブ
ロック５２内の各メモリセルのワード線を駆動する予備
のサブドライバである。

【０００９】さらに、図１において、２６は上記サブド
ライバ毎の例えばＳＤ００のワード線グループを示し、
１４は正規もしくは予備のメインワード線８、２２毎に
アクセスされる上記サブドライバＳＤ００〜ＳＤ６３３
とＳＤＲ０〜ＳＤＲ３のサブドライバグループを示す。
また、１６は複数のサブドライバグループ１４からなる
正規のサブドライバ群、３０はサブドライバグループ１
４からなる予備のサブドライバ群であり、ここでは予備
メインワード線２２が１本の場合を例として示す。一
方、３２は行及び列方向に正規メモリブロック５０を複
数配置した正規メモリアレイ、３４は予備メモリブロッ
ク５２からなり、少なくとも１行を行方向に配置した予
備メモリアレイを示す。また、Ａ０〜Ａ１２は行方向を
選択するアドレス信号であり、２０は予備デコーダ、２
２は予備メインワード線、２４は予備メインワード線２
２を選択し、正規メインワード線８の選択を禁止する選
択禁止信号、Ｐ０〜Ｐ３は各々が正規メモリアレイ３２
の欠陥アドレスをサブアドレスの選択アドレス単位で記
憶し、外部アドレスとの一致比較を行う一致比較回路、
ＨＩＴ０〜ＨＩＴ３の各々は同一致比較回路Ｐ０〜Ｐ３
の一致検出信号を示す。この一致検出信号ＨＩＴ０〜Ｈ
ＩＴ３は、例えば一致した場合に高レベルとなり、その
論理和が正規メインワード線８の選択を禁止する。ま
た、４０は列方向のメモリ配置が、上記サブドライバ群
１６，３０と上記メモリアレイ３２，３４からなる少な
くとも１つ以上のサブドライバ付メモリアレイで構成さ
れることを示す。

【００１０】次に、図１を用いて、階層化された行デコ
ーダによる正規メモリアレイ３２の欠陥アドレスを、予
備メモリアレイ３４へ置き換える動作を説明する。先
ず、救済がない通常動作では、正規デコーダ４により、
行アドレスの一分割部分である第１の行アドレスＡ７〜
Ａ１２に基づいて６４本のメインワード線のうちの１本
を選択する。次に、サブデコーダ１０は、行アドレスの
残りの部分である第２の行アドレスＡ０〜Ａ６に基づい
て、選択された所定のメインワード線８の電位に基づい
て正規メモリブロック５０内のワード線１２８本のうち
の１行を選択する。一方、救済動作では、一致比較回路
Ｐ０〜Ｐ３には第１の行アドレスＡ７〜Ａ１２に加え、
第２の行アドレスの一部でありメモリブロックを分割す
るＡ５，Ａ６のアドレスが入力される。ここで、予備デ
コーダ２０のＰ０〜Ｐ３にプログラム記憶した欠陥アド
レスと外部アドレスが一致した場合、すなわち行アドレ
スＡ５〜Ａ１２が正規メモリアレイの欠陥アドレスであ
る時に、一致比較回路の一致検出信号ＨＩＴ０〜ＨＩＴ
３の論理和である選択禁止信号２４により、メインドラ
イバ６の選択動作を禁止させる。これとともに、予備デ
コーダ２０が予備メインワード線２２を選択する。この
結果、選択された予備メインワード線２２の電位に基づ
いて予備メモリブロック５２の所定のサブドライバに対
応するワード線グループ２６が選択され、そのワード線
グループ２６内の１行が選択される。

【００１１】さらに、図１における１つの予備メインワ
ード線２２は，欠陥アドレスが複数の正規メインワード
線８に及ぶ場合でも、その異なる正規メインワード線８
の個々のワード線グループ２６を予備のメインワード線
２２に含む複数のワード線グループ２６とそれぞれ置き
換えられることとなる。本実施例では、メモリブロック
を第２の行アドレスの一部Ａ５，Ａ６で４分割してお
り、予備メインワード線２２でワード線グループ２６を
４グループまで救済でき、かつアドレスビットＡ０〜Ａ
６で、２⁷＝１２８であるため、欠陥はワード線グルー
プ２６内の３２（＝１２８÷４）本までのワード線が最
大まとめて救済できる。このため、予備メインワード線
２２の駆動に関与するメインドライバ６は、そのドライ
バ数を増加させることなく、救済可能なワード線本数を
増加できる。この結果、メインドライバ６の面積低減が
図られ、チップ歩留まりが向上することになる。また，
サブデコーダ１０を増加することなく、ワード線救済本
数が増加することとなる。なお、行アドレスの大きさお
よび第１及び第２の各アドレス（Ａ７〜Ａ１２，Ａ０〜
Ａ６）数の振り分け方等は、本実施例の説明のために使
用する一例であって、そのアドレス数およびアドレスの
区分を限定するものではない。すなわち、メモリ容量の
大きさもしくはメモリアレイ構成により種々変化させ、
メモリの電気的特性とチップ面積が最適化できるよう
に、アドレスの振り分けを考慮すれば良い。

【００１２】次に、本発明の第２の実施例を、図２のブ
ロック図を用いて説明する。図２は、図１で示した冗長
回路の具体的な一実施例ブロック図である。図２におい
て、図１と同一部分には同一番号を付し、異なる部分の
記号のみを説明する。Ｗ００〜Ｗ３１７は正規メモリア
レイ３２内のメモリセルのワード線、ＳＷ００〜ＳＷ３
１は予備メモリアレイ３２内のメモリセルのワード線を
示す。さらに、Ａ０〜Ａ７は行アドレスであり、Ａ３〜
Ａ７が第１の行アドレス、Ａ０〜Ａ２が第２の行アドレ
ス、また正規メモリアレイ１６の斜線で示すサブドライ
バＳＤ０１，ＳＤ１０，ＳＤ２２，ＳＤ２３は、それぞ
れが記号Ａ〜Ｄの欠陥行もしくは欠陥メモリセルを有す
ることを示している。これらの欠陥アドレスは、サブア
ドレスの選択アドレス単位で予備デコーダ２０内の一致
比較回路Ｐ０〜Ｐ３に記憶される。サブワード選択線１
２は、正規メモリアレイ３２および予備メモリアレイ３
４のサブドライバＳＤ００〜ＳＤ３１３，ＳＤＲ１〜Ｓ
ＤＲ３の入力として、ともに同じ端子に接続される。次
に、本実施例の動作を説明する。通常動作では、図１と
は行アドレス本数と第１と第２の行アドレスの振り分け
方が異なるだけで、基本動作は同じである。例えば、正
規メモリアレイ３２のデコードは、正規デコーダ４で１
本のメインワード線８が選択され、さらに、サブデコー
ダ１０の出力であるサブワード選択線１２で所定のワー
ド線が１行活性化される。この際に、予備メモリアレイ
３４は、予備デコーダ２０において予備メインワード線
２２が低レベルであるので非選択状態にある。

【００１３】一方、救済動作時には、図１と同様に上記
予備デコーダ２０の一致比較回路Ｐ０〜Ｐ３の出力であ
る一致検出信号ＨＩＴ０〜ＨＩＴ３の何れかが高レベル
になる。この結果、正規メモリアレイ３２側のメインド
ライバ６が非活性化し、予備メモリアレイ３４側の予備
メインワード線２２が活性化して、欠陥アドレスに対応
した所定の予備メモリブロック５２のサブドライバＳＤ
Ｒ０〜ＳＤＲ３の１つがサブデコーダ１０により選択さ
れ、アドレスＡ０により予備メモリセルと置換される。
例えば、図２のＢ点の欠陥を持つワード線Ｗ１１を駆動
するサブドライバＳＤ１０は、その欠陥アドレスが一致
比較回路Ｐ１において外部行アドレスＡ１〜Ａ７と一致
比較され、正規のサブドライバ１４のＳＤ１０と１対１
に配置を対応づけた予備のサブドライバ１４のＳＤＲ１
が選択され、上記アドレスＡ０により予備のワード線Ｓ
Ｗ１１と置換される（矢印参照）。同じようにして、他
の欠陥アドレスＡ，Ｃ，Ｄ点は、同一の予備メインワー
ド線２２のサブドライバＳＤＲ０，ＳＤＲ２，ＳＤＲ３
にそれぞれ振り分け置換される（矢印参照）。

【００１４】このような構成によって、半導体メモリ装
置２は正規メモリアレイ３２の任意のメインワード線に
つながる複数のサブドライバの１つを単位として、サブ
ドライバを選択するアドレスを正規と予備メモリブロッ
クで共通に接続し、固定した条件のもとで、欠陥セルを
含む正規のサブドライバにつながるワード線グループ２
６と予備のサブドライバのワード線グループ２６が置換
できる。また、半導体メモリ装置は、異なる複数の正規
メインワード線の欠陥を予備メインワード線１本に対し
て救済できるので、従来のメインワード線もしくはメモ
リブロック単位毎の置換に比較して、歩留まりの向上が
期待される。なお、本実施例で示した第１と第２の行ア
ドレス本数およびそれらのアドレスの区分は、メモリ装
置の大きさによって異なり、上記アドレス値に限定する
ものではない。例えば、個々のサブドライバ毎に接続す
るワード線数は一本以上の任意の複数本で構成できる。
また、本実施例で一括して救済されるワード線の数もし
くはメモリブロックの分割数は、歩留まりの主要因であ
るプロセス上の結晶欠陥、埃等の粒径を反映し、ワード
線グループ２６のワード線数のサイズがこの欠陥粒径と
同レベルもしくはそれ以下となるよう考慮すれば良い。
さらに、正規メインワード線８自体に欠陥がある場合、
メモリブロック毎の置換となるが、これはメモリブロッ
ク５０のサイズ分のサブドライバを、つまり本実施例で
は４個分を予め一致比較回路にプログラムすることによ
り、置き換えできることは勿論のことである。

【００１５】図３は、本発明第３の実施例を示す半導体
メモリ装置のブロック図である。図３では、図２の装置
を改良した構成が示されている。図３において、図１と
同一部分には同一番号を付すことにより説明を省略す
る。図３における３６はサブドライバデコーダ、３８は
トライステート型ドライバを示す。Ａ０〜Ａ２は第２の
行アドレスであり、Ａ０はサブドライバＳＤ００〜ＳＤ
３１３もしくはＳＤＲ０〜ＳＤＲ３の出力である２本の
ワード線の何れかを選択する行アドレス、Ａ１〜Ａ２は
正規メモリブロック内のサブドライバの１つを選択する
行アドレスである。また、Ｅ〜Ｈは欠陥行もしくは欠陥
メモリセルであり、斜線に示すサブドライバＳＤ０１，
ＳＤ１１，ＳＤ２２，ＳＤ２３はそれぞれ上記Ｅ〜Ｈに
対応し、それぞれが一致比較回路Ｐ０〜Ｐ３の欠陥アド
レスとしてサブドライバの選択アドレス単位に記憶され
る。次に、本実施例の動作を説明する。通常動作では、
サブドライバデコーダ３６とトライステート型ドライバ
３８はいずれも活性状態にあり、また一致検出信号ＨＩ
Ｔ０〜ＨＩＴ３は高インピーダンス状態にあるので、サ
ブドライバデコーダ３６の出力はスルーでサブデコーダ
１０の入力信号となる。従って、サブデコーダ１０は、
第２の行アドレスＡ０〜Ａ２を入力信号として動作す
る。この結果、図３で示したような正規メインワード線
８およびサブデコーダ１０の出力によるワード線選択動
作が行なわれる。

【００１６】一方、救済動作では、一致比較回路Ｐ０〜
Ｐ３に記憶した欠陥アドレスすなわちサブドライバの選
択アドレスと外部アドレスＡ１〜Ａ７との比較の結果、
一致した場合には、その出力すなわち選択禁止信号２４
が高レベルとなる。このため、通常動作時にはサブデコ
ーダ１０の入力であったサブドライバデコーダ３６の出
力はトライステート型ドライバ３８の出力で高インピー
ダンス化される。一方、サブデコーダ１０の入力には一
致比較信号ＨＩＴ０〜ＨＩＴ３の何れかが高レベルとな
り、他は低レベルとなる。この結果、上記ＨＩＴ０〜Ｈ
ＩＴ３の１つの高レベルに対応する予備メインワード線
２２のサブドライバで、所定のワード線が選択される。
例えば、図３のＥ点は正規メモリブロック５０に対して
２番目のサブドライバに位置するワード線Ｗ０２の欠陥
アドレスであり、一致比較回路Ｐ０にその欠陥行アドレ
スがサブドライバの選択アドレス単位で記憶される。救
済動作時には、外部アドレスＡ１〜Ａ７とその一致比較
回路Ｐ０に記憶されたサブドライバＳＤ０１の選択アド
レスとが一致した場合、一致比較信号ＨＩＴ０が高レベ
ルとなる。一方、他のＨＩＴ１〜ＨＩＴ３が低レベルで
あるので、サブデコーダ１０を介して予備メモリブロッ
ク５２の１番目のサブドライバＳＤＲ０を選択し、アド
レスＡ０により予備のワード線ＳＷ００が選択される。
また、Ｆ点は正規メモリブロック５０に対して上記と同
じ２番目のサブドライバ位置のワード線Ｗ１３の欠陥ア
ドレスであり、そのサブドライバの選択アドレスは一致
比較回路Ｐ１に記憶され、その一致比較信号ＨＩＴ１は
予備の２番目のサブドライバＳＤＲ１を選択する。同様
にして、他の欠陥アドレスＧ、Ｈ点は同一の予備メイン
ワード線２２のサブドライバＳＤＲ２，ＳＤＲ３にそれ
ぞれ置換される。

【００１７】このように本実施例では、複数の異なるメ
インワード線８に対応するサブワード選択線１２が、図
２で示したような所定のアドレスで対応づけたサブドラ
イバを置換するのはなく、自由なサブドライバの位置と
入替え可能となる。特に、サブドライバを駆動するサブ
ワード選択線１２の配線数は図２と同数で良いため、異
なるメインワード線８に対応するサブドライバ毎の自由
な位置の救済入替えは、サブデコーダ以降のメモリアレ
イ内の配線を増加することなく可能となる。すなわち、
本実施例ではサブドライバ、メモリアレイ等の配置外で
救済位置をデコードすることにより、メインドライバ、
サブドライバ、メモリアレイの配置には何ら影響がない
という利点がある。なお、一致検出信号ＨＩＴ０〜ＨＩ
Ｔ３の出力は、救済しない通常動作で高インピーダンス
化すなわち開放状態となるが、それらの論理和出力であ
る選択禁止信号２４は通常動作時に低レベル、救済動作
時に高レベルとなるよう論理構成すれば、メインドライ
バ６が誤動作することはない。また、上記の救済入替え
動作はトライステート形ドライバ３８を使用するのでは
なく、ＮＡＮＤ、ＮＯＲ等の論理回路で構成しても、同
じような入替え動作が実現できることは言うまでもな
い。

【００１８】一方、本発明による半導体メモリ装置は、
上記メモリブロックに限定することなく、メインワード
線と複数のワード線を有するメモリセルからなるメモリ
ブロックを持つ階層構造を持つようなアレイ構成に活用
できる。そして、行アドレスの大きさ、行アドレスの第
１と第２のアドレスの振り分け方等は、必要に応じて変
形できる。また、上記実施例の図１では、サブデコーダ
１０の出力である複数のサブワード選択線１２を、サブ
ドライバ付メモリアレイ４０が列方向も同一アドレス信
号で配置される状態が示されているが、正規メモリブロ
ックのサブドライバと予備メモリブロックのサブドライ
バが所定の列、すなわちサブドライバ付メモリアレイ４
０の中の行方向アドレスで対応付けするものであって、
サブワード選択線１２にメモリアレイの列方向選択に関
するアドレスを関連付けた場合にも、上記実施例は同じ
ように活用することができる。

【００１９】図４は、本発明の第４の実施例を示す半導
体メモリ装置のブロック図である。図４において、図１
と同一部分には同一番号を付すことにより、説明を省略
する。同図において、１２′はアドレスのデコード信号
ｍ本の出力信号であり、ここではアドレスＡ０〜Ａ６か
ら６４本のワード線を選択するサブワード選択線であっ
て、選択禁止信号２４との論理によりその選択が禁止さ
れる。６０はサブドライバグループ１４に追加されたブ
ロック内部の予備サブドライバ、６２はその出力である
予備ワード線、６４はメモリブロック５０に少なくとも
１セル以上の予備メモリセルを内蔵したメモリブロック
である。このように、本実施例では、メモリブロック５
０内に予備のサブドライバ６０および救済線６２を設け
たもので、同じブロック５０内に生じた欠陥メモリセル
ないし欠陥ワード線を同ブロックに付加された予備の救
済線により置換する。本実施例においては、欠陥アドレ
スがない通常の場合、サブドライバグループ１４の複数
のワード線２８は、選択禁止信号２４によりその選択が
禁止されることなく活性化される。また、一致検出信号
ＨＩＴ０〜ＨＩＴ３は非選択状態であるため、予備ワー
ド線６２は非活性状態である。一方、欠陥アドレスがあ
る場合、つまり救済動作時には、選択禁止信号２４によ
り上記ワード線２８の選択が禁止され、ブロック内部の
予備サブドライバ６０においては欠陥アドレスに応じた
一致検出信号ＨＩＴ０〜ＨＩＴ３の選択活性化とメイン
ワード線８の選択活性化とで予備ワード線６２が選択さ
れる。これにより、前記図１〜図３の場合に比較して予
備メインワード線２２とこれに関連する回路は不要とな
るので、予備ワード線の駆動回路が簡素化でき、面積を
低減できるという利点がある。

【００２０】本実施例において、半導体メモリ装置に用
いるデバイスは、ＭＯＳトランジスタもしくはバイポー
ラトランジスタもしくはこれらの複合デバイスからなる
ＲＯＭ、紫外線で消去し電気的に書き込むＥＰＲＯＭ、
電気的に消去し書き込むＥＥＰＲＯＭ、複数のメモリセ
ルを一括消去するフラッシュ型ＥＥＰＲＯＭ等の不揮発
性メモリ、ＤＲＡＭ、ＳＲＡＭ等のメモリ、マルチポー
ト型メモリ、他パリティビット、エラー訂正コード用の
予備ビットを持つメモリ、これらのメモリが含まれる複
合メモリもしくはメモリ付き論理ＬＳＩ等に対しても、
全く同じように適用できることは勿論である。また、メ
モリセルと情報の送受信を行なうデータ線とのコンタク
トが、複数セルに一つ設けられたようなコンタクトレス
アレイ構成のメモリ装置では、セル面積が小さくワード
線の繰返し配置も狭くなり、正規もしくは予備のデコー
ダ、メインドライバ等の配置が困難となる。このため、
メインデコーダとサブデコーダで構成した階層化された
行デコード回路には、サブワード選択線の信号数を何ら
増加させず、メインドライバの面積低減に効果のある本
実施例が有効である。一方、上記実施例では、例えば半
導体メモリ装置の正規メモリブロックのワ−ド線を複数
本まとめた置き換えの方法であったが、セクタのビット
サイズの例えば２５６バイト、５１２バイト、−−−−
等の概念で情報を管理するような場合、そのビット数に
対応する形でワ−ド線を複数本まとめ、または正規メモ
リブロックの分割数をセクタと対応づけて救済する構成
でも良い。すなわち、本発明の骨子を逸脱しない範囲
で、種々変形して実施することができる。

【００２１】

【発明の効果】以上説明したように、本発明によれば、
冗長回路の欠陥アドレスを記憶し外部アドレスと比較す
る一致比較回路に、メインワード線選択用の第１の行ア
ドレスに加え第２の行アドレスの一部であるサブドライ
バ選択用の行アドレスを付加したので、メインドライバ
数を増加することなく救済可能本数を増加できる。ま
た、欠陥サイズに対応してメモリブロックの分割数、す
なわち同時に置換できるワード線数を適正化することに
より、チップ面積を低減させるとともに歩留まり向上を
図ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す半導体メモリ装置
のブロック図である。

【図２】本発明の第２の実施例を示す半導体メモリ装置
のブロック図である。

【図３】本発明の第３の実施例を示す半導体メモリ装置
のブロック図である。

【図４】本発明の第４の実施例を示す半導体メモリ装置
のブロック図である。

【図５】従来の半導体メモリの行選択回路を示す回路図
である。

【符号の説明】

２…半導体メモリ装置、３…予備サブドライバ、４…正
規デコーダ、６…メインドライバ、８…正規メインワー
ド線、１０…サブデコーダ、１２…サブワード選択線、
１４…サブドライバグループ、１６…正規のサブドライ
バ群、２６…ワード線グループ、２８…ワード線、３０
…予備のサブドライバ群、５０…正規メモリブロック、
５２…予備メモリブロック、ＳＤ００〜ＳＤ６３３…正
規サブドライバ、ＳＤＲ０〜ＳＤＲ３２…正規メモリア
レイ、３４…予備メモリアレイ、４０…サブドライバ付
メモリアレイ、Ａ０〜Ａ１２…行アドレス、２０…予備
デコーダ、２２…予備メインワード線、２４…選択禁止
信号、Ｐ０〜Ｐ３…一致比較回路、ＨＩＴ０〜ＨＩＴ３
…一致検出信号、Ｗ００〜Ｗ３１７…正規のワード線、
ＳＷ００〜ＳＷ３１…予備のワード線、Ａ０〜Ａ２…第
２の行アドレス、Ａ３〜Ａ７…第１の行アドレス、Ａ〜
Ｄ…欠陥行もしくは欠陥メモリセル、３６…サブドライ
バデコーダ、３８…トライステート型ドライバ、Ａ０…
２本のワード線の何れかを選択する行アドレス、Ａ１〜
Ａ２…サブドライバの１つを選択する行アドレス、Ｅ〜
Ｈ…欠陥行もしくは欠陥メモリセル

フロントページの続き (72)発明者久米均東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】所定数のメモリセルからなるメモリブロ
ックを行および列方向に複数配置した正規メモリアレイ
と、少なくともメモリブロックを行方向に一行以上配置
した冗長の予備メモリアレイからなる半導体メモリ装置
において、（１）上記正規メモリアレイのメモリブロック群を選択
する複数本のメインワード線と、上記メモリブロックを
それぞれ選択する複数本のワード線と、予備メモリアレ
イのメモリブロックを選択する少なくとも１本からなる
予備メインワード線と、上記メモリブロックをそれぞれ
選択する複数本の予備のワード線と、（２）行アドレスの一分割部分である第１の行アドレス
に基づいて複数本のメインワード線のうちの１本を選択
する正規デコーダと、予備のメインワード線を選択する
予備デコーダと、上記正規と予備のメインデコーダの信
号を出力するメインドライバと、（３）上記行アドレスの残りの部分である第２の行アド
レスに基づいて、上記メモリブロックの複数本の行から
１本の行を選択するサブデコーダと該サブデコーダの出
力信号をドライブするサブドライバと、（４）上記第１の行アドレスと、第２の行アドレスの一
部のアドレスに基づいて、該行アドレスが上記正規メモ
リアレイの欠陥セル行のアドレスであるときには、上記
正規メモリアレイの正規メインワード線を駆動するメイ
ンドライバに選択禁止信号を送って選択動作を禁止さ
せ、かつ上記予備デコーダが上記正規メモリアレイの正
規メインワード線に対応して予備メインワード線を選択
し、上記予備メモリアレイのメモリブロックが有する少
なくとも上記所定数のメモリセルからなるメモリブロッ
クより小さいメモリセルの中から１セルを選択するサブ
デコーダと、上記サブデコーダの信号に基づき予備メモ
リブロックの予備のワード線を駆動するサブドライバ
と、を備えてなることを特徴とする半導体メモリ装置。
【請求項２】複数のメモリセルからなるメモリブロッ
クを行列方向に複数配置した正規メモリアレイと冗長の
予備メモリアレイからなる半導体メモリ装置において、（１）上記メモリブロックが有するワード線ｍ本のメモ
リセルを第１のメモリブロックとして、上記複数の第１
のメモリブロックからなる正規メモリアレイと、上記第
１のメモリブロックを選択する正規デコーダと、上記第
１のメモリブロックのメモリセルから任意のメモリセル
のワード線を選択するサブデコーダと、上記サブデコー
ダの信号に基づき正規メモリブロック内のメモリセルの
ワード線を駆動するサブドライバと（２）上記正規メモリアレイの救済に用いる予備のメモ
リブロックを、ワード線ｎ本のメモリセルからなる第２
のメモリブロック（サブブロック）として、上記複数の
第２のメモリブロックからなる予備メモリアレイと、上
記第２のメモリブロックを選択する予備デコーダと、上
記第２のメモリブロックの任意のメモリセルを選択する
サブデコーダと、上記サブデコーダの信号に基づき予備
メモリブロック内のメモリセルのワード線を駆動するサ
ブドライバと、（３）上記予備デコーダが、外部プログラム可能なプロ
グラム素子を用いた欠陥アドレスの記憶部と上記欠陥ア
ドレスと外部アドレスを一致比較する少なくとも１つ以
上の一致比較回路から構成され、かかる半導体メモリ装置の欠陥救済は、正規メモリアレ
イの第１のメモリブロックに対する上記予備メモリアレ
イの第２のメモリブロックのワード線ｎ本のメモリセル
が、少なくとも正規メモリアレイの第１のメモリブロッ
クのメモリセルのワード線ｍ本を、２の整数倍でかつ少
なくとも複数のワード線を欠陥救済の単位として分割
し、上記第１のメモリブロックの欠陥アドレスに対して
上記第２のメモリブロックのメモリセルが上記救済の単
位として分割された少なくとも複数のワード線毎に置き
換えられることを特徴とする半導体メモリ装置。
【請求項３】請求項２に記載の半導体メモリ装置にお
いて、上記予備のメモリブロック（サブブロック）のワ
ード線数のメモリセル数が、置換単位として正規のメモ
リブロックのワード線数のメモリセル数と等しいことを
特徴とする半導体メモリ装置。
【請求項４】請求項２または３に記載の半導体メモリ
装置において、上記欠陥アドレスに対する救済の置換単
位として、請求項２に記載されたように細分されたサブ
ブロック単位に置換される予備メモリブロックと、請求
項３に記載されたようなメモリブロック単位に置換され
る予備メモリブロックとを並列に配置されることを特徴
とする半導体メモリ装置。
【請求項５】請求項１または２に記載の半導体メモリ
装置において、上記メモリ素子は、スタティックＲＡ
Ｍ、ダイナミックＲＡＭ、ＰＲＯＭ、紫外線で消去し電
気的に書き込み可能なＥＰＲＯＭ、電気的に消去及び書
き込み可能なＥＥＰＲＯＭ、一括消去が可能なフラッシ
ュ型ＥＥＰＲＯＭの不揮発性メモリの何れか、もしくは
これらのメモリが含まれる複合メモリないしメモリ付き
ＬＳＩであることを特徴とする半導体メモリ装置。
【請求項６】請求項１に記載の半導体メモリ装置にお
いて、上記一致比較回路のプログラム素子は、電気的に
消去書き込み可能な不揮発性メモリであることを特徴と
する半導体メモリ装置。
【請求項７】請求項６に記載の半導体メモリ装置にお
いて、上記プログラム素子は、電気的に一括消去書き込
み可能なフラッシュ型ＥＥＰＲＯＭであることを特長と
する半導体メモリ装置。
【請求項８】請求項１に記載の半導体メモリ装置にお
いて、上記メモリブロックの内部に予備の救済線を設
け、上記メモリブロック内に生じた欠陥メモリセルない
し欠陥ワード線を該メモリブロック内に設けられた予備
の救済線で置換する構成としたことを特徴とする半導体
メモリ装置。