JP2000011680A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2000011680A JP2000011680A JP11108096A JP10809699A JP2000011680A JP 2000011680 A JP2000011680 A JP 2000011680A JP 11108096 A JP11108096 A JP 11108096A JP 10809699 A JP10809699 A JP 10809699A JP 2000011680 A JP2000011680 A JP 2000011680A
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Abstract
(57)【要約】
【課題】 不良救済に必要な不揮発性記憶素子数を減ら
してリダンダンシの面積効率向上を図りながら、高い救
済自由度と救済率を得ることができるリダンダンシ方式
を採用した半導体記憶装置を提供する。 【解決手段】 メモリセルアレイには、不良セルを救済
するためのスペアエレメントがチップ内に複数配置され
ている。ヒューズセットは不良アドレスと、ヒューズセ
ットとスペアエレメントとの対応関係を示すマッピング
情報を含み、不良アドレスと入力アドレスとが一致した
場合、対応するスペアエレメントを活性化する信号を出
力する。更に、チップ内のヒューズセット総数はスペア
エレメントの総数より小さいことを特徴とする。
してリダンダンシの面積効率向上を図りながら、高い救
済自由度と救済率を得ることができるリダンダンシ方式
を採用した半導体記憶装置を提供する。 【解決手段】 メモリセルアレイには、不良セルを救済
するためのスペアエレメントがチップ内に複数配置され
ている。ヒューズセットは不良アドレスと、ヒューズセ
ットとスペアエレメントとの対応関係を示すマッピング
情報を含み、不良アドレスと入力アドレスとが一致した
場合、対応するスペアエレメントを活性化する信号を出
力する。更に、チップ内のヒューズセット総数はスペア
エレメントの総数より小さいことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、不良メモリセルを
救済するリダンダンシ・システムを半導体記憶装置に関
する。
救済するリダンダンシ・システムを半導体記憶装置に関
する。
【０００２】
【従来の技術】半導体記憶装置には、リダンダンシ・シ
ステムが採用されている。このリダンダンシ・システム
は一部のメモリセルに欠陥があった場合、この欠陥セル
を冗長セルと置き換えることにより救済し、製品の歩留
まりを向上させるものである。現在最も一般的に用いら
れているリダンダンシ・システムは、セルアレイ単位の
置き換えであり、メモリセルアレイの複数行又は複数列
（一列又は一行の場合もある）を単位として置き換えら
れる。すなわち、メモリセルアレイをテストした結果、
欠陥を有するセルがあった場合、そのセルを含むセルア
レイがそれと同じ大きさの冗長セルアレイ（スペアエレ
メント）で置き換えられる。欠陥セルを含むセルアレイ
単位のアドレス情報は、不揮発性の記憶素子により記憶
されている。現在この記憶素子としては一般にフューズ
が用いられている。アドレス情報は通常複数ビットで構
成されるため、それに対応した複数本のフューズを含む
フューズセットがリダンダンシの単位となる。通常、ス
ペアエレメントとフューズセットは１対１に対応され、
チップ内にはスペアエレメントと同数のフューズセット
が設けられる。スペアエレメントを使用する場合、それ
に対応するフューズセット内のフューズがアドレスに応
じて切断される。この方式は構成がシンプルであり、現
在広く使用されている。
ステムが採用されている。このリダンダンシ・システム
は一部のメモリセルに欠陥があった場合、この欠陥セル
を冗長セルと置き換えることにより救済し、製品の歩留
まりを向上させるものである。現在最も一般的に用いら
れているリダンダンシ・システムは、セルアレイ単位の
置き換えであり、メモリセルアレイの複数行又は複数列
（一列又は一行の場合もある）を単位として置き換えら
れる。すなわち、メモリセルアレイをテストした結果、
欠陥を有するセルがあった場合、そのセルを含むセルア
レイがそれと同じ大きさの冗長セルアレイ（スペアエレ
メント）で置き換えられる。欠陥セルを含むセルアレイ
単位のアドレス情報は、不揮発性の記憶素子により記憶
されている。現在この記憶素子としては一般にフューズ
が用いられている。アドレス情報は通常複数ビットで構
成されるため、それに対応した複数本のフューズを含む
フューズセットがリダンダンシの単位となる。通常、ス
ペアエレメントとフューズセットは１対１に対応され、
チップ内にはスペアエレメントと同数のフューズセット
が設けられる。スペアエレメントを使用する場合、それ
に対応するフューズセット内のフューズがアドレスに応
じて切断される。この方式は構成がシンプルであり、現
在広く使用されている。
【０００３】一方、リダンダンシ・システムは通常の回
路に加えてスペアエレメント及びフューズセットを必要
とするため、メモリチップの面積が増大する。救済可能
な欠陥の数と冗長回路の面積はトレードオフの関係にあ
るため、面積効率を向上させるリダンダンシ・システム
が種々提案されている。例えば、Kirihata等が提案した
フレキシブルなリダンダンシ・システム（"Fault-Toler
ant Design for 256Mb DRAM"（IEEE JOURNAL of
SOLID-STATE CIRCUITS, VOL.31, NO.4, April 1
996）参照）がある。この方式は、１つのスペアエレメ
ントが広いセルアレイ領域をカバーしているため、欠陥
セルがチップの一部に偏って存在する場合でも、セルア
レイ内に欠陥が均等に分散している場合と同様に救済で
きる。このため、スペアエレメントの数を削減して、リ
ダンダンシ回路の面積効率を高めることができる。この
ように、チップ当たりの欠陥数が判明している場合、或
いは予測できる場合、少数のスペアエレメントで欠陥を
救済することは面積効率を向上でき有効である。特に、
１つのスペアエレメントが広いセルアレイ領域をカバー
できる場合、上記方式は有効である。
路に加えてスペアエレメント及びフューズセットを必要
とするため、メモリチップの面積が増大する。救済可能
な欠陥の数と冗長回路の面積はトレードオフの関係にあ
るため、面積効率を向上させるリダンダンシ・システム
が種々提案されている。例えば、Kirihata等が提案した
フレキシブルなリダンダンシ・システム（"Fault-Toler
ant Design for 256Mb DRAM"（IEEE JOURNAL of
SOLID-STATE CIRCUITS, VOL.31, NO.4, April 1
996）参照）がある。この方式は、１つのスペアエレメ
ントが広いセルアレイ領域をカバーしているため、欠陥
セルがチップの一部に偏って存在する場合でも、セルア
レイ内に欠陥が均等に分散している場合と同様に救済で
きる。このため、スペアエレメントの数を削減して、リ
ダンダンシ回路の面積効率を高めることができる。この
ように、チップ当たりの欠陥数が判明している場合、或
いは予測できる場合、少数のスペアエレメントで欠陥を
救済することは面積効率を向上でき有効である。特に、
１つのスペアエレメントが広いセルアレイ領域をカバー
できる場合、上記方式は有効である。
【０００４】しかし、近年、メモリセルアレイが複数に
分割されたメモリチップが開発されている。例えばチッ
プ内部に複数のバンクを持ち、それらのバンクが同時に
活性化されるメモリチップがある。この様なメモリチッ
プは、他のバンクの欠陥セルを救済するスペアエレメン
トを持つことができない。バンクの数が多くなるほど、
チップ内のメモリセルアレイの分割数は増加し、１つの
スペアエレメントがカバーできるセルアレイ領域は狭く
なる。これは主に、ロウスペアエレメントの問題である
が、カラムスペアエレメントについても同様の問題が生
じる。即ち、メモリデバイスの高速化が進むと、スペア
エレメントで置き換える前と置き換えた後のメモリセル
の位置が物理的に離れた場合、信号又はデータの伝搬遅
延が大きくなり、高速性能を損なう。高速性能を維持し
ようとすると、物理的に近い位置同士の置き換えしかで
きなくなるため、結果的にカラムスペアエレメントは広
いセルアレイ領域をカバーできなくなる。
分割されたメモリチップが開発されている。例えばチッ
プ内部に複数のバンクを持ち、それらのバンクが同時に
活性化されるメモリチップがある。この様なメモリチッ
プは、他のバンクの欠陥セルを救済するスペアエレメン
トを持つことができない。バンクの数が多くなるほど、
チップ内のメモリセルアレイの分割数は増加し、１つの
スペアエレメントがカバーできるセルアレイ領域は狭く
なる。これは主に、ロウスペアエレメントの問題である
が、カラムスペアエレメントについても同様の問題が生
じる。即ち、メモリデバイスの高速化が進むと、スペア
エレメントで置き換える前と置き換えた後のメモリセル
の位置が物理的に離れた場合、信号又はデータの伝搬遅
延が大きくなり、高速性能を損なう。高速性能を維持し
ようとすると、物理的に近い位置同士の置き換えしかで
きなくなるため、結果的にカラムスペアエレメントは広
いセルアレイ領域をカバーできなくなる。
【０００５】
【発明が解決しようとする課題】以上のように、バンク
数や高速動作等の制限から、スペアエレメントが狭い範
囲しかカバーできない場合、欠陥がメモリセルアレイの
一部に偏在した場合においても欠陥セルを救済できるよ
うにするためには狭いセルアレイ領域毎にスペアエレメ
ントを設けなければならない。これはチップ全体として
見ると、チップ当たりの平均欠陥数を大幅に超えたスペ
アエレメント数をチップに組み込むことになるため、面
積効率を悪化させる。更に、スペアエレメントとフュー
ズセットを一対一に対応させる従来の方式では、スペア
エレメントの増加に伴ってフューズセットの数も増加し
てしまう。一般にフューズの方がスペアエレメントより
も大きな面積を必要とするため、スペアエレメントとフ
ューズセットを１対１に対応させる方式では、リダンダ
ンシ回路の面積効率が大きく低下してしまう。この発明
は、上記課題を解決するものであり、その目的とすると
ころは、不良救済に必要な不揮発性記憶素子の数を削除
してチップに対するリダンダンシ回路の面積効率を向上
でき、しかも、高い救済率を得ることが可能な半導体記
憶装置を提供しようとするものである
数や高速動作等の制限から、スペアエレメントが狭い範
囲しかカバーできない場合、欠陥がメモリセルアレイの
一部に偏在した場合においても欠陥セルを救済できるよ
うにするためには狭いセルアレイ領域毎にスペアエレメ
ントを設けなければならない。これはチップ全体として
見ると、チップ当たりの平均欠陥数を大幅に超えたスペ
アエレメント数をチップに組み込むことになるため、面
積効率を悪化させる。更に、スペアエレメントとフュー
ズセットを一対一に対応させる従来の方式では、スペア
エレメントの増加に伴ってフューズセットの数も増加し
てしまう。一般にフューズの方がスペアエレメントより
も大きな面積を必要とするため、スペアエレメントとフ
ューズセットを１対１に対応させる方式では、リダンダ
ンシ回路の面積効率が大きく低下してしまう。この発明
は、上記課題を解決するものであり、その目的とすると
ころは、不良救済に必要な不揮発性記憶素子の数を削除
してチップに対するリダンダンシ回路の面積効率を向上
でき、しかも、高い救済率を得ることが可能な半導体記
憶装置を提供しようとするものである
【課題を解決するための手段】本発明にかかる第１の半
導体記憶装置は、複数のサブセルアレイに分割されたメ
モリセルがロウ及びカラムに配列されたメモリセルアレ
イと、前記各サブセルアレイに対応して配置された冗長
セルアレイと、入力されたアドレスに応じて前記メモリ
セルアレイのロウを選択するロウデコーダと、入力され
たアドレスに応じて前記メモリセルアレイのカラムを選
択するカラムデコーダと、前記メモリセルアレイに含ま
れる不良メモリセルのアドレスと前記冗長セルアレイと
の対応関係を示すマッピング情報とを記憶して、前記不
良メモリセルのアドレスと入力されたアドレスとが一致
した場合、一致結果と前記マッピング情報とに基づいて
不良メモリセルの置換制御信号を出力する複数の記憶回
路と、前記記憶回路から供給される置換制御信号に応じ
て活性化され、前記冗長セルアレイを選択するスペアデ
コーダとを具備することを特徴とする。
導体記憶装置は、複数のサブセルアレイに分割されたメ
モリセルがロウ及びカラムに配列されたメモリセルアレ
イと、前記各サブセルアレイに対応して配置された冗長
セルアレイと、入力されたアドレスに応じて前記メモリ
セルアレイのロウを選択するロウデコーダと、入力され
たアドレスに応じて前記メモリセルアレイのカラムを選
択するカラムデコーダと、前記メモリセルアレイに含ま
れる不良メモリセルのアドレスと前記冗長セルアレイと
の対応関係を示すマッピング情報とを記憶して、前記不
良メモリセルのアドレスと入力されたアドレスとが一致
した場合、一致結果と前記マッピング情報とに基づいて
不良メモリセルの置換制御信号を出力する複数の記憶回
路と、前記記憶回路から供給される置換制御信号に応じ
て活性化され、前記冗長セルアレイを選択するスペアデ
コーダとを具備することを特徴とする。
【０００６】本発明にかかる第２の半導体記憶装置は、
複数のサブセルアレイに分割されているメモリセルがロ
ウ及びカラムに配列されたメモリセルアレイと、前記各
サブセルアレイに対応して配置された冗長セルアレイ
と、入力されたアドレスに応じて前記メモリセルアレイ
のロウを選択するロウデコーダと、入力されたアドレス
に応じて前記メモリセルアレイのカラムを選択するカラ
ムデコーダと、前記メモリセルアレイに含まれる不良メ
モリセルのアドレスを記憶する複数の第１の記憶素子
と、前記冗長セルアレイと前記各フューズセットの対応
関係を示すマッピング情報を記憶する複数の第２の記憶
素子と、複数の前記第１の記憶素子に記憶された前記不
良メモリセルのアドレスと入力されたアドレスとを比較
して、前記記憶された前記不良メモリセルのアドレスと
入力されたアドレスとが一致した場合に一致出力信号を
出力する複数の比較器と、前記各比較器から前記一致出
力信号が出力された場合に前記第２の記憶素子に記憶さ
れたマッピング情報をデコードするデコーダとを備える
複数の記憶回路と、前記デコーダの出力信号に応じて活
性化され、前記冗長セルアレイを選択するスペアデコー
ダとを具備することを特徴とする。
複数のサブセルアレイに分割されているメモリセルがロ
ウ及びカラムに配列されたメモリセルアレイと、前記各
サブセルアレイに対応して配置された冗長セルアレイ
と、入力されたアドレスに応じて前記メモリセルアレイ
のロウを選択するロウデコーダと、入力されたアドレス
に応じて前記メモリセルアレイのカラムを選択するカラ
ムデコーダと、前記メモリセルアレイに含まれる不良メ
モリセルのアドレスを記憶する複数の第１の記憶素子
と、前記冗長セルアレイと前記各フューズセットの対応
関係を示すマッピング情報を記憶する複数の第２の記憶
素子と、複数の前記第１の記憶素子に記憶された前記不
良メモリセルのアドレスと入力されたアドレスとを比較
して、前記記憶された前記不良メモリセルのアドレスと
入力されたアドレスとが一致した場合に一致出力信号を
出力する複数の比較器と、前記各比較器から前記一致出
力信号が出力された場合に前記第２の記憶素子に記憶さ
れたマッピング情報をデコードするデコーダとを備える
複数の記憶回路と、前記デコーダの出力信号に応じて活
性化され、前記冗長セルアレイを選択するスペアデコー
ダとを具備することを特徴とする。
【０００７】本発明にかかる第３の半導体記憶装置は、
メモリセルがロウ及びカラムに配列されたメモリセルア
レイと、前記各メモリセルアレイに配置された複数の冗
長セルアレイと、前記メモリセルアレイに含まれる不良
メモリセルのアドレスと前記冗長セルアレイとの対応関
係を示すマッピング情報とを記憶して、前記不良メモリ
セルのアドレスと入力されたアドレスとが一致した場
合、一致結果と前記マッピング情報とに基づいて不良メ
モリセルの置換制御信号を出力する複数の記憶回路とを
具備することを特徴とする。本発明によれば、不良アド
レスを記憶する記憶回路内に冗長セルアレイとのマッピ
ング情報を記憶させることにより、不良セルがメモリセ
ルアレイの一部に偏在した場合にも確実に不良セルを救
済できる。しかも、不良セルの救済に必要な冗長セルア
レイの数を削除してリダンダンシ回路の面積効率を向上
することが可能である。
メモリセルがロウ及びカラムに配列されたメモリセルア
レイと、前記各メモリセルアレイに配置された複数の冗
長セルアレイと、前記メモリセルアレイに含まれる不良
メモリセルのアドレスと前記冗長セルアレイとの対応関
係を示すマッピング情報とを記憶して、前記不良メモリ
セルのアドレスと入力されたアドレスとが一致した場
合、一致結果と前記マッピング情報とに基づいて不良メ
モリセルの置換制御信号を出力する複数の記憶回路とを
具備することを特徴とする。本発明によれば、不良アド
レスを記憶する記憶回路内に冗長セルアレイとのマッピ
ング情報を記憶させることにより、不良セルがメモリセ
ルアレイの一部に偏在した場合にも確実に不良セルを救
済できる。しかも、不良セルの救済に必要な冗長セルア
レイの数を削除してリダンダンシ回路の面積効率を向上
することが可能である。
【０００８】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、この発明の一実施の
形態によるＤＲＡＭの要部構成を示している。メモリセ
ルアレイ１は、Ｍ行×Ｎ列のマトリクス状のサブセルア
レイ１１（ｍ，ｎ）に分割されている。具体的には、メ
モリセルアレイ１は、横方向（ロウ方向）にＭ＝８個、
縦方向（カラム方向）にＮ＝１６個の計８×１６＝１２
８個のサブセルアレイ１１（ｍ，ｎ）（ｍ＝０〜７、ｎ
＝０〜１５）に分割されている。サブセルアレイ１１の
分割単位は例えば、データ線に同時にデータを転送でき
るカラム数と、１つのセンスアンプ列に接続される連続
するビット線の範囲に含まれるロウ数（ワード線数）と
で決定される。この分割単位はこの実施の形態の場合、
１つのスペアエレメント（冗長セルアレイ）により不良
救済される救済単位でもある。しかし、１つのスペアエ
レメントで複数のサブアレイの不良を救済することも可
能である。ロウ方向に並ぶ８個のサブセルアレイ１１
は、１つのバンクを構成しており、この実施の形態の場
合１６個のバンクＢｎ（ｎ＝０〜１５）が配置される。
さらに、カラム方向に並ぶ１６個のサブアレイはサブア
レイ列を構成し、図１の場合、８個のサブセルアレイ列
Ｃｍ（ｍ＝０〜７）が配置されている。メモリセルアレ
イ１のロウ方向端部には外部から供給されるロウアドレ
スＲＡをデコードするロウデコーダ回路３が配置され、
各セブセルアレイ列Ｃｍには外部から供給されるカラム
アドレスＣＡをデコードするカラムデコーダ回路２ｍが
それぞれ配置されている。これらロウデコーダ回路３、
及びカラムデコーダ回路２ｍにより、メモリセルが選択
される。
の実施の形態を説明する。図１は、この発明の一実施の
形態によるＤＲＡＭの要部構成を示している。メモリセ
ルアレイ１は、Ｍ行×Ｎ列のマトリクス状のサブセルア
レイ１１（ｍ，ｎ）に分割されている。具体的には、メ
モリセルアレイ１は、横方向（ロウ方向）にＭ＝８個、
縦方向（カラム方向）にＮ＝１６個の計８×１６＝１２
８個のサブセルアレイ１１（ｍ，ｎ）（ｍ＝０〜７、ｎ
＝０〜１５）に分割されている。サブセルアレイ１１の
分割単位は例えば、データ線に同時にデータを転送でき
るカラム数と、１つのセンスアンプ列に接続される連続
するビット線の範囲に含まれるロウ数（ワード線数）と
で決定される。この分割単位はこの実施の形態の場合、
１つのスペアエレメント（冗長セルアレイ）により不良
救済される救済単位でもある。しかし、１つのスペアエ
レメントで複数のサブアレイの不良を救済することも可
能である。ロウ方向に並ぶ８個のサブセルアレイ１１
は、１つのバンクを構成しており、この実施の形態の場
合１６個のバンクＢｎ（ｎ＝０〜１５）が配置される。
さらに、カラム方向に並ぶ１６個のサブアレイはサブア
レイ列を構成し、図１の場合、８個のサブセルアレイ列
Ｃｍ（ｍ＝０〜７）が配置されている。メモリセルアレ
イ１のロウ方向端部には外部から供給されるロウアドレ
スＲＡをデコードするロウデコーダ回路３が配置され、
各セブセルアレイ列Ｃｍには外部から供給されるカラム
アドレスＣＡをデコードするカラムデコーダ回路２ｍが
それぞれ配置されている。これらロウデコーダ回路３、
及びカラムデコーダ回路２ｍにより、メモリセルが選択
される。
【０００９】各サブセルアレイ１１は、図２に示すよう
に、複数本のワード線ＷＬとダミーワード線ＤＷＬ、及
びこれらと直交する複数本のカラム選択線ＣＳＬを含ん
でいる。サブセルアレイ１１の容量は任意であるが、こ
の実施の形態において、カラム選択線ＣＳＬは各サブセ
ルアレイ１１につき１６本であるとする。図１では省略
しているが、図２に示すようにサブセルアレイ１１の両
側には、カラム選択線ＣＳＬにより選択されるビット線
のデータを読み出すセンスアンプ列６が配置されてい
る。これらセンスアンプ列６は、隣接するサブセルアレ
イにより共有される所謂シェアードセンスアンプ方式と
されている。但し、シェアードセンスアンプ方式に限ら
ず、サブセルアレイ毎に独立にセンスアンプ列が設けら
れる構成であってもよい。各サブセルアレイ１１のロウ
方向端部には、冗長セルアレイとしてスペアエレメント
１２（ｍ，ｎ）が配置され、このスペアエレメント１２
にはスペアエレメント１２を選択するためのスペアカラ
ム選択線ＳＣＳＬｍ（ｍ＝０〜７）がカラム選択線ＣＳ
Ｌと平行に配置されている。図３は、図２を具体的に示
している。図３において、スペアエレメント１２は、一
対の冗長ビット線ＢＬ，ｂＢＬ（以下、ｂは反転信号を
示す）を有している。しかし、これに限らず、複数の冗
長ビット線対を持つスペアエレメントとしてもよい。ス
ペアエレメント１２を構成する冗長ビット線対ＢＬ，ｂ
ＢＬには、サブセルアレイ１１と同様のメモリセルＭＣ
及びダミーセルＤＭＣが配置されている。これらメモリ
セルＭＣ及びダミーセルＤＭＣは、サブセルアレイ１１
から延長されたワード線ＷＬ及びダミーワード線ＤＷＬ
により選択される。
に、複数本のワード線ＷＬとダミーワード線ＤＷＬ、及
びこれらと直交する複数本のカラム選択線ＣＳＬを含ん
でいる。サブセルアレイ１１の容量は任意であるが、こ
の実施の形態において、カラム選択線ＣＳＬは各サブセ
ルアレイ１１につき１６本であるとする。図１では省略
しているが、図２に示すようにサブセルアレイ１１の両
側には、カラム選択線ＣＳＬにより選択されるビット線
のデータを読み出すセンスアンプ列６が配置されてい
る。これらセンスアンプ列６は、隣接するサブセルアレ
イにより共有される所謂シェアードセンスアンプ方式と
されている。但し、シェアードセンスアンプ方式に限ら
ず、サブセルアレイ毎に独立にセンスアンプ列が設けら
れる構成であってもよい。各サブセルアレイ１１のロウ
方向端部には、冗長セルアレイとしてスペアエレメント
１２（ｍ，ｎ）が配置され、このスペアエレメント１２
にはスペアエレメント１２を選択するためのスペアカラ
ム選択線ＳＣＳＬｍ（ｍ＝０〜７）がカラム選択線ＣＳ
Ｌと平行に配置されている。図３は、図２を具体的に示
している。図３において、スペアエレメント１２は、一
対の冗長ビット線ＢＬ，ｂＢＬ（以下、ｂは反転信号を
示す）を有している。しかし、これに限らず、複数の冗
長ビット線対を持つスペアエレメントとしてもよい。ス
ペアエレメント１２を構成する冗長ビット線対ＢＬ，ｂ
ＢＬには、サブセルアレイ１１と同様のメモリセルＭＣ
及びダミーセルＤＭＣが配置されている。これらメモリ
セルＭＣ及びダミーセルＤＭＣは、サブセルアレイ１１
から延長されたワード線ＷＬ及びダミーワード線ＤＷＬ
により選択される。
【００１０】カラム選択線ＣＳＬとスペアカラム選択線
ＳＣＳＬは、図１に示すように、カラム方向に並ぶＮ＝
１６個のサブセルアレイ１１及びスペアエレメント１２
に連続して配設されている。カラム選択線ＣＳＬを選択
駆動するカラムデコーダ回路（ＣＤ）２は、カラム方向
に並ぶＮ＝１６個のサブセルアレイ１２に共通に設けら
れている。スペアカラムデコーダ（ＳＣＤ）９ｍは、各
カラムデコーダ回路２に隣接して配置されている。この
スペアカラムデコーダ（ＳＣＤ）９ｍは、不良救済時に
カラム方向に並ぶＮ＝１６個のスペアエレメント１２に
共通に接続されたスペアカラム選択線ＳＣＳＬを駆動す
る。図３に示すように、各セブセルアレイ１１及びスペ
アエレメント１２のビット線対ＢＬ，ｂＢＬはセンスア
ンプ列６を構成するセンスアンプ（ＳＡ）にそれぞれ接
続されている。これらセンスアンプ（ＳＡ）とデータ線
対ＤＱ，ｂＤＱの相互間にはカラム選択スイッチ回路
（ＳＷ）７が接続されている。これらカラム選択スイッ
チ回路（ＳＷ）７はカラム選択線ＣＳＬおよびスペアカ
ラム選択線ＳＣＳＬに接続され、これらカラム選択スイ
ッチ回路（ＳＷ）７はカラム選択線ＣＳＬおよびスペア
カラム選択線ＳＣＳＬの信号により選択的にオンオフ制
御される。データの読み出し時に、ビット線対ＢＬ，ｂ
ＢＬを伝搬するデータは、センスアンプ（ＳＡ）により
増幅され、オンとされたスイッチ回路７を介してデータ
線対ＤＱ，ｂＤＱに出力される。
ＳＣＳＬは、図１に示すように、カラム方向に並ぶＮ＝
１６個のサブセルアレイ１１及びスペアエレメント１２
に連続して配設されている。カラム選択線ＣＳＬを選択
駆動するカラムデコーダ回路（ＣＤ）２は、カラム方向
に並ぶＮ＝１６個のサブセルアレイ１２に共通に設けら
れている。スペアカラムデコーダ（ＳＣＤ）９ｍは、各
カラムデコーダ回路２に隣接して配置されている。この
スペアカラムデコーダ（ＳＣＤ）９ｍは、不良救済時に
カラム方向に並ぶＮ＝１６個のスペアエレメント１２に
共通に接続されたスペアカラム選択線ＳＣＳＬを駆動す
る。図３に示すように、各セブセルアレイ１１及びスペ
アエレメント１２のビット線対ＢＬ，ｂＢＬはセンスア
ンプ列６を構成するセンスアンプ（ＳＡ）にそれぞれ接
続されている。これらセンスアンプ（ＳＡ）とデータ線
対ＤＱ，ｂＤＱの相互間にはカラム選択スイッチ回路
（ＳＷ）７が接続されている。これらカラム選択スイッ
チ回路（ＳＷ）７はカラム選択線ＣＳＬおよびスペアカ
ラム選択線ＳＣＳＬに接続され、これらカラム選択スイ
ッチ回路（ＳＷ）７はカラム選択線ＣＳＬおよびスペア
カラム選択線ＳＣＳＬの信号により選択的にオンオフ制
御される。データの読み出し時に、ビット線対ＢＬ，ｂ
ＢＬを伝搬するデータは、センスアンプ（ＳＡ）により
増幅され、オンとされたスイッチ回路７を介してデータ
線対ＤＱ，ｂＤＱに出力される。
【００１１】図１に示すように、この実施の形態ではロ
ウ方向のサブセルアレイ１１の個数（即ちバンク数）に
等しいＮ＝１６個のフューズセット５ｎ（ｎ＝０〜１
５）が設けられている。各フューズセット５0〜５15
は、不良メモリセルのアドレス（不良アドレス）を記憶
し、外部から供給されるアドレスと不良アドレスとを比
較する。この比較の結果、これらが一致している場合、
スペアエレメント１２により不良カラムを置き換えるた
めの信号を出力する。この信号は対応するサブセルアレ
イのスペアカラムデコーダに供給され、この信号の反転
信号が対応するサブセルアレイのカラムデコーダに供給
される。また、この実施の形態において、各フューズセ
ット５0〜５15は、８本のスペアカラム選択線ＳＣＳＬ0
〜ＳＣＳＬ15との対応関係情報（マッピング情報）を記
憶する。その詳細は後述する。なお、この実施の形態
は、Ｍ×Ｎ個のサブセルアレイ１１に対応してＭ×Ｎ個
のスペアエレメント１２を配置し、カラム方向のサブセ
ルアレイ１１の個数分のフューズセット５を設けてい
る。しかし、この発明はこの構成に限られるわけではな
い。即ち、この発明において、フューズセットは従来の
ものと異なり、スペアエレメントとの対応関係を示すマ
ッピング情報を有している。従来のフューズセットはス
ペアエレメントと１対１に対応されている。これに対し
て、この実施の形態のフューズセットはマッピング情報
により、任意のスペアエレメントと対応づけられる。こ
れにより、フューズセットの数をスペアエレメントの数
以下とすることができ、しかも、不良が均一に分散した
場合、或いは不良が偏在した場合にも、柔軟に不良を救
済できる。本発明におけるフューズセットの数Ｎfsとス
ペアエレメントの関係を一般的に示すと次式のようにな
る。
ウ方向のサブセルアレイ１１の個数（即ちバンク数）に
等しいＮ＝１６個のフューズセット５ｎ（ｎ＝０〜１
５）が設けられている。各フューズセット５0〜５15
は、不良メモリセルのアドレス（不良アドレス）を記憶
し、外部から供給されるアドレスと不良アドレスとを比
較する。この比較の結果、これらが一致している場合、
スペアエレメント１２により不良カラムを置き換えるた
めの信号を出力する。この信号は対応するサブセルアレ
イのスペアカラムデコーダに供給され、この信号の反転
信号が対応するサブセルアレイのカラムデコーダに供給
される。また、この実施の形態において、各フューズセ
ット５0〜５15は、８本のスペアカラム選択線ＳＣＳＬ0
〜ＳＣＳＬ15との対応関係情報（マッピング情報）を記
憶する。その詳細は後述する。なお、この実施の形態
は、Ｍ×Ｎ個のサブセルアレイ１１に対応してＭ×Ｎ個
のスペアエレメント１２を配置し、カラム方向のサブセ
ルアレイ１１の個数分のフューズセット５を設けてい
る。しかし、この発明はこの構成に限られるわけではな
い。即ち、この発明において、フューズセットは従来の
ものと異なり、スペアエレメントとの対応関係を示すマ
ッピング情報を有している。従来のフューズセットはス
ペアエレメントと１対１に対応されている。これに対し
て、この実施の形態のフューズセットはマッピング情報
により、任意のスペアエレメントと対応づけられる。こ
れにより、フューズセットの数をスペアエレメントの数
以下とすることができ、しかも、不良が均一に分散した
場合、或いは不良が偏在した場合にも、柔軟に不良を救
済できる。本発明におけるフューズセットの数Ｎfsとス
ペアエレメントの関係を一般的に示すと次式のようにな
る。
【００１２】Ｎfs＜Ｍ×Ｎ 各フューズセット５0〜５15は８本の出力線８0〜８7を
有している。これら出力線８0〜８7は、不良カラム選択
線の置き換えを行う場合、いずれか１つが活性化され
る。各フューズセット５0〜５15の出力線８0〜８7は、
８本の置換制御信号線４0〜４7は接続され、ワイヤド・
オア回路を構成している。これら８本の置換制御信号線
４0〜４7は、不良セルの置き換え時に、フューズセット
５0〜５15のいずれか１つから出力されるハイレベル信
号に応じて、いずれか１本がハイレベルとされる。置換
制御信号線４0〜４7の１つがハイレベルとなると、この
ハイレベル信号が供給されるスペアカラムデコーダ（Ｓ
ＣＤ）により１つのスペアカラム選択線ＳＣＳＬが選択
される。これとともに、前記ハイレベル信号がインバー
タ回路２２を介して供給されるカラムデコーダ（ＣＤ）
は、サブセルアレイ１１内のカラム選択線ＣＳＬを非選
択とする。従って８本の置換制御信号線４0〜４7は、そ
れぞれ８個のカラムデコーダ回路２0〜２7と、これらに
隣接するスペアカラムデコーダ９0〜９7を制御する。置
換制御信号線４の作用をより具体的に説明する。第１番
目の置換制御信号線４0は、カラムデコーダ回路２0とこ
れに隣接するスペアカラムデコーダ９0を選択的に活性
化する。従って、カラムデコーダ回路２0を構成する各
カラムデコーダ（ＣＤ）の入力端はインバータ２２を介
して置換制御信号線４0に接続され、スペアカラムデコ
ーダ（ＳＣＤ）９0の入力端は置換制御信号線４0に直接
接続されている。これにより、置換制御信号線４0がハ
イレベルのとき、スペアカラムデコーダ９0が活性化さ
れ、カラムデコーダ回路２0が非活性化される。この結
果、カラムデコーダ回路２0により選択されるカラム選
択線ＣＳＬに代わって、スペアカラム選択線ＳＣＳＬ0
が選択され、スペアエレメント１２のデータが読み出さ
れる。
有している。これら出力線８0〜８7は、不良カラム選択
線の置き換えを行う場合、いずれか１つが活性化され
る。各フューズセット５0〜５15の出力線８0〜８7は、
８本の置換制御信号線４0〜４7は接続され、ワイヤド・
オア回路を構成している。これら８本の置換制御信号線
４0〜４7は、不良セルの置き換え時に、フューズセット
５0〜５15のいずれか１つから出力されるハイレベル信
号に応じて、いずれか１本がハイレベルとされる。置換
制御信号線４0〜４7の１つがハイレベルとなると、この
ハイレベル信号が供給されるスペアカラムデコーダ（Ｓ
ＣＤ）により１つのスペアカラム選択線ＳＣＳＬが選択
される。これとともに、前記ハイレベル信号がインバー
タ回路２２を介して供給されるカラムデコーダ（ＣＤ）
は、サブセルアレイ１１内のカラム選択線ＣＳＬを非選
択とする。従って８本の置換制御信号線４0〜４7は、そ
れぞれ８個のカラムデコーダ回路２0〜２7と、これらに
隣接するスペアカラムデコーダ９0〜９7を制御する。置
換制御信号線４の作用をより具体的に説明する。第１番
目の置換制御信号線４0は、カラムデコーダ回路２0とこ
れに隣接するスペアカラムデコーダ９0を選択的に活性
化する。従って、カラムデコーダ回路２0を構成する各
カラムデコーダ（ＣＤ）の入力端はインバータ２２を介
して置換制御信号線４0に接続され、スペアカラムデコ
ーダ（ＳＣＤ）９0の入力端は置換制御信号線４0に直接
接続されている。これにより、置換制御信号線４0がハ
イレベルのとき、スペアカラムデコーダ９0が活性化さ
れ、カラムデコーダ回路２0が非活性化される。この結
果、カラムデコーダ回路２0により選択されるカラム選
択線ＣＳＬに代わって、スペアカラム選択線ＳＣＳＬ0
が選択され、スペアエレメント１２のデータが読み出さ
れる。
【００１３】第２番目以下の置換制御信号線４1，４2，
…も同様に、カラムデコーダ回路２1，２2，…とこれら
に隣接するスペアカラムデコーダ９1，９2，…の活性化
を制御する。この構成によれば、任意のサブセルアレイ
内でスペアカラム選択線ＳＣＳＬが選択されたとき、カ
ラム選択線ＣＳＬが非活性化され、不良セルがスペアセ
ルに置き換えられる。図４は、図１に示すフューズセッ
ト５0〜５15の具体構成を示している。これらフューズ
セット５0〜５15はいずれも同一構成であるため、１つ
を代表して説明する。フューズセット５は、メモリセル
アレイ１の不良アドレスを記憶するアドレス指定用フュ
ーズ回路５０１と、このフューズセット５を使用するか
否かを記憶するイネーブル用フューズ回路５０２を有す
る。さらに、このフューズセット５は、マッピング用フ
ューズ回路５０３を有している。このマッピング用フュ
ーズ回路５０３は、フューズセット５が対応された８本
の前記スペアカラム選択線ＳＣＳＬのうちの１つのアド
レスを予め記憶する。アドレス指定用フューズ回路５０
１は、計１１本のフューズＦＳを有する。このうち例え
ば７本のフューズＦＳ（１）〜（７）はカラムアドレス
の最小単位を指定するために用いられる。残り４本のフ
ューズＦＳ（８）〜（１１）は、一本のスペアカラム選
択線ＳＣＳＬにより読み出される１６個のスペアエレメ
ント１２を選択するために使用される。即ちアドレス指
定用フューズ回路５０１は、サブセルアレイ１１内の不
良メモリセルを指定するためのアドレス情報と、１６個
のバンクＢｎ（ｎ＝０〜１５）を選択するためのアドレ
ス情報とを含んでいる。マッピング用フューズ回路５０
３は、８本のスペアカラム選択線ＳＣＳＬｍを選択する
に必要な３本のフューズＦＳ（１３）〜（１５）を有す
る。即ちマッピング用フューズ回路５０３は、ロウ方向
に並ぶ８個のサブセルアレイ列Ｃｍ（ｍ＝０〜７）の１
つを選択するアドレス情報を記憶する。
…も同様に、カラムデコーダ回路２1，２2，…とこれら
に隣接するスペアカラムデコーダ９1，９2，…の活性化
を制御する。この構成によれば、任意のサブセルアレイ
内でスペアカラム選択線ＳＣＳＬが選択されたとき、カ
ラム選択線ＣＳＬが非活性化され、不良セルがスペアセ
ルに置き換えられる。図４は、図１に示すフューズセッ
ト５0〜５15の具体構成を示している。これらフューズ
セット５0〜５15はいずれも同一構成であるため、１つ
を代表して説明する。フューズセット５は、メモリセル
アレイ１の不良アドレスを記憶するアドレス指定用フュ
ーズ回路５０１と、このフューズセット５を使用するか
否かを記憶するイネーブル用フューズ回路５０２を有す
る。さらに、このフューズセット５は、マッピング用フ
ューズ回路５０３を有している。このマッピング用フュ
ーズ回路５０３は、フューズセット５が対応された８本
の前記スペアカラム選択線ＳＣＳＬのうちの１つのアド
レスを予め記憶する。アドレス指定用フューズ回路５０
１は、計１１本のフューズＦＳを有する。このうち例え
ば７本のフューズＦＳ（１）〜（７）はカラムアドレス
の最小単位を指定するために用いられる。残り４本のフ
ューズＦＳ（８）〜（１１）は、一本のスペアカラム選
択線ＳＣＳＬにより読み出される１６個のスペアエレメ
ント１２を選択するために使用される。即ちアドレス指
定用フューズ回路５０１は、サブセルアレイ１１内の不
良メモリセルを指定するためのアドレス情報と、１６個
のバンクＢｎ（ｎ＝０〜１５）を選択するためのアドレ
ス情報とを含んでいる。マッピング用フューズ回路５０
３は、８本のスペアカラム選択線ＳＣＳＬｍを選択する
に必要な３本のフューズＦＳ（１３）〜（１５）を有す
る。即ちマッピング用フューズ回路５０３は、ロウ方向
に並ぶ８個のサブセルアレイ列Ｃｍ（ｍ＝０〜７）の１
つを選択するアドレス情報を記憶する。
【００１４】各フューズ回路５０１〜５０３のフューズ
ＦＳは、いずれもプリチャージ用ＰＭＯＳトランジスタ
Ｑｐ及び選択用ＮＭＯＳトランジスタＱｎと共に電源Ｖ
ccと接地Ｖss間に直列接続されている。ＰＭＯＳトラン
ジスタＱｐとＮＭＯＳトランジスタＱｎの接続ノードＮ
は出力ノードである。フューズデータは、ＰＭＯＳトラ
ンジスタＱｐをオンとして出力ノードＮを電源電圧Ｖcc
にプリチャージした後、ＰＭＯＳトランジスタＱｐをオ
フ、ＮＭＯＳトランジスタＱｎをオンとして読み出され
る。即ちフューズＦＳが破線で示すように切断されてい
る場合、ハイレベル（＝Ｖcc）が出力ノードＮから出力
され、フューズＦＳが切断されていない場合、ローレベ
ル（＝Ｖss）が出力ノードＮから出力される。フューズ
回路５０１の出力信号は、カラムアドレスａ０〜ａ６及
びアドレスｂ０〜ｂ３と共に複数のコンパレータＣＭＰ
により構成されたアドレス一致検出回路５０４に供給さ
れる。前記アドレスｂ０〜ｂ３は一本のスペアカラム選
択線ＳＣＳＬにより選択される１６個のスペアエレメン
ト１２の選択に必要なアドレスである。このアドレス一
致検出回路５０４は、フューズ回路５０１の出力信号と
カラムアドレスａ０〜ａ６、及びアドレスｂ０〜ｂ３と
が一致しているか否か検出される。このアドレス一致検
出回路５０４の複数の出力信号とイネーブルフューズ回
路５０２の出力信号はＡＮＤゲート５０５に供給され
る。このＡＮＤゲート５０５の出力端から、外部から供
給されるアドレスとフューズ情報が一致したことを示す
Ｍａｔｃｈ信号５０７（即ち不良セルの置き換えを行う
ためのイネーブル信号）が出力される。
ＦＳは、いずれもプリチャージ用ＰＭＯＳトランジスタ
Ｑｐ及び選択用ＮＭＯＳトランジスタＱｎと共に電源Ｖ
ccと接地Ｖss間に直列接続されている。ＰＭＯＳトラン
ジスタＱｐとＮＭＯＳトランジスタＱｎの接続ノードＮ
は出力ノードである。フューズデータは、ＰＭＯＳトラ
ンジスタＱｐをオンとして出力ノードＮを電源電圧Ｖcc
にプリチャージした後、ＰＭＯＳトランジスタＱｐをオ
フ、ＮＭＯＳトランジスタＱｎをオンとして読み出され
る。即ちフューズＦＳが破線で示すように切断されてい
る場合、ハイレベル（＝Ｖcc）が出力ノードＮから出力
され、フューズＦＳが切断されていない場合、ローレベ
ル（＝Ｖss）が出力ノードＮから出力される。フューズ
回路５０１の出力信号は、カラムアドレスａ０〜ａ６及
びアドレスｂ０〜ｂ３と共に複数のコンパレータＣＭＰ
により構成されたアドレス一致検出回路５０４に供給さ
れる。前記アドレスｂ０〜ｂ３は一本のスペアカラム選
択線ＳＣＳＬにより選択される１６個のスペアエレメン
ト１２の選択に必要なアドレスである。このアドレス一
致検出回路５０４は、フューズ回路５０１の出力信号と
カラムアドレスａ０〜ａ６、及びアドレスｂ０〜ｂ３と
が一致しているか否か検出される。このアドレス一致検
出回路５０４の複数の出力信号とイネーブルフューズ回
路５０２の出力信号はＡＮＤゲート５０５に供給され
る。このＡＮＤゲート５０５の出力端から、外部から供
給されるアドレスとフューズ情報が一致したことを示す
Ｍａｔｃｈ信号５０７（即ち不良セルの置き換えを行う
ためのイネーブル信号）が出力される。
【００１５】前記Ｍａｔｃｈ信号５０７はデコーダ５０
６に供給される。このデコーダ５０６にはマッピング用
フューズ回路５０３の３本の出力信号線５０８1、５０
８2、５０８3が接続されている。このデコーダ５０６は
Ｍａｔｃｈ信号５０７が活性化されたとき、マッピング
用フューズ回路５０３の出力信号をデコードする。その
結果、デコーダ５０６の８本の出力線８のいずれか１つ
が活性化され、これが前記置換制御信号線４の１つを活
性化するための置換制御信号となる。ここでは、アドレ
ス指定用フューズ回路５０１が１１本のフューズを持
ち、イネーブル用フューズ回路５０２が１本のフューズ
を有し、マッピング用フューズ回路５０３が３本のフュ
ーズを持つ例を示している。しかし、これは一例に過ぎ
ない。アドレス指定用フューズ回路５０１のフューズの
数はサブセルアレイ１１の容量及びバンクの容量に応じ
て増減し、マッピング用フューズ回路５０３のフューズ
の数もサブセルアレイ列の数に応じて増減する。イネー
ブル用フューズ回路５０２のフューズを複数本とするこ
ともできる。図５は、前記デコーダ５０６の一例を示し
ている。このデコーダ５０６はフューズ回路５０３から
出力される３つの信号とそれらの反転信号、及びＭａｔ
ｃｈ信号５０７が供給される８個のＡＮＤゲートＧ１〜
Ｇ８により構成される。これらＡＮＤゲートＧ１〜Ｇ８
の出力端から置換制御信号が出力される。
６に供給される。このデコーダ５０６にはマッピング用
フューズ回路５０３の３本の出力信号線５０８1、５０
８2、５０８3が接続されている。このデコーダ５０６は
Ｍａｔｃｈ信号５０７が活性化されたとき、マッピング
用フューズ回路５０３の出力信号をデコードする。その
結果、デコーダ５０６の８本の出力線８のいずれか１つ
が活性化され、これが前記置換制御信号線４の１つを活
性化するための置換制御信号となる。ここでは、アドレ
ス指定用フューズ回路５０１が１１本のフューズを持
ち、イネーブル用フューズ回路５０２が１本のフューズ
を有し、マッピング用フューズ回路５０３が３本のフュ
ーズを持つ例を示している。しかし、これは一例に過ぎ
ない。アドレス指定用フューズ回路５０１のフューズの
数はサブセルアレイ１１の容量及びバンクの容量に応じ
て増減し、マッピング用フューズ回路５０３のフューズ
の数もサブセルアレイ列の数に応じて増減する。イネー
ブル用フューズ回路５０２のフューズを複数本とするこ
ともできる。図５は、前記デコーダ５０６の一例を示し
ている。このデコーダ５０６はフューズ回路５０３から
出力される３つの信号とそれらの反転信号、及びＭａｔ
ｃｈ信号５０７が供給される８個のＡＮＤゲートＧ１〜
Ｇ８により構成される。これらＡＮＤゲートＧ１〜Ｇ８
の出力端から置換制御信号が出力される。
【００１６】上記実施の形態によれば、１２８個のサブ
セルアレイ１１にそれぞれスペアエレメント１２を配置
し、フューズセットはスペアエレメント１２の数より少
ない１６個とし、１６個のサブセルアレイ１１の不良を
救済可能としている。しかも、各フューズセット５は、
不良アドレスと共に、１６個のフューズセット５を８個
のサブセルアレイ列Ｃｍのどれに対応させるかを示すマ
ッピング情報を有し、このマッピング情報に基づいて８
本の置換制御信号線４のいずれか１つを選択し、フュー
ズセット５を任意のサブセルアレイ列Ｃｍに対応可能と
している。したがって、メモリセルアレイ内部で不良箇
所が分散している場合、或いは不良箇所がメモリセルア
レイの一部分に偏在している場合においても、１６個の
フューズセット５を柔軟に対応させることができる。具
体的には、例えば図１に示すメモリセルアレイ１におい
て、サブセルアレイ列Ｃ0内の１つのカラム選択線ＣＳ
Ｌに沿って１６個の不良セルがある場合を考える。この
場合、１６個のフューズセット５0〜５15の全てに、置
換制御信号線４0を活性化するマッピング情報が記憶さ
れ、１６個のフューズセット５0〜５15により１つのカ
ラム選択線に沿った１６個の不良セルが救済される。
セルアレイ１１にそれぞれスペアエレメント１２を配置
し、フューズセットはスペアエレメント１２の数より少
ない１６個とし、１６個のサブセルアレイ１１の不良を
救済可能としている。しかも、各フューズセット５は、
不良アドレスと共に、１６個のフューズセット５を８個
のサブセルアレイ列Ｃｍのどれに対応させるかを示すマ
ッピング情報を有し、このマッピング情報に基づいて８
本の置換制御信号線４のいずれか１つを選択し、フュー
ズセット５を任意のサブセルアレイ列Ｃｍに対応可能と
している。したがって、メモリセルアレイ内部で不良箇
所が分散している場合、或いは不良箇所がメモリセルア
レイの一部分に偏在している場合においても、１６個の
フューズセット５を柔軟に対応させることができる。具
体的には、例えば図１に示すメモリセルアレイ１におい
て、サブセルアレイ列Ｃ0内の１つのカラム選択線ＣＳ
Ｌに沿って１６個の不良セルがある場合を考える。この
場合、１６個のフューズセット５0〜５15の全てに、置
換制御信号線４0を活性化するマッピング情報が記憶さ
れ、１６個のフューズセット５0〜５15により１つのカ
ラム選択線に沿った１６個の不良セルが救済される。
【００１７】具体的にこの実施の形態のリダンダンシ方
式の作用効果を、従来方式を用いた図４及び図１５と比
較しながら説明する。図１４及び図１５において、図１
と同一部分には同一符号を付す。まず、図１４に示す従
来方式において、スペアエレメント１２（ｍ，ｎ）はメ
モリセルアレイ１の１２８個のサブセルアレイ１１
（ｍ，ｎ）毎に配置されている。この構成は、本実施の
形態と同様である。しかし、フューズセット群６０１
（６０１0〜６０１7）は各スペアカラム選択線ＳＣＳＬ
毎に設けられる。各フューズセット群６０１はスペアカ
ラム選択線ＳＣＳＬに沿って分割された１６個のスペア
エレメント１２と対応させるために１６個のフューズセ
ット６０２（６０２0〜６０２15）を有している。例え
ばスペアエレメント１２（１，０）にフューズセット６
０２0を対応させ、スペアエレメント１２（１，１５）
に対してフューズセット６０２15を対応させるというよ
うに、各スペアエレメント１２と各フューズセット５が
一対一に対応されている。この例の場合、アドレスの数
が上記実施の形態と同じであると仮定すると、フューズ
本数は、｛７（アドレスの数）＋１（イネーブル）｝×
１６×８＝１０２４本となる。これは、上記実施の形態
のフューズ本数に比べて４．３倍である。
式の作用効果を、従来方式を用いた図４及び図１５と比
較しながら説明する。図１４及び図１５において、図１
と同一部分には同一符号を付す。まず、図１４に示す従
来方式において、スペアエレメント１２（ｍ，ｎ）はメ
モリセルアレイ１の１２８個のサブセルアレイ１１
（ｍ，ｎ）毎に配置されている。この構成は、本実施の
形態と同様である。しかし、フューズセット群６０１
（６０１0〜６０１7）は各スペアカラム選択線ＳＣＳＬ
毎に設けられる。各フューズセット群６０１はスペアカ
ラム選択線ＳＣＳＬに沿って分割された１６個のスペア
エレメント１２と対応させるために１６個のフューズセ
ット６０２（６０２0〜６０２15）を有している。例え
ばスペアエレメント１２（１，０）にフューズセット６
０２0を対応させ、スペアエレメント１２（１，１５）
に対してフューズセット６０２15を対応させるというよ
うに、各スペアエレメント１２と各フューズセット５が
一対一に対応されている。この例の場合、アドレスの数
が上記実施の形態と同じであると仮定すると、フューズ
本数は、｛７（アドレスの数）＋１（イネーブル）｝×
１６×８＝１０２４本となる。これは、上記実施の形態
のフューズ本数に比べて４．３倍である。
【００１８】また、図１４に示す従来方式の場合、１２
８個のスペアエレメント１２を不良セルと置き換えるこ
とができるため、上記実施の形態と同様、救済の自由度
は大きい。しかし、１チップ内に発生する欠陥数を平均
１０個程度とした場合、実際に不良救済に使用されるフ
ューズセットの数は１０個程度である。したがって、不
良救済に使用されないフューズセットの数が多い。この
ため、冗長回路がチップの多くの面積を占有する割に不
良セルの救済効率が低い。次に、図１５に示す従来方式
において、スペアエレメント１２はカラム方向に並ぶ複
数のサブセルアレイ１１に対して共通に配置されてい
る。フューズセット７０１0〜７０１7は、各サブセルア
レイ列Ｃ0〜Ｃ7に配置されている。この例の場合、フュ
ーズの数は、｛７（アドレスの数）＋１（イネーブ
ル）｝×８＝６４本と少ない。しかし、１チップ内に発
生する欠陥数を前述のように平均１０個とすると、スペ
アエレメント１２が８個しかないため、救済率が低く、
チップの歩留まりが大きく低下してしまう。一方、上記
実施の形態の場合、メモリセルアレイ１は１２８個のス
ペアエレメント１２を有している。しかし、フューズ本
数は、｛７（アドレスの数）＋４（スペアエレメント選
択）＋１（イネーブル）＋３（マッピング）｝×１６＝
２４０本である。即ち、図１４に示す方式と比較してフ
ューズの数を大きく削減できる。しかも、１２８個のス
ペアエレメントの１つを任意に選択して不良セルの書き
換えを行うことができる。したがって、救済効率が良好
である。
８個のスペアエレメント１２を不良セルと置き換えるこ
とができるため、上記実施の形態と同様、救済の自由度
は大きい。しかし、１チップ内に発生する欠陥数を平均
１０個程度とした場合、実際に不良救済に使用されるフ
ューズセットの数は１０個程度である。したがって、不
良救済に使用されないフューズセットの数が多い。この
ため、冗長回路がチップの多くの面積を占有する割に不
良セルの救済効率が低い。次に、図１５に示す従来方式
において、スペアエレメント１２はカラム方向に並ぶ複
数のサブセルアレイ１１に対して共通に配置されてい
る。フューズセット７０１0〜７０１7は、各サブセルア
レイ列Ｃ0〜Ｃ7に配置されている。この例の場合、フュ
ーズの数は、｛７（アドレスの数）＋１（イネーブ
ル）｝×８＝６４本と少ない。しかし、１チップ内に発
生する欠陥数を前述のように平均１０個とすると、スペ
アエレメント１２が８個しかないため、救済率が低く、
チップの歩留まりが大きく低下してしまう。一方、上記
実施の形態の場合、メモリセルアレイ１は１２８個のス
ペアエレメント１２を有している。しかし、フューズ本
数は、｛７（アドレスの数）＋４（スペアエレメント選
択）＋１（イネーブル）＋３（マッピング）｝×１６＝
２４０本である。即ち、図１４に示す方式と比較してフ
ューズの数を大きく削減できる。しかも、１２８個のス
ペアエレメントの１つを任意に選択して不良セルの書き
換えを行うことができる。したがって、救済効率が良好
である。
【００１９】図６は、フューズセットの変形例を示して
いる。上記実施の形態において、あるカラム選択線に沿
って複数個の不良セルがあった場合、各不良セルに対応
するアドレス情報をマッピング用フューズ回路５０３に
プログラムして複数のフューズセットを対応させてい
る。これに対して、もし一本のカラム選択線に沿った全
てのメモリセルが不良である場合、これらを１つのフュ
ーズセットで救済可能とするには、図４に示すフューズ
セットの構成を、図６のように変形すればよい。即ち、
図４のフューズセットに、フューズ回路５１１、ＡＮＤ
ゲート５１３及びＯＲゲート５１４を付加する。前記フ
ューズ回路５１１は１本のフューズを有し、このフュー
ズセットが使用されているか否かを示すイネーブルフュ
ーズ回路である。ＡＮＤゲート５１３には、一致検出回
路５０４の出力信号のうち、バンクアドレス指定用回路
部５０１ｂに対応する出力信号が供給される。このＡＮ
Ｄゲート５１３の出力信号と前記フューズ回路５１１の
出力信号はＯＲゲート５１４に供給され、ＯＲゲート５
１４は前記ＡＮＤゲート５０５に供給される。上記構成
において、あるカラム選択線に沿って全てのメモリセル
が不良である場合、対応するフューズセットのフューズ
回路５１１のフューズを切断する。このとき、アドレス
指定用フューズ回路５０１のバンクアドレス指定用回路
部５０１ｂのプログラムは行う必要がない。
いる。上記実施の形態において、あるカラム選択線に沿
って複数個の不良セルがあった場合、各不良セルに対応
するアドレス情報をマッピング用フューズ回路５０３に
プログラムして複数のフューズセットを対応させてい
る。これに対して、もし一本のカラム選択線に沿った全
てのメモリセルが不良である場合、これらを１つのフュ
ーズセットで救済可能とするには、図４に示すフューズ
セットの構成を、図６のように変形すればよい。即ち、
図４のフューズセットに、フューズ回路５１１、ＡＮＤ
ゲート５１３及びＯＲゲート５１４を付加する。前記フ
ューズ回路５１１は１本のフューズを有し、このフュー
ズセットが使用されているか否かを示すイネーブルフュ
ーズ回路である。ＡＮＤゲート５１３には、一致検出回
路５０４の出力信号のうち、バンクアドレス指定用回路
部５０１ｂに対応する出力信号が供給される。このＡＮ
Ｄゲート５１３の出力信号と前記フューズ回路５１１の
出力信号はＯＲゲート５１４に供給され、ＯＲゲート５
１４は前記ＡＮＤゲート５０５に供給される。上記構成
において、あるカラム選択線に沿って全てのメモリセル
が不良である場合、対応するフューズセットのフューズ
回路５１１のフューズを切断する。このとき、アドレス
指定用フューズ回路５０１のバンクアドレス指定用回路
部５０１ｂのプログラムは行う必要がない。
【００２０】この様にすれば、不良カラムアドレスが入
力されたとき、バンクアドレスとは無関係に、フューズ
回路５１１の出力信号によりＭａｔｃｈ信号５０７がハ
イレベルとなる。即ち、一本のカラム選択線に沿った全
てのセルが不良の場合、これら不良セルに対して１つの
フューズセットで不良救済を行うことができる。従っ
て、不良セルの数や場所に応じて、不良セルを柔軟に救
済できる。上記実施の形態では、サブセルアレイ１１毎
にスペアエレメント１２を配置したが、これに限定され
るものではない。スペアエレメントの配置及び個数は、
図７〜図１２に示すように、種々変形できる。図７は、
ロウ方向に並ぶ複数個のサブセルアレイ１１に対して１
個のスペアエレメント１２を配置する例を示している。
このとき、１つのスペアエレメント１２はロウ方向に配
置された複数個のサブセルアレイ１１の不良救済に用い
られる。スペアエレメント１２の数は、サブセルアレイ
１１の数Ｍ×Ｎの整数分の１である。図７に示す構成
は、スペアエレメントの数が少ないため、欠陥セルの密
度が小さい場合に有効である。この構成によれば、救済
効率を低下せずに面積を縮小できる。
力されたとき、バンクアドレスとは無関係に、フューズ
回路５１１の出力信号によりＭａｔｃｈ信号５０７がハ
イレベルとなる。即ち、一本のカラム選択線に沿った全
てのセルが不良の場合、これら不良セルに対して１つの
フューズセットで不良救済を行うことができる。従っ
て、不良セルの数や場所に応じて、不良セルを柔軟に救
済できる。上記実施の形態では、サブセルアレイ１１毎
にスペアエレメント１２を配置したが、これに限定され
るものではない。スペアエレメントの配置及び個数は、
図７〜図１２に示すように、種々変形できる。図７は、
ロウ方向に並ぶ複数個のサブセルアレイ１１に対して１
個のスペアエレメント１２を配置する例を示している。
このとき、１つのスペアエレメント１２はロウ方向に配
置された複数個のサブセルアレイ１１の不良救済に用い
られる。スペアエレメント１２の数は、サブセルアレイ
１１の数Ｍ×Ｎの整数分の１である。図７に示す構成
は、スペアエレメントの数が少ないため、欠陥セルの密
度が小さい場合に有効である。この構成によれば、救済
効率を低下せずに面積を縮小できる。
【００２１】図８は、スペアエレメント１２をカラム方
向に配置された複数のサブセルアレイ１１に対して共通
に１つ配置した例を示している。この構成によれば、カ
ラム選択線ＣＳＬに沿った複数のサブセルアレイ１１に
発生した不良セルを一括してスペアエレメント１２に置
換えることができる。しかも、この構成とすることによ
り、１つのフューズセット中のフューズの数、比較回路
の数、ＡＮＤゲートの数を削減することができ、チップ
面積を削減して高速動作が可能である。図９は、スペア
エレメント１２をサブセルアレイ１１とロウデコーダ３
の相互間に配置した例を示している。この構成によれ
ば、ロウデコーダの近傍に入出力回路が配置されている
場合、スペアエレメントが選択されると、この選択され
たスペアエレメントと入出力回路との間で高速にデータ
を転送できる。図１０は、サブセルアレイ１１とスペア
エレメント１２の相互間にロウデコーダ３を配置した例
を示している。この構成によっても、図９と同様の効果
を得ることができる。図１１は、ロウ方向に並ぶサブセ
ルアレイ１１の中間部にスペアエレメント１２を配置し
た例を示している。この構成によっても、図９と同様の
効果を得ることができる。
向に配置された複数のサブセルアレイ１１に対して共通
に１つ配置した例を示している。この構成によれば、カ
ラム選択線ＣＳＬに沿った複数のサブセルアレイ１１に
発生した不良セルを一括してスペアエレメント１２に置
換えることができる。しかも、この構成とすることによ
り、１つのフューズセット中のフューズの数、比較回路
の数、ＡＮＤゲートの数を削減することができ、チップ
面積を削減して高速動作が可能である。図９は、スペア
エレメント１２をサブセルアレイ１１とロウデコーダ３
の相互間に配置した例を示している。この構成によれ
ば、ロウデコーダの近傍に入出力回路が配置されている
場合、スペアエレメントが選択されると、この選択され
たスペアエレメントと入出力回路との間で高速にデータ
を転送できる。図１０は、サブセルアレイ１１とスペア
エレメント１２の相互間にロウデコーダ３を配置した例
を示している。この構成によっても、図９と同様の効果
を得ることができる。図１１は、ロウ方向に並ぶサブセ
ルアレイ１１の中間部にスペアエレメント１２を配置し
た例を示している。この構成によっても、図９と同様の
効果を得ることができる。
【００２２】図９乃至図１１において、スペアエレメン
ト１２を図８に示す例と同様に、カラム方向に共通に配
置することもできる。図１２は、メモリセルアレイの場
所に応じて、スペアエレメントの数を異ならせた例を示
している。具体的には、１つのサブセルアレイ１１に対
して、スペアエレメント１２を２個設ける部分と、１個
設ける部分があることを示している。一般に、製造プロ
セスの条件により、チップ端部やメモリセルアレイの端
部のようにパターンの連続性が途切れる部分には不良が
発生し易い。そこで、図１２に示すように、チップの端
部やメモリセルアレイの端部のようにパターンの連続性
が途切れる部分に位置するサブセルアレイに対して、複
数のスペアエレメントを配置することにより、複数の不
良を救済できる。図１３は、サブセルアレイの容量に応
じて、スペアエレメントの数を異ならせた例を示してい
る。例えばパリティビットを有するメモリセルや、ラン
バス（Rambus）準拠ＤＲＡＭのように、メモリセルアレ
イが均等の容量を有するサブセルアレイに分割されてい
ないメモリ装置がある。このようなサブセルアレイを有
するメモリセルアレイは、サブセルアレイの容量に応じ
て不良の発生密度が異なる。図１３に示すメモリセルア
レイ１１において、サブセルアレイ１１ａは例えば１６
０Ｋビットの容量を有し、サブセルアレイ１１ｂは例え
ば１２８Ｋの容量を有している。この場合、サブセルア
レイ１１ｂに比べてサブセルアレイ１１ａの不良発生密
度が高くなる。したがって、各サブセルアレイ１１ａに
対応して２個のスペアエレメント１２を配置し、各サブ
セルアレイ１１ｂに対応して１個のスペアエレメント１
２をしている。
ト１２を図８に示す例と同様に、カラム方向に共通に配
置することもできる。図１２は、メモリセルアレイの場
所に応じて、スペアエレメントの数を異ならせた例を示
している。具体的には、１つのサブセルアレイ１１に対
して、スペアエレメント１２を２個設ける部分と、１個
設ける部分があることを示している。一般に、製造プロ
セスの条件により、チップ端部やメモリセルアレイの端
部のようにパターンの連続性が途切れる部分には不良が
発生し易い。そこで、図１２に示すように、チップの端
部やメモリセルアレイの端部のようにパターンの連続性
が途切れる部分に位置するサブセルアレイに対して、複
数のスペアエレメントを配置することにより、複数の不
良を救済できる。図１３は、サブセルアレイの容量に応
じて、スペアエレメントの数を異ならせた例を示してい
る。例えばパリティビットを有するメモリセルや、ラン
バス（Rambus）準拠ＤＲＡＭのように、メモリセルアレ
イが均等の容量を有するサブセルアレイに分割されてい
ないメモリ装置がある。このようなサブセルアレイを有
するメモリセルアレイは、サブセルアレイの容量に応じ
て不良の発生密度が異なる。図１３に示すメモリセルア
レイ１１において、サブセルアレイ１１ａは例えば１６
０Ｋビットの容量を有し、サブセルアレイ１１ｂは例え
ば１２８Ｋの容量を有している。この場合、サブセルア
レイ１１ｂに比べてサブセルアレイ１１ａの不良発生密
度が高くなる。したがって、各サブセルアレイ１１ａに
対応して２個のスペアエレメント１２を配置し、各サブ
セルアレイ１１ｂに対応して１個のスペアエレメント１
２をしている。
【００２３】上記構成によれば、不良発生密度が高いサ
ブセルアレイに対してのみ多くのスペアエレメントを配
置しているため、スペアエレメントの数を必要最小限に
抑えて不良セルの救済効率を向上できる。その他、この
発明は、種々変形実施可能である。例えば上記実施の形
態は、スペアエレメントにより不良カラム選択線、すな
わち不良ビット線を置き換える場合について説明した。
しかし、これに限らず、不良ワード線をスペアエレメン
トに置き換える場合にもこの発明を同様に適用できる。
また、上記実施の形態において、不良アドレス記憶回路
を構成する不揮発性記憶素子としてフューズを用いた
が、ＲＯＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭ等、他の各種不
揮発性半導体記憶素子を用いることができる。さらに、
この発明が適用される半導体記憶装置は、単体に限ら
ず、ロジック回路等にマージンされた記憶装置の場合も
含む。
ブセルアレイに対してのみ多くのスペアエレメントを配
置しているため、スペアエレメントの数を必要最小限に
抑えて不良セルの救済効率を向上できる。その他、この
発明は、種々変形実施可能である。例えば上記実施の形
態は、スペアエレメントにより不良カラム選択線、すな
わち不良ビット線を置き換える場合について説明した。
しかし、これに限らず、不良ワード線をスペアエレメン
トに置き換える場合にもこの発明を同様に適用できる。
また、上記実施の形態において、不良アドレス記憶回路
を構成する不揮発性記憶素子としてフューズを用いた
が、ＲＯＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭ等、他の各種不
揮発性半導体記憶素子を用いることができる。さらに、
この発明が適用される半導体記憶装置は、単体に限ら
ず、ロジック回路等にマージンされた記憶装置の場合も
含む。
【００２４】
【発明の効果】本発明によれば、不良アドレスを記憶す
る記憶回路内に冗長セルアレイとのマッピング情報を記
憶させることにより、不良セルがメモリセルアレイの一
部に偏在した場合にも確実に不良セルを救済できる。し
かも、不良セルの救済に必要な冗長セルアレイの数を削
除してリダンダンシ回路の面積効率を向上することが可
能である。
る記憶回路内に冗長セルアレイとのマッピング情報を記
憶させることにより、不良セルがメモリセルアレイの一
部に偏在した場合にも確実に不良セルを救済できる。し
かも、不良セルの救済に必要な冗長セルアレイの数を削
除してリダンダンシ回路の面積効率を向上することが可
能である。
【図１】 本発明の実施の形態によるＤＲＡＭの要部を
示すブロック図。
示すブロック図。
【図２】 図１に示すサブアレイの具体な構成を示すブ
ロック図。
ロック図。
【図３】 図１に示すサブセルアレイ及びその周辺回路
を具体的に示す回路図。
を具体的に示す回路図。
【図４】 図１に示すフューズセットを示す回路図。
【図５】 図４に示すデコーダの構成を示す回路図。
【図６】 フューズセットの変形例を示すブロック図。
【図７】 サブセルアレイとスペアエレメントとの配置
の変形例を示すブロック図。
の変形例を示すブロック図。
【図８】 サブセルアレイとスペアエレメントとの配置
の変形例を示すブロック図。
の変形例を示すブロック図。
【図９】 サブセルアレイとスペアエレメントとの配置
の変形例を示すブロック図。
の変形例を示すブロック図。
【図１０】 サブセルアレイとスペアエレメントとの配
置の変形例を示すブロック図。
置の変形例を示すブロック図。
【図１１】 サブセルアレイとスペアエレメントとの配
置の変形例を示すブロック図。
置の変形例を示すブロック図。
【図１２】 サブセルアレイとスペアエレメントとの配
置の変形例を示すブロック図。
置の変形例を示すブロック図。
【図１３】 サブセルアレイとスペアエレメントとの配
置の変形例を示すブロック図。
置の変形例を示すブロック図。
【図１４】 従来のリダンダンシ方式の一例を示すブロ
ック図。
ック図。
【図１５】 従来のリダンダンシ方式の他の例を示すブ
ロック図。
ロック図。
１・…メモリセルアレイ、２・…カラムデコーダ回路、３
・…ロウデコーダ回路、４・…置換制御信号線、５・…ヒ
ューズセット、６・…センスアンプ列、７・…カラム選択
スイッチ回路、８・…出力端子、９・…スペアカラムデコ
ーダ、１１・…サブセルアレイ、１２・…スペアエレメン
ト（冗長セルアレイ）、５０１・…アドレス指定用ヒュ
ーズ回路、５０２・…イネーブル用ヒューズ回路、５０
３・…マッピング用ヒューズ回路、５０４・…アドレス一
致検出回路、５０５・…ＡＮＤ回路、５０６・…デコー
ダ。
・…ロウデコーダ回路、４・…置換制御信号線、５・…ヒ
ューズセット、６・…センスアンプ列、７・…カラム選択
スイッチ回路、８・…出力端子、９・…スペアカラムデコ
ーダ、１１・…サブセルアレイ、１２・…スペアエレメン
ト（冗長セルアレイ）、５０１・…アドレス指定用ヒュ
ーズ回路、５０２・…イネーブル用ヒューズ回路、５０
３・…マッピング用ヒューズ回路、５０４・…アドレス一
致検出回路、５０５・…ＡＮＤ回路、５０６・…デコー
ダ。
Claims (23)
- 【請求項１】 複数のサブセルアレイに分割されたメモ
リセルがロウ及びカラムに配列されたメモリセルアレイ
と、 前記各サブセルアレイに対応して配置された冗長セルア
レイと、 入力されたアドレスに応じて前記メモリセルアレイのロ
ウを選択するロウデコーダと、 入力されたアドレスに応じて前記メモリセルアレイのカ
ラムを選択するカラムデコーダと、 前記メモリセルアレイに含まれる不良メモリセルのアド
レスと前記冗長セルアレイとの対応関係を示すマッピン
グ情報とを記憶して、前記不良メモリセルのアドレスと
入力されたアドレスとが一致した場合、一致結果と前記
マッピング情報とに基づいて不良メモリセルの置換制御
信号を出力する複数の記憶回路と、 前記記憶回路から供給される置換制御信号に応じて活性
化され、前記冗長セルアレイを選択するスペアデコーダ
と、 を具備することを特徴とする半導体記憶装置。 - 【請求項２】 複数のサブセルアレイに分割されている
メモリセルがロウ及びカラムに配列されたメモリセルア
レイと、 前記各サブセルアレイに対応して配置された冗長セルア
レイと、 入力されたアドレスに応じて前記メモリセルアレイのロ
ウを選択するロウデコーダと、 入力されたアドレスに応じて前記メモリセルアレイのカ
ラムを選択するカラムデコーダと、 前記メモリセルアレイに含まれる不良メモリセルのアド
レスを記憶する複数の第１の記憶素子と、前記冗長セル
アレイと前記各フューズセットの対応関係を示すマッピ
ング情報を記憶する複数の第２の記憶素子と、複数の前
記第１の記憶素子に記憶された前記不良メモリセルのア
ドレスと入力されたアドレスとを比較して、前記記憶さ
れた前記不良メモリセルのアドレスと入力されたアドレ
スとが一致した場合に一致出力信号を出力する複数の比
較器と、前記各比較器から前記一致出力信号が出力され
た場合に前記第２の記憶素子に記憶されたマッピング情
報をデコードするデコーダとを備える複数の記憶回路
と、 前記デコーダの出力信号に応じて活性化され、前記冗長
セルアレイを選択するスペアデコーダと、 を具備することを特徴とする半導体記憶装置。 - 【請求項３】 前記サブセルアレイは、Ｍ個×Ｎ個の
マトリクス状に配置され、前記記憶回路の数は、Ｎ個以
上でＭ×Ｎ個以下（但し、Ｎ＜Ｍ）であることを特徴と
する請求項１又は２記載の半導体装置。 - 【請求項４】 前記各記憶回路は、前記置換制御信号を
出力するための複数の出力端子を有し、前記各記憶回路
の前記出力端子は複数の置換制御信号線により互いに接
続されワイヤド・オア回路を構成していることを特徴と
する請求項１乃至３記載の半導体記憶装置。 - 【請求項５】 前記スペアデコーダは前記置換制御信号
の１つに接続され、前記各スペアデコーダに対応して配
置されたカラムデコーダは対応する前記スペアデコーダ
と同じ前記置換制御信号線にインバータ回路を介して接
続されていることを特徴とする請求項１乃至４記載の半
導体記憶装置。 - 【請求項６】 前記サブセルアレイはＭ行×Ｎ列のマト
リクス状に配置され、前記冗長セルアレイは各サブセル
アレイに対応して配置され、前記記憶回路はＭ行の冗長
セルアレイとの対応関係を示すマッピング情報を含みＮ
個配置されていることを特徴とする請求項１又は２記載
の半導体記憶装置。 - 【請求項７】 前記各記憶回路は、Ｍ個配置され、各Ｍ
行の冗長セルアレイの１つを選択するためのＮ個の出力
端子を有していることを特徴とする請求項６記載の半導
体記憶装置。 - 【請求項８】 前記記憶回路は、 不良メモリセルのアドレスを記憶するアドレス指定用フ
ューズ回路と、 冗長セルアレイとの対応関係を示すマッピング情報を記
憶するマッピング用フューズ回路と、 前記アドレス指定用フューズ回路に記憶されたアドレス
と入力されたアドレスの一致検出を行うアドレス一致検
出回路と、 前記アドレス一致検出回路の一致出力信号に応じて前記
マッピング用フューズ回路の出力信号をデコードし、前
記置換制御信号を生成するデコーダと、 を具備することを特徴とする請求項１記載の半導体記憶
装置。 - 【請求項９】 前記サブセルアレイは、Ｍ行×Ｎ列のマ
トリクス状に配置され、ロウ方向の複数の前記サブセル
アレイはバンクを構成していることを特徴とする請求項
１又は２記載の半導体記憶装置。 - 【請求項１０】 前記記憶装置は、 不良セルのアドレスを記憶するアドレス指定用フューズ
回路と、 冗長セルアレイとの対応関係を示すマッピング情報を記
憶するマッピング用フューズ回路と、 前記バンクのアドレスを記憶するバンクアドレス指定用
フューズ回路と、 前記記憶回路を使用するか否かを示すイネーブルフュー
ズ回路と、 前記アドレス指定用フューズ回路に記憶されたアドレス
と入力されたアドレスの一致検出を行う第１のアドレス
一致検出回路と、 前記バンクアドレス指定用フューズ回路に記憶されたア
ドレスと入力されたアドレスの一致検出を行う第２のア
ドレス一致検出回路と、 前記第２のアドレス一致検出回路の一致出力信号が供給
される第１のアンド回路と、 前記第１のアンド回路の出力信号と前記イネーブルフュ
ーズ回路の出力信号が供給されるオア回路と、 前記第２のアドレス一致検出回路の一致出力信号及び前
記オア回路の出力信号が供給される第２のアンド回路
と、 前記第２のアンド回路の出力信号に応じて、前記マッピ
ング用フューズ回路の出力信号をデコードし、前記置換
制御信号を生成するデコーダと、 を具備することを特徴とする請求項９記載の半導体記憶
装置。 - 【請求項１１】 前記メモリセルアレイは、記憶容量が
大きい第１のサブセルアレイと、前記第１のサブセルア
レイより記憶容量が少ない第２のサブセルアレイを有
し、複数の前記冗長セルアレイは、前記第１のサブセル
アレイに対して配置され、１つの前記冗長セルアレイ
は、前記第２のサブセルアレイに対して配置されること
を特徴とする請求項１又は２記載の半導体記憶装置。 - 【請求項１２】 前記冗長セルアレイは、ロウ方向の複
数のサブセルアレイに対して１つ配置されることを特徴
とする請求項１又は２記載の半導体記憶装置。 - 【請求項１３】 前記冗長セルアレイは、カラム方向の
複数のサブセルアレイに対して１つ配置され、この冗長
セルアレイはカラム方向の複数のサブセルアレイに共有
されることを特徴とする請求項１又は２記載の半導体記
憶装置。 - 【請求項１４】 前記冗長セルアレイは、前記サブセル
アレイと前記ロウデコーダの相互間に配置されることを
特徴とする請求項１又は２記載の半導体記憶装置。 - 【請求項１５】 前記ロウデコーダは、前記冗長セルア
レイと前記サブセルアレイとの相互間に配置されること
を特徴とする請求項１又は２記載の半導体記憶装置。 - 【請求項１６】 前記冗長セルアレイは、ロウ方向に配
置された前記サブセルアレイの中間に配置されることを
特徴とする請求項１又は２記載の半導体記憶装置。 - 【請求項１７】 複数の前記冗長セルアレイは、前記メ
モリセルアレイの端部に位置するサブセルアレイに対し
て配置されることを特徴とする請求項１又は２記載の半
導体記憶装置。 - 【請求項１８】 メモリセルがロウ及びカラムに配列さ
れたメモリセルアレイと、 前記メモリセルアレイに配置された複数の冗長セルアレ
イと、 前記メモリセルアレイに含まれる不良メモリセルのアド
レスと前記冗長セルアレイとの対応関係を示すマッピン
グ情報とを記憶して、前記不良メモリセルのアドレスと
入力されたアドレスとが一致した場合、一致結果と前記
マッピング情報とに基づいて不良メモリセルの置換制御
信号を出力する複数の記憶回路と、 を具備することを特徴とする半導体記憶装置。 - 【請求項１９】 前記記憶回路の数は、前記冗長セルア
レイの数以下であることを特徴とする請求項１８記載の
半導体記憶装置。 - 【請求項２０】 前記記憶回路から供給される置換制御
信号に応じて活性化され、前記冗長セルアレイを選択す
るスペアデコーダを更に具備したことを特徴とする請求
項１８記載の半導体記憶装置。 - 【請求項２１】 前記各記憶回路は、前記置換制御信号
を出力するための複数の出力端子を有し、前記各記憶回
路の前記出力端子は複数の置換制御信号線により互いに
接続されワイヤド・オア回路を構成していることを特徴
とする請求項１８乃至２０記載の半導体記憶装置。 - 【請求項２２】 前記スペアデコーダは、前記置換制御
信号線の１つに接続され、前記各スペアデコーダに対応
して配置されたカラムデコーダは、対応する前記スペア
デコーダと同じ前記置換制御信号線にインバータ回路を
介して接続されることを特徴とする請求項２０記載の半
導体記憶装置。 - 【請求項２３】 前記記憶装置は、 不良メモリセルのアドレスを記憶するアドレス指定用フ
ューズ回路と、 冗長セルアレイとの対応関係を示すマッピング情報を記
憶するマッピング用フューズ回路と、 前記アドレス指定用フューズ回路に記憶されたアドレス
と入力されたアドレスの一致検出を行うアドレス一致検
出回路と、 前記アドレス一致検出回路の一致出力信号に応じて前記
マッピング用フューズ回路の出力信号をデコードし、前
記置換制御信号を生成するデコーダと、 を具備することを特徴とする請求項１８乃至２２記載の
半導体記憶装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10809699A JP4693197B2 (ja) | 1998-04-23 | 1999-04-15 | 半導体記憶装置 |
| US09/739,240 US6314032B2 (en) | 1998-04-23 | 2000-12-19 | Semiconductor device with flexible redundancy system |
| US09/953,307 US6542420B2 (en) | 1998-04-23 | 2001-09-17 | Semiconductor device with flexible redundancy system |
| US10/310,960 US6717871B2 (en) | 1998-04-23 | 2002-12-06 | Semiconductor device with flexible redundancy system |
| US10/348,965 US6762964B2 (en) | 1998-04-23 | 2003-01-23 | Semiconductor device with flexible redundancy system |
| US10/348,964 US6674675B2 (en) | 1998-04-23 | 2003-01-23 | Semiconductor device with flexible redundancy system |
| US10/810,607 US6865124B2 (en) | 1998-04-23 | 2004-03-29 | Semiconductor device with flexible redundancy system |
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| JP11296798 | 1998-04-23 | ||
| JP1998112967 | 1998-04-23 | ||
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|---|---|
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