JP2000011680A5 - - Google Patents

Description

【特許請求の範囲】
【請求項１】 複数のサブセルアレイに分割されたメモリセルがロウ及びカラムに配列されたメモリセルアレイと、
前記各サブセルアレイに対応して配置された冗長セルアレイと、
入力されたアドレスに応じて前記メモリセルアレイのロウを選択するロウデコーダと、
入力されたアドレスに応じて前記メモリセルアレイのカラムを選択するカラムデコーダと、
前記メモリセルアレイに含まれる不良メモリセルのアドレスと前記冗長セルアレイとの対応関係を示すマッピング情報とを記憶して、前記不良メモリセルのアドレスと入力されたアドレスとが一致した場合、一致結果と前記マッピング情報とに基づいて不良メモリセルの置換制御信号を出力する複数の記憶回路と、
前記記憶回路から供給される置換制御信号に応じて活性化され、前記冗長セルアレイを選択するスペアデコーダとを具備し、
前記記憶回路の数は、前記冗長セルアレイの数以下であることを特徴とする半導体記憶装置。
【請求項２】 複数のサブセルアレイに分割されているメモリセルがロウ及びカラムに配列されたメモリセルアレイと、
前記各サブセルアレイに対応して配置された冗長セルアレイと、
入力されたアドレスに応じて前記メモリセルアレイのロウを選択するロウデコーダと、
入力されたアドレスに応じて前記メモリセルアレイのカラムを選択するカラムデコーダと、
前記メモリセルアレイに含まれる不良メモリセルのアドレスを記憶する複数の第１の記憶素子と、前記冗長セルアレイと前記各フューズセットの対応関係を示すマッピング情報を記憶する複数の第２の記憶素子と、複数の前記第１の記憶素子に記憶された前記不良メモリセルのアドレスと入力されたアドレスとを比較して、前記記憶された前記不良メモリセルのアドレスと入力されたアドレスとが一致した場合に一致出力信号を出力する複数の比較器と、前記各比較器から前記一致出力信号が出力された場合に前記第２の記憶素子に記憶されたマッピング情報をデコードし、置換制御信号を出力するデコーダとを備える複数の記憶回路と、
前記デコーダの出力信号に応じて活性化され、前記冗長セルアレイを選択するスペアデコーダとを具備し、
前記記憶回路の数は、前記冗長セルアレイの数以下であることを特徴とする半導体記憶装置。
【請求項３】 前記記憶回路は、
不良メモリセルのアドレスを記憶するアドレス指定用フューズ回路と、
冗長セルアレイとの対応関係を示すマッピング情報を記憶するマッピング用フューズ回路と、
前記アドレス指定用フューズ回路に記憶されたアドレスと入力されたアドレスの一致検出を行うアドレス一致検出回路と、
前記アドレス一致検出回路の一致出力信号に応じて前記マッピング用フューズ回路の出力信号をデコードし、前記置換制御信号を生成するデコーダと、
を具備することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】 不良セルのアドレスを記憶するアドレス指定用フューズ回路と、
冗長セルアレイとの対応関係を示すマッピング情報を記憶するマッピング用フューズ回路と、
前記バンクのアドレスを記憶するバンクアドレス指定用フューズ回路と、
前記記憶回路を使用するか否かを示すイネーブルフューズ回路と、
前記アドレス指定用フューズ回路に記憶されたアドレスと入力されたアドレスの一致検出を行う第１のアドレス一致検出回路と、
前記バンクアドレス指定用フューズ回路に記憶されたアドレスと入力されたアドレスの一致検出を行う第２のアドレス一致検出回路と、
前記第２のアドレス一致検出回路の一致出力信号が供給される第１のアンド回路と、
前記第１のアンド回路の出力信号と前記イネーブルフューズ回路の出力信号が供給されるオア回路と、
前記第２のアドレス一致検出回路の一致出力信号及び前記オア回路の出力信号が供給される第２のアンド回路と、
前記第２のアンド回路の出力信号に応じて、前記マッピング用フューズ回路の出力信号をデコードし、前記置換制御信号を生成するデコーダと、
をさらに具備することを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項５】 前記各記憶回路は、前記置換制御信号を出力するための複数の出力端子を有し、前記各記憶回路の前記出力端子は複数の置換制御信号線により互いに接続されワイヤド・オア回路を構成していることを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項６】 前記スペアデコーダは、前記置換制御信号線の１つに接続され、前記各スペアデコーダに対応して配置されたカラムデコーダは、対応する前記スペアデコーダと同じ前記置換制御信号線にインバータ回路を介して接続されることを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項７】 不良メモリセルのアドレスを記憶するアドレス指定用フューズ回路と、
冗長セルアレイとの対応関係を示すマッピング情報を記憶するマッピング用フューズ回路と、
前記アドレス指定用フューズ回路に記憶されたアドレスと入力されたアドレスの一致検出を行うアドレス一致検出回路と、
前記アドレス一致検出回路の一致出力信号に応じて前記マッピング用フューズ回路の出力信号をデコードし、前記置換制御信号を生成するデコーダと、
をさらに具備することを特徴とする請求項１又は２の何れかに記載の半導体記憶装置。
【請求項８】 複数のメモリセルがロウ及びカラムに配列された第１のメモリセルアレイと、
複数のメモリセルがロウ及びカラムに配列された第２のメモリセルアレイと、
前記第１のメモリセルアレイ内の第１の不良メモリセルを置換する複数の第１の冗長ユニットと、
前記第２のメモリセルアレイ内の第２の不良メモリセルを置換する複数の第２の冗長ユニットと、
不良メモリセルのアドレス、及び前記冗長ユニットとの対応関係を示すマッピング情報を記憶し、前記不良メモリセルのアドレスと入力されたアドレスとが一致した場合、前記マッピング情報に基づいて不良メモリセルの置換制御信号を出力する複数の記憶回路とを具備し、
前記第１のメモリセルアレイは第１のバンクを含み、前記第２のメモリセルアレイは第２のバンクを含み、前記複数の記憶回路のそれぞれは、前記第１のメモリセルアレイの不良メモリセルと前記第２のメモリセルアレイの不良メモリセルの何れか１つを置換することを特徴とする半導体記憶装置。
【請求項９】 複数のバンクに分割されたメモリセルがロウ及びカラムに配列されたメモリセルアレイと、
前記メモリセルアレイの不良メモリセルを置換するための冗長セルアレイと、
前記メモリセルアレイに含まれる不良メモリセルのアドレスと前記冗長セルアレイとの対応関係を示すマッピング情報と、前記バンクを選択するためのアドレス情報を記憶し、前記不良メモリセルのアドレスと入力されたアドレスとが一致した場合、前記マッピング情報とアドレス情報に基づき不良メモリセルの置換制御信号を出力する複数の記憶回路と、
を具備することを特徴とする半導体記憶装置。