JP3215919B2 - メモリ管理 - Google Patents

メモリ管理

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 本発明は、メモリ素子に関し、より詳細にはコンピュ
ータシステムなどの装置のメモリ管理に関する。本発明
は特に、メインメモリ回路内の欠陥行、列、ビット、ま
たはバイトを、補助ストア（一般に代用ストアと呼ばれ
る）内の有効な行、列、ビット、またはバイトで置き換
える部分作動メモリ回路を用いたメモリシステムに適用
される。これらのメモリシステムには、欠陥領域がアク
セスされた場合にその領域を使用不能にし、代用領域を
使用可能にする制御手段を含めることができる。この制
御手段は、部分メモリエンジンと呼ばれる。
半導体産業では、固体メモリ素子は、それぞれメモリ
アレイを含んだダイとしてシリコンのウェハ上に製作さ
れる。これらのダイは試験され、完全に動作するように
製作可能なものは、使用を目的としてパッケージ化され
る。他のダイのうち、一つまたは複数の欠陥メモリセル
を含むものは通常、廃棄されるか、あるいは何らかの故
障許容メモリ素子に用いられる。
出願人の同時係属の国際特許出願第PCT/GB94/00577号
は、部分メモリエンジンを用いたメモリシステムの制御
に関する。出願人は今回、回路構成のいくつかを多種多
様の方法で構成することができる、ビット、バイト、
行、または列を置き換えるためのより柔軟な構成を発明
した。
次に添付の図面を参照しながら、本発明を例を用いて
具体的に説明する。
第１図は、行および列の一部に欠陥のあるRAM（ラン
ダムアクセスメモリ）チップ内のブロックを示す図であ
る。
第２図は、故障許容メモリの一部を示す図である。
第３図は、故障許容メモリの一部を示す図である。
第４図は、故障許容メモリの一つのスライスを示す図
である。
DRAM（ダイナミックランダムアクセスメモリ）などの
何らかのメモリ回路は、それぞれいくつかのメモリセル
のブロックを含んだいくつかの面（一般に４面、８面、
または16面）で構成される。第１図は１面が16個のブロ
ックで構成される場合を示すが、このタイプの構成では
通常、ブロック内の四つの行はすべて同じ行アドレスを
共有し、ブロック内の四つの列はすべて同じ列アドレス
を共有する。メモリ回路では、行または列内にブロック
欠陥があるのが普通である。したがって、行または列内
の欠陥ブロックがアクセスされるときを検出し、そのブ
ロックをあるブロックで代用することができるのが望ま
しいはずである。
第１図に、それぞれにMSB11、MSB10、MSB01、およびM
SB00のラベルを付けて四つの列を示す。このラベル付け
形式の理由は、ブロック内の行は通常、列アドレスの
（複数の）最上位ビットによって選択されるためであ
る。ブロック内に四つの列があれば上位２ビットが用い
られ、ブロック内に八つの列があれば上位３ビットが用
いられ（23＝８であるため）、以下同様である。第１図
の例では、列のブロックを位置指定するには列アドレス
の上位２ビットが必要であり、欠陥行を位置指定するに
は完全行アドレスが必要である。
第２図にいくつかのブロックを示すが、これは本発明
に基づいて製作された故障許容メモリの機能を表す。一
つの面にあるブロック内の行全体が置き換えられる場
合、完全行アドレス２は列アドレスの上位Ｎビットと共
にデコードされる。ここで、Ｎ＝log2（列内のブロック
数）である。列アドレスの残りのビット（（複数の）最
下位ビット）４は、メモリセル６をアドレス指定する目
的でデコードされる。メモリセル６の出力は、どのデー
タビットをメモリセル６のビットで置き換える必要があ
るかをルータに通知するデータ経路指定情報10を伴って
ルータ８に送られる。
第３図に、いくつかのスライス12を示す。各スライス
12（第４図により詳細に示す）には、欠陥記憶位置のア
ドレスを格納するレジスタ14、入力アドレス18をレジス
タ14内に格納されているアドレスと比較するコンパレー
タ16、メインメモリ内の欠陥ビットを置き換える代用メ
モリセル６、代用ビットを保持するビット選択レジスタ
20、置き換える必要がある特定のビット（または複数の
ビット）を判定するビット再配置レジスタ22、および代
用データを置くデータバス24が含まれる。ビット再配置
レジスタは、メインメモリ内の正しいビットを確実に置
き換えることができるようにするので不可欠である。ア
ドレスデコーダ26は、メインメモリのアドレス指定に用
いられる行アドレスまたは列アドレスの一部をデコード
するのに用いられる。また、行アドレスまたは列アドレ
スの関連部分を保持するための二つのレジスタ28および
30も備える。
本発明の一つの実施の形態は、コンパレータ回路構成
において入力アドレスの一部分のみを用いることであ
る。入力アドレスは、行アドレスの場合にはｘビットの
形をとり、列アドレスの場合にはｙビットの形をとる。
ここで、ｘは通常12であり、ｙは通常12であるが、本発
明はこれらのアドレスビット数や同程度の数に限定され
ない。
更なる別の実施の形態では、部分メモリエンジンを用
いて個別のビットを置き換えることができる。ほとんど
の欠陥メモリ回路に含まれるエラーは比較的少ないため
（メモリセルの総数と比較して）、たいていの場合、ア
ドレスの下位３ビットまたは下位４ビットのビット列が
同じである別の欠陥ビットが、同じ行または同じ列内に
ある可能性は低い。
別の実施の形態では、メモリシステムは以下の特性を
有する。各面に10ビットの行アドレス、10ビットの列ア
ドレス、および16ブロック（８ブロックが２行）があ
り、ブロックの一つに欠陥行があるとする。この状況で
は、行内の10ビットはすべて入力行アドレスと比較され
ることになるが、入力列アドレスの上位３ビットのみ、
格納されている列アドレスのうちの対応する３ビットと
比較されることになる。列アドレスの他のビット（また
は他のビットのうち少なくとも数ビット）は、メモリセ
ルをアドレス指定するのに用いられることになる。
完全アドレスによって選択された行内の欠陥ビット
で、選択された３ビットと同じビット列を含む列アドレ
スにエラーを伴っているものが二つないことを条件とす
ると、短縮列アドレスであっても欠陥位置に一意にアク
セスできるはずである。行内に複数の欠陥がある場合
は、比較のために選択された列アドレスのビットをすべ
ての欠陥と区別しなければならず、そうしないとビット
列は各欠陥を一意にアドレス指定できないことに留意さ
れたい。
本構成が極めて柔軟性に富むのは、各欠陥位置として
選択されたビットを各スライスで異なることができるか
らである。ブロックの一つに列エラーがある場合、完全
行アドレスおよび短縮列アドレスではなく完全列アドレ
スおよび短縮行アドレスを用いるのが好ましいことにな
る。特定の実施の形態では、これらの選択（完全行 −
部分列、および部分行 − 完全列）の両方を有利に
用いることができる。各スライスは別々に構成可能であ
ることを強調しておく。これは、あるスライスでは完全
行アドレスならびに列アドレスの下位３ビットが比較さ
れ、次のスライスでは完全列アドレスならびに行アドレ
スの下位３ビットが比較されるであろうことを意味す
る。３ビットを用いることは、本発明を実施するのに不
可欠ではない。ある実施の形態ではそれより多いビット
が用いられ、別の実施の形態ではそれより少ないビット
が用いられるであろう。
メモリセルの構成は、部分メモリエンジンによって実
施する置換方針の形式によって異なる。上記の例の一つ
で実施されているのは、ブロック行または列置換方針で
ある。したがって、上記の実施の形態で用いられるメモ
リセルは、個別のブロックでのみアドレス指定可能であ
ればよい、すなわちビットアドレス指定可能である必要
はないことになる。ただし、一つのメモリに対して1kを
伴ったビット置換システムを用いている場合には、10ア
ドレスビット（210＝1kであるため）でメモリをアドレ
ス指定し、それによって各位置を一意にアドレス指定で
きるようにする必要がある。この10ビットは、行アドレ
スと列アドレスのいずれかの最下位ビットのうち、コン
パレータへの入力として用いられていない方からとられ
ることになる。この最下位アドレスビットは、連続した
アドレス範囲があるように保証するのに用いられる。こ
れは、メモリセル配列内の各位置をアドレス指定できる
ようにするのに不可欠である。
以上述べた実施の形態には、本発明の範囲において様
々な修正を加えることができることを理解されたい。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−133298（ＪＰ，Ａ) 特開 平４−152565（ＪＰ，Ａ) 特開 平３−162799（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/16 G11C 29/00

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】行及び列に配列されたメモリセルからなる
    メモリ装置であって、各メモリセルはセル行アドレスと
    セル列アドレスとの組み合わせで個々にアドレス可能で
    あり、 該メモリセルの配列を細分割する複数のメモリブロック
    であって、各メモリブロックは前記メモリセルのサブア
    レイを含み、ブロック行アドレスとブロック列アドレス
    との組み合わせによって個々にアドレス可能であり、該
    ブロック行アドレスは前記ブロック内に収容されている
    メモリセルの行アドレスの必要最小限の複数のビットか
    らなり、前記ブロック列アドレスは前記ブロック内に収
    容されているメモリセルの列アドレスの必要最小限の複
    数のビットからなることを特徴とするメモリブロック
    と、 前記マトリックスアレイ内の欠陥メモリセルのアドレス
    を保存するように提供された保存手段と、 該欠陥メモリセルと置換するための置換メモリセルを含
    んだアドレス可能な置換メモリと、 ブロック行アドレスとセル列アドレスのみの組み合わ
    せ、又は、セル行アドレスとブロック列アドレスのみの
    組み合わせから選択された１つに応答し、前記置換メモ
    リからのメモリセルで置換するために前記メモリアレイ
    から欠陥メモリセルを選択するコンパレータ手段と、 を含むことを特徴とするメモリ装置。
  2. 【請求項２】メモリセルの配列は、独立したチップ内に
    提供されており、保存手段、置換メモリ、及びコンパレ
    ータ手段を含むオフチップ装置にカップリングされてい
    ることを特徴とする請求項１記載のメモリ装置。
  3. 【請求項３】置換メモリから選択されるメモリセルは、
    対応する欠陥メモリセルのアドレスの一部を含むアドレ
    スによって選択されることを特徴とする請求項１記載の
    メモリ装置。
  4. 【請求項４】置換メモリのメモリセルは、置換行アドレ
    スと置換列アドレスによって選択され、該置換行アドレ
    スと該置換列アドレスのうちの少なくとも１つは、前記
    欠陥メモリセルのアドレスの必要最小限の複数のビット
    からなることを特徴とする請求項３記載のメモリ装置。
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