TW297874B - - Google Patents
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Description
經濟部中央標準局員工消費合作社印裝 A7 B7 五、發明説明(/ ) 本發明係闞於記憶體裝置,且尤指用於電腦糸統及類 似糸統的記憶體管理裝置。此種裝置特別被應用於部分地 使用工作中之記憶體電路的記憶體糸統中,該記憶電路中 主記憶電路内的有障礙的列、行或數元組被補加儲存器( 通常稱為一替代儲存器)內好的列、行或數元組取代。這 些記憶體系統可能包括控制裝置Μ在一有被障礙的區域被 存取時禁效此有障礙的區域並促效一替代區。此控制装置 被稱為一局部記憶引擎。 於半導體工業中,固態的記憶裝置被加工成矽晶圓上 的方塊,各方塊包含一主記憶矩陣。瑄些方塊被測試且可 良好工作的方塊被包裝以供使用。其它的方塊*那些有障 礙的方塊通常被丟棄或用於某些容障記憶裝置中。 本案發明人現正同時在申請中的國際專利申請案 PCT/GB 9 4 / 0 0 5 7 7 係翮於使用一局部記憶引擎之記憶髓糸 統的控制。我們現已設計出一種用於取代數元、數元組、 列或行的更為靈活的排列,其中某些電路可以大量不同的 方式被規劃。 本發明將參考隨附的圖式被特別描述,其中: 第一圖顯示了其中部份列與行中存在故障的RAM ( 隨機存取記憶體)晶片的方塊圖; 第二圖顯示了 一部份容障記憶體的画式; 第三圖顯示了一部份容障記憶體的示意圖;及 第四圖顯示了容障記憶體之一方塊的示意圖。 本紙張尺度適用中國國家標準(CNS ) A4規格(210x297公董) (請先閱讀背面之注意事項再填寫本頁) 裝. 訂 2υ1βΊ4 ΑΊ Β7 五、發明説明(V7) 一些記憶電路,例如DRAMS (動態隨櫬存取記憶 體)係由多平面組成(典型的有四面、八面、十六面), 其各面包括多數記憶格的段。第一圖說明一平面由十六段 組成的情況,儘管於此排列中,所有四列段通常共享同一 列位址且所有四行段通常共享同一行位址。記憶體電路中 一列或一行内存在段的故障係十分普遍的。因此,欲求的 係可偵測出列或行内有障礙的段何時正在被存取並Μ—新 段替代該段。 於第一圖中,四列被標示為MSB1 1 、MSB10 MSBO 1 、MSBOO。採用這種表示係因為段中的列 通常係由行位址中最重要的數元來選擇。當其有四列段, 則使用兩最重要的數元,當其有八列段,則使用三個最重 要的數元(因為23 =8)等等。在第一圖的實例中,來 自行位址的兩最重要的數元需被用Μ定出各行段的位置且 整個列位址需被用Μ定出有障礙的列的位置。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 於第二圖中有多數段,表現出依據本發明製成的一容 障記憶體的功能。當一平面中來自一段的完整的列被替代 時,則整個列位址2與行位址之Ν個最重要的數元一起被 解碼,其中N = log 2 ( —行中的段數)。行位址4中剩下 的數元(最不重要的數元)被解碼K定址記憶格6。記憶 格6的輪出被送到附Μ資料路引信息1 0的路引器8,該 資料路引信息10通知該路引器資料數元需被記憶體格6 之數元取代。 -4- 本紙張尺度逋用中國國家標準(CNS ) Α4規格(210X297公釐) 五、發明説明(勺) A7 B7
於第三圓中有多數薄片1 中詳示者)包括一暫存器14 位址,一比較器1 6用以將進 記憶格 1 4中的位址 元,一數元選 暫存器2 2用 資料流 經濟部中央標準局員工消費合作社印製 ,及一 存器為 取代。 部分列 行位址 本 内位址 行位址 發明並 於 。由於 格的全 不重要 或行中 於 十數元 (兩列 必需的 一位址 或行位 之相闞 發明的 。該進 ,其中 不限定 其它實 多數有 部數目 之位址 其它有 另一實 的列位 八段) 器1 6用 比較,用 擇暫存器 Μ確定哪 路2 4其 *因為其 解碼器2 址。另有 的部分。 一個方面 入位址係 X典型地 在位址數 施例中* 故陣的記 相比), 部份中三 陣礙的數 施例中, 址、一十 且一段内 2 Ο Κ 一特定 上設置 確保了 6被用 兩暫存 2 °各 用Μ容 內位址 6來取 保留替 數元( 有替代 正確的 Μ解碼 器2 8 薄片1 2 ( 納一故陣記 1 8與儲存 代主記憧體 代數元,一 或數元組) 霣料。該數 數元從主記 用於定址主 、3 0 用 Μ 如第四圔 憶位置的 於暫存器 的故陣數 數元重配 需被替代 元重配暫 憶鼉中被 記憧體的 保有列或 係僅使用比較器霣路中的一部分進 以X數元表示列位址及y數元表示 為1 2且y典型地為1 2,儘管本 元的這些或類似的數值。 單個數元可藉由局部記憶引擎取代 愤霣路包含相對少的錯誤(與記憧 故於多數情況下其不可能存在具最 或四數元之同一數元序列的同一列 元0 一記憶體糸統具K下特性。其具一 數元的行位址、各平面中具十六段 存在一有故障的列。於此情形下, -5- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) 訂
A7 B7 經濟部中央標準局員工消費合作社印掣 五、發明説明( ) 1 1 I 列 中 的 所 有 十 數 元 將 與 進 内 位 址 比 較 > 但 僅 有 進 内 行 位 址 1 I 的 三 個 最 重 要 數 元 與 所 儲 存 的 行 位 址 的 二 個 對 應 數 元 比 較 J I 0 行 位 址 的 其 它 ( 或 至 少 其 它 中 的 一 些 ) 數 元 將 被 用 定 請 1 1 閱 I 址 記 憶 格 0 讀 背 1 1 假 定 現 在 於 包 含 二 個 選 數 元 上 同 —& 數 元 序 列 之 行 位 面 之 1 注 1 址 處 出 錯 的 全 部 位 址 未 選 定 列 中 的 兩 有 障 礙 的 數 元 則 m 意 事 1 項 I 減 的 行 位 址 仍 將 獨 ___. 地 存 取 有 故 障 的 位 置 〇 應 當 注 意 的 係 永 如 果 列 有 大 於 __. 個 的 故 障 則 來 g 行 位 址 的 選 定 給 比 較 寫 本 頁 1 器 的 數 元 必 須 對 於 所 有 故 障 應 各 不 相 同 否 則 數 元 序 列 將 s^· 1 I 不 會 獨 一 地 定 址 各 故 障 0 1 1 I 本 設 計 係 為 非 常 靈 活 的 因 為 選 疋 給 各 有 故 障 位 置 的 1 1 數 元 對 於 各 薄 Η 各 不 相 同 〇 如 果 在 — 段 中 存 在 __- 行 錯 誤 9 訂 1 則 其 最 好 係 使 用 全 部 的 行 位 址 與 一 m 減 的 列 位 址 而 非 整 1 1 個 列 位 址 與 — 縮 減 的 行 位 址 0 在 某 些 實 施 例 中 這 兩 者 選 1 1 | 擇 ( 全 部 列 — 局 部 行 與 局 部 列 — 全 部 行 ) 可 有 利 地 被 使 1 用 0 應 當 強 調 的 係 各 薄 片 可 被 獨 規 劃 0 此 意 味 著 一 薄 片 Λ 1 可 比 較 全 部 列 位 址 與 行 位 址 中 —: 個 最 不 重 要 的 數 元 下 1 1 薄 片 可 比 較 全 部 行 位 址 與 列 位 址 中 三 個 最 不 重 要 的 數 元 0 I 1 本 發 明 使 用 二 個 數 元 的 操 作 並 非 係 必 需 的 〇 於 某 些 實 施 例 1 中 可 能 使 用 更 多 的 數 元 另 些 實 施 例 中 可 能 使 用 很 少 1 1 的 數 元 0 1 1 記 憶 格 的 形 狀 將 取 決 於 正 由 局 部 記 憶 引 擎 實 行 的 替 代 1 I 方 案 的 型 式 〇 於 以 上 之 實 例 6- 中 9 其 為 正 被 實 施 的 段 的 1 1 1 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 修正 補充 A7 B7 五、發明説明() 列或行替代方案。因此,上述實施例中所使用的記憶格將 僅需為可於單個段中定址,即,其無需為數元可定址者。 然而,如果一數元替代糸統結合一 1 k記憶體而被使用時 ,則記憶體將不得不由十位址數元(由於2 1。= 1 k ) 來定址,因此各位置可被獨一地定址。該十數元將來自於 列或行位址中最不重要的數元*任何一個皆不會作為一送 入比較器的輸入而被使用。最不重要的位址數元被用Μ確 保存在連續的位址。此為必要的Μ使其可定址記憶格矩陣 中的各位置。 可Μ理解本發明之范_内的對上述實施例的各種不同 變更可被作出。 (請先聞讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作社印製 -7- 本紙張尺度適用中國國家標準(Μ規格(21〇χ297公釐)
Claims (1)
- Α8 Β8 C8 D8 々、申請專利範圍 1 *一種用於Μ—有效儲存位置取代一有障礙之儲存 位置的記懞《管理裝置包括:接收裝置用Μ接收一存 儲存位置的位址;比較裝置,用於使存取一儲存位置之位 址與已知的有障礙儲存位置之位址比較;及指導裝置’用 Κ當存取一儲存位置之位址匹配於已知的有障礙儲存位置 之一位址時,將存取指向一替代位置;其特徴在於: 該比較器装置適於僅對存取該儲存位置之位址的部分 解碼。 2·如申請專利範圍第1項所述之記憶體管理裝置· 其特徴在於:該接收裝置適於接收一作為列與行位址的位 址。 3·如申請專利範圍第1或2項所述之記憶髓管理裝 置,其特徵在於:該比較器裝置適於使用一全部的列位址 與一局部的行位址。 4·如申請專利範圍第1或2項所述之記懂體管理裝 置,其特徽在於:該比較器裝置適於使用一全部的行位址 與一局部的列位址。 (請先閱讀背面之注意事項再填寫本頁) 等 訂 經濟部中央標準局員工消費合作社印製 — Tlf :| -" · 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐)
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US6438672B1 (en) * | 1999-06-03 | 2002-08-20 | Agere Systems Guardian Corp. | Memory aliasing method and apparatus |
US6985848B2 (en) * | 2000-03-02 | 2006-01-10 | Texas Instruments Incorporated | Obtaining and exporting on-chip data processor trace and timing information |
EP1447813B9 (en) * | 2003-02-12 | 2008-10-22 | Infineon Technologies AG | Memory built-in self repair (MBISR) circuits / devices and method for repairing a memory comprising a memory built-in self repair (MBISR) structure |
US7509543B2 (en) * | 2003-06-17 | 2009-03-24 | Micron Technology, Inc. | Circuit and method for error test, recordation, and repair |
US7151694B2 (en) * | 2004-06-14 | 2006-12-19 | Macronix International Co., Ltd. | Integrated circuit memory with fast page mode verify |
GR1006606B (el) * | 2008-07-04 | 2009-11-20 | Νικολαος Αξελος | Αρχιτεκτονικη διορθωσης μνημων με τεχνικη αμεσης απεικονισης |
US9111624B2 (en) * | 2013-03-22 | 2015-08-18 | Katsuyuki Fujita | Semiconductor memory device |
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Family Cites Families (19)
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---|---|---|---|---|
US3654610A (en) * | 1970-09-28 | 1972-04-04 | Fairchild Camera Instr Co | Use of faulty storage circuits by position coding |
US4319343A (en) * | 1980-07-16 | 1982-03-09 | Honeywell Inc. | Programmable digital memory circuit |
DE3482901D1 (de) * | 1983-05-11 | 1990-09-13 | Hitachi Ltd | Pruefgeraet fuer redundanzspeicher. |
US4584681A (en) * | 1983-09-02 | 1986-04-22 | International Business Machines Corporation | Memory correction scheme using spare arrays |
US4751656A (en) * | 1986-03-10 | 1988-06-14 | International Business Machines Corporation | Method for choosing replacement lines in a two dimensionally redundant array |
EP0241203A3 (en) * | 1986-04-03 | 1989-08-09 | Advanced Micro Devices, Inc. | Detecting repaired memory devices |
FR2611972B1 (fr) * | 1987-03-03 | 1989-05-19 | Thomson Semiconducteurs | Procede d'adressage d'elements redondants d'une memoire integree et dispositif permettant de mettre en oeuvre le procede |
US4937790A (en) * | 1987-08-31 | 1990-06-26 | Hitachi, Ltd. | Semiconductor memory device |
US5255228A (en) * | 1989-01-10 | 1993-10-19 | Matsushita Electronics Corporation | Semiconductor memory device with redundancy circuits |
EP0411626B1 (en) * | 1989-08-04 | 1995-10-25 | Fujitsu Limited | Semiconductor memory device having a redundancy |
US5126973A (en) * | 1990-02-14 | 1992-06-30 | Texas Instruments Incorporated | Redundancy scheme for eliminating defects in a memory device |
JP2575919B2 (ja) * | 1990-03-22 | 1997-01-29 | 株式会社東芝 | 半導体記憶装置の冗長回路 |
JPH04103099A (ja) * | 1990-08-23 | 1992-04-06 | Toshiba Corp | 半導体記憶装置 |
JP2777276B2 (ja) * | 1990-09-20 | 1998-07-16 | 株式会社東芝 | 冗長回路付メモリicの試験装置 |
JP3019869B2 (ja) * | 1990-10-16 | 2000-03-13 | 富士通株式会社 | 半導体メモリ |
JP2501993B2 (ja) * | 1992-02-24 | 1996-05-29 | 株式会社東芝 | 半導体記憶装置 |
GB9305801D0 (en) * | 1993-03-19 | 1993-05-05 | Deans Alexander R | Semiconductor memory system |
US5377146A (en) * | 1993-07-23 | 1994-12-27 | Alliance Semiconductor Corporation | Hierarchical redundancy scheme for high density monolithic memories |
JP2856645B2 (ja) * | 1993-09-13 | 1999-02-10 | 株式会社東芝 | 半導体記憶装置 |
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