JPS6072048A - メモリ訂正装置 - Google Patents

メモリ訂正装置

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JPS6072048A
JPS6072048A JP59180910A JP18091084A JPS6072048A JP S6072048 A JPS6072048 A JP S6072048A JP 59180910 A JP59180910 A JP 59180910A JP 18091084 A JP18091084 A JP 18091084A JP S6072048 A JPS6072048 A JP S6072048A
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JP
Japan
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memory
chip
bit
array
spare
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JP59180910A
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シヤンカー．シン
ヴイジエンドラ．シン
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International Business Machines Corp
Original Assignee
International Business Machines Corp
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Publication date
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    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
    • G06F11/076—Error or fault detection not based on redundancy by exceeding limits by exceeding a count or rate limit, e.g. word- or bit count limit

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  • Engineering & Computer Science (AREA)
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  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はスペア・メモリを使って故障メモリを修正する
ことに関するものである。
［従来技術］ 特開昭５８−２０６０００号、５９−６６０００号、５
８−１７７６００号及び第５８−２１５８００号では、
１つのコード・ワードの各ビット位置の内容を貯蔵する
メモリ素子のアドレスであってデコーダに供給されたも
のが、そのコード・ワードにおける訂正不能のエラー状
態が検出された時、その誤りのあるコード・ワードを貯
蔵したメモリ・セルを変更するために相互にスキューさ
れる。この概念は、その訂正不能のエラーを生じたビッ
トを訂正可能なエラー状態にさせるようそれらビットを
分離することである。例えば、メモリが単一エラー訂正
コード／二重エラー検出コードでもって保護されている
場合、１つの検出可能なエラーを含むコード・ワードの
うちの誤りのあるビットを貯蔵した２つのセルはそれら
が２つの別個のコード・ワードで生ずるよう配置される
。
（その場合、４つのコード・ワードが２つの別個の訂正
可能なエラー状態を生ずる）。
［発明が解決しようとする問題点コ このようなりロケーション方法はメモリの可用性を保つ
ものではあるが、時間が経過するにつれてメモリ・スペ
ース内の不良ビットが蓄積する結果、使用可能なメモリ
・スペースは荒廃したものになる。特にこの問題は、故
障したビットが完全に不良のメモリ・チップにグループ
分けされ或いは多数のビット線又はワード線の故障を生
じさせる場合、厳しいものである。更に、アドレス交換
方法では、検出可能で且つ訂正不能のエラーが検出され
た場合、アドレス・スキュー処理が行われている間メモ
リ全体がデータを放出しなければならず、メモリのダウ
ン・タイムを大きなものにしてしまう。
メモリ内の不良ビットを置換するのに使用されるスペア
・アレーをそのメモリに持たせることが提案されている
。そのようなメモリの場合、不良ビットの位置が別個に
記憶されそして、エラーを含むアドレスへのメモリ・ア
クセスが行われるたびにそのスペア・アレーの１つから
のビットが１ビツト毎にその不良ビットにとって代る。
この機構はメモリ内の不良ビットの累積を終らせるもの
ではあるが、その結果としてメモリのアクセス・タイム
をかなり増加させることになる。この問題を回避するた
めに、米国特許第４０５１３５４号、同第３６３３１７
５、同第４０３８６４８号、同第３９９５２６１号にお
けるように行又は列毎にエレメント置換を行うことが提
案された。これはスペアの行又は列全体を使うものであ
り、スペア・メモリ容量を利用する方法としては全く不
十分なものである。
従って、本発明の目的は動作中の機械においてゼロ又は
絶対的な最小ダウン・タイムでもってメモリ・エレメン
トが置換されるようなスペア機構を提供することにある
。
本発明のもう１つの目的は最小のスペア・メモリ・エレ
メントしか必要としないメモリ・ニレメン１へ置換機構
を提供することにある。
本発明の更にもう１つの目的は最小のロジック及び簡単
な置換アルゴリズムを使ったメモリ・ニレメン１−置換
機構を提供することにある。
［問題点を解決するための手段］ 本発明によ九ば、メモリ・チップにおける不良が拡大し
てそのチップ内の無関係のセルまで不良となる時そのメ
モリ・アレーにおけるチップを置換するための置換アル
ゴリズムと共にスペア・チップが使用される。即ち、エ
ラー状態が１つのチップ全体の不良（チップ・キル）、
１つのチップにおける１セグメントの不良（アイランド
・キル）、１つのチップにおける１列のビットの不良又
は１つのチップにおける１行のビットの不良の結果であ
る場合に代替えが行われるが、エラー状態が単一の不良
セルによる時には行われない。チップをチップ・キル又
はアイランド・キルでもって置換することは稼動中に行
われ、そしてそれは１行のメモリ・チップ又はエレメン
トだけが係わることであり、メモリ内の他のエレメント
はその置換による影響を受けない。好ましい実施例では
この方式が必要とするスペアの量はそのアレー内の素子
全体からみると全くわずかなものである。例えば、後述
の実施例の１つでは、６４×４のメモリ・アレーに対し
て２つのスペアしか必要としない。これはその２つのス
ペア・アレーをアレー・マトリクスの１つの列又は行に
おける任意の位置に置くことができるためである。
［実施例］ 第１図は３６個のアレー・カード１ｏ上に１４４個のビ
ット・コードワードを貯蔵するためのメモリを示す。カ
ード１０の各々はコードワードの４ビツト位置を含んで
おり、そのコードワードにおける１２８個のビット位置
がデータ・ビットでありそしてその残りがダブル・エラ
ー訂正／多重エラー訂正（ＤＥＣ／ＴＥＤ）ｍｌ−ド（
７）ＥＣＣチェック・ビットである。第２図に示すよう
に、そのメモリの任意のアレー・カード１０の各ピッ１
〜位置Ｂｉ乃至Ｂｉや、におけるすべてのメモリ・ビッ
トが６４個の２５６Ｘ２５６アレー１２の１列で配列さ
れ、各アレーはデコーダ１４からの個々の行選択線によ
ってアクセスされる。そのデコーダ１４は６ビツトの行
アドレスを受けそしてそれをデコートして６４本の行ア
クセス線の１つにアクセス信号を生じさせる。このアク
セス信号はカード上のチップ１２の１行を選択する。第
１図における各カード１０はチップ行アドレスがそのメ
モリ内の１４４列の各々における６４個のチップの１つ
だけを付勢するという同様のデコード法を使う。
カード１０上のチップ１２のすべてにＸ−Ｙ座標アドレ
スが供給される。これはワード・デコーダ１１及びビッ
ト・デコーダ１３に供給されてアレー１２の各々におけ
る１つの貯蔵セルを選択する。従って、１つの行選択ア
ドレスと１つのＸ−Ｙ座標アドレスの組合せの結果、第
１図に示された１４４列の各々における１つのビットが
選択される。
このメモリはページング記憶装置であり、従ってデータ
は２５６コードワードのページの各々で読出される。そ
れらページは所与のアレー１２の各ページにおける１６
コードワードずつそれらアレー１２の間でインターリー
ブされる。１つのページにおける各コードワードは同じ
Ｙアドレス、異ったＸアドレスを有し、そして勿論１つ
のページにおける任意のコードワードが１６個の異った
チップ行アドレスの１つを持ってもよい。
第３図はコードワードの第１ビット位置におけるビット
に対するアレー１２ａ、１２ｂを示す。
それらビット上の番号はページ及びワード位置に対応す
る。従って最上行の左端のビットは、それが第１ページ
の第１ワードにあるので、１−１と番号づけられる。そ
の行における次のビット位置は、それが第１−ページの
第１７ワードであるので、１−１７と番号づけられる。
このようにして、第１６ページの第２５６ワードを示す
１６−２５６と番号づけられた最終ビットまで番号づけ
られる。
図示のように、そのアレーの第２行は第１７乃至３２ペ
ージに対するワード１，１７．３３、・・・・２４１の
第１ビット位置に対する貯蔵セルを含み、第３行は第３
３乃至４８ページのワード１．１６．３２、・・・・２
４０の第１ピッＩ−位置に対する貯蔵セルを含み、この
ようにしてこれが第４０９６ページまで続く。第１乃至
４０９６ページに関するワード２．１８．３４、・・・
・２４２のビット位置のためのセルは第２チツプ１０ｂ
上に含まれ、第１乃至４０９６に関するワード３．１９
．３５、・・・・２４３のビット位置のためのセルは第
３チツプ上に含まれ、このようにして最初の４０９６ペ
ージに刻するすべてのビットがその列の数位１６個のチ
ップ上に含まれる。第１表はこのメモリでは種々のタイ
プの不良が考えられるということを示している。第１列
は不良のタイプを示すもので１ある。第２列は第１列で
リストされた不良のタイプにより影響を受けるページ数
を示す。第３列はそれらの不良によって如何に多くのワ
ードが影響を受けるかを示し、第４列及び第５列は不良
のワード及びページのアドレスを有する。
第２図を再び参照すると、カード１０の各々には２つの
スペア・アレーチップ１６が置かれていることがわかる
。それらスペア・アレー・チップ１６はいずれもカード
１６上の２５６個のチップのうちのいずれか１つに対し
て代用される。この代用を達するために、９ビツトの代
用アドレスＲＯ−Ｒ８が２つのシフト・レジスタ・ス１
へリング２０の１つに貯蔵される。明らかに、各シフト
・レジスタ・ストリングにおけるデータはアレー１２゛
の１つに対するスペア１６の１つの代用を制御する。
代用アドレスの最初の７ビツトＲＯ−Ｒ６が比較回路２
２へ送られ、そこでビットＲＯはビット回路付勢（ｅｎ
ａｂｌｅ）信号として動作し、ビットＲ１乃至Ｒ６はチ
ップ行選択アドレスと比較される。
それらが比較一致すると、一致信号が発生されて適正な
スペア１６を付勢するので、それは不良チップに代って
データ・ゲート回路１８を介してアクセス可能となる。
比較回路２２の出力は特定のシフト・レジスタ２０に送
られた他の３ピッ１〜Ｒ６−Ｒ８を受ける２つのデコー
ド回路１９の１つを付勢するのにも使用される。そのデ
コード回路は、スペア１６が比較回路からの付勢出力に
よって作動された時だけ、アレー１２に対してスペア１
６を代用するための４つの列位置Ｂｉ乃至Ｂ　ｉ、３の
１つを選択する。この代用を達成するには、デコード回
路１９の出力は特定のビット位置の出力を制御するデー
タ・ゲート選択回路１８へ送られる。
各ビット位置Ｂｉ乃至Ｂ１＋３では、デコード回路１９
の各出力からの１つがＡＮＤゲート２３へ送られる。２
つのデコード回路１９のうちの所与のデコード回路の出
力がアップでない限り、ＡＮＤゲート２３の「補」の出
力がＡＮＤゲート２４を作動してビット線Ｂｉによりチ
ップ１２へ及びチップ１２からデータを転送させる。）
Ｎずれ力１のデコード回路におけるそのビット位置の出
力力１アンプとなる時、ＡＮＤゲート２４は不作動とな
りそしてＡＮＤゲート２６がそのデコード回路の「真」
の出力によって作動されてスペア１６の１つをその不能
となったチップに対して代用させる。
従って、カード上のすべてのチップが良好である限り、
いずれのシフト・レジスタ２０に置かれたアドレスもす
べてゼロとなり、置換制御ラッチがゼロとなってデコー
ド回路１９がビット位置Ｂｉ乃至Ｂ１＋３の１つにおけ
る任意のチップ１２を選択しなくなるのを防ぎ、従って
スペア１６を代用させる。レジスタＲ６乃至Ｒ１＋の任
意のものにおいて非ゼロの出力がある場合、デコード回
路１９の作用出力線の１つが選択されてその代用を可能
にする。
チップ１２に対するスペア・チップ１６の代用は第１図
におけるＦＣＣロジック３０により発生される非ゼロ・
シンドロームの計数によって制御される。ＦＣＣロジッ
ク３０はメモリ３２から１４４ビツトのコード・ワード
を受け、ＦＣＣの発生したピッ１〜と貯蔵されたチェッ
ク・ビットとを比較することによってエラー・シンドロ
ーム・ビットを発生する。非ゼロ検出器３６はすべての
シンドローム・ビットがゼロでない時に出力を発生し、
この出力をカウンタ３８へ送る。このカウンタは正規の
時間間隔で自動的にゼロにリセットされる。このカウン
タ３８はリセット時間の間の非ゼロ検出器３６の出力を
計数し、その計数がこの期間中に１回又は２回以上閾値
を越える場合、そのカウンタはチップ・キル・テスト装
置４０に信号を与えそしてそれ自身をゼロにリセットす
る。
そこで、テスト装置４０はメモリを不良チップに関して
テストする。１つの完全に不良のチップ１２が検出され
る場合、そのアドレスがメモリ・コントローラ又は制御
卓におけるスペア置換ロジック制御機構４２によってそ
の不良チップを搭載したカード１０のレジスタ２０の１
つに送られ、１つのチップ１６をその不良チップ１２に
対して代用させる。システムは第３図のエラーパターン
におけるそのコード・ワードのシンドローム・ビットＳ
１乃至Ｓ１６から不良チップのアドレスを決定し、カウ
ンタを更新する。
完全に不良なチップがテストで見つからない場合、代用
は生じない。その代り、そのメモリを含むコンピュータ
・システムが何らかの理由で診断モートになるまで、そ
の故障してはいるが実用可能なチップ１２がそのメモリ
内に残ることになる。
そこで、メモリ・シスタム全体の完全な診断分析が行わ
れ、その不良ビット又はワード線の場所が検出されそし
てスペアが不良チップに代って使用されてＵＥを生じさ
せるチップ・キルに対して最高の優先順位を与え、更に
チップ・キル及びライン・キルにそれぞれ優先順位を与
える。カウンタ３８が周期的にリセットするために、個
々のセル不良又はライン不良を含むチップはそのデス１
へ手順を生じさせないであろう。なぜならば、そのカウ
ンタにおける計数はそのカウンタがクリアされる前に閾
値レベルの計数に達することがないためである。従って
、チップ・キル又はアイランド・キル形の不良があった
時だけテスト手順が実行される。
第４図の流れ図によってこのテスト手順をよく理解でき
るであろう。図示のように、非ゼロ・シンドロームの数
が閾値を越えたことを非ゼロ・シンドローム・カウンタ
３８が表示する時、ステップ４５において不良ビットの
ページ及びワードのアドレスＰｊ、Ａｊが不良ビット・
ロケータ４４によって発生され記録される。次のステッ
プ４６はキル・チップに関してメモリをデストすること
である。これはワードＰ　ｊ　Ａｊ　、　Ｐ　ｊ　Ａ（
ｉ＋１６）、Ｐ（ｊ＋１．）Ａｉに対するシンドローム
を発生することによって行われる。第３図から明らかな
ように、　゛ワードＰ　ｊ　Ａ　（ｉ＋１．）、Ｐ（ｊ
＋□Ｇ）Ａｉは不良チップを待った共通ビット又はワー
ド線上のＰ　ｊ　Ａ　ｉにおける不良ビットに隣接した
同じチップ上に置かれている。このテストでは、同じ線
上の２ビツトが不良であればその線が不良であり、その
テストされたワード線及びビット線の両方が不良であれ
ばそのチップが、すべて不良である、と仮定する。
テストはテスト・ワードをメモリ内に置くこと及びそれ
らテスト・ワードからシンドロームを発生することによ
って行われる。
１、ページＰｉにおける最初の１６個のコード・ワード
から、スタック・ビットを含むコードワード・アドレス
Ａｉを決定する。前述のように、エラー訂正コード・シ
ンドロームはビット位置を識別するであろう。ワード・
アドレスＡｉを注目してほしい。Ｐ　ｊ　Ａ　ｉ及びビ
ット位置から不良チップのロケーションを識別する。
２、ＦＣＣ装置からのエラーシンドローム・ピッ１−を
注目することによってメモリ・ワードＰｊＡｉ十□６又
はＰ　ｊ　Ａｉｄ、□における可能なスタック・ピッ１
ル位置を識別する。又、ページＰＪ”ｌＬＧにおけるワ
ードＡｉに対する可能なスタック・ビット位置も識別す
る。
３、第４図の流れ図に示されるように、不良のタイプを
決定するためにこれらワードからのエラーシンドローム
・ビットを比較することによって同様なスタック・ビッ
ト位置に関してテストする。
（ａ）ワードＰｊＡｉ、ＰｊＡｉ＋、及びＰｊ十、ｒ。
Ａｉにおける同様なスタック・ビット位置はチップキル
を意味する。
（ｂ）ワードＰ　ｊ　Ａ　ｉ　、　Ｐ　ｊ　Ａｉ”１Ｇ
における同様のスタック・ビット位置はワード・ライン
キルを意味する。
（ｃ）ワードＰ　ｊ　Ａ　ｉ及びＰｊ＋１６Ａｉにおけ
る同様のスタック・ビット位置はビット・ラインキルを
意味する。
（ｄ）ＰｊＡｉにおけるスタック・ピッ１へ位置はセル
の不良を意味する。
既に識別された不良のタイプを更に検査することはＰ　
ｊ　Ａｉｄ３□、Ｐ　ｊ　Ａｉｄ４．ｌ・・・・及びＰ
ｊ”３２　Ａ　ｊ、Ｐ　ｊ　＋、、　Ａｉ＝　＝のよう
なワードに関して（ａ）、（ｂ）、（ｃ）及び（ｄ）に
示されたものと同じスタック・ビット位置を無作為に選
択すること及びそれらスタック・ビット位置を選択しそ
してテストすることによっていつも可能となる。チップ
キルの発生がメモリにおけるＢＳＭの１／４に達するこ
とが第１表では注目される。
ステップ５６によりチップキル・パターンが見つけられ
ると、そのチップはステップ６０で直ちにリセットされ
、シンドローム・カウンタはリセットされる。チップキ
ルが見つからない場合、そのカウンタは計数をし続け、
正規の時間間隔で自動的にリセットされる。それが閾値
を越えない場合、代用なしに正規の動作が続けられる。
それが閾値を越える場合、ページＰｊは割当て解除され
、正規の動作が続けられる。訂正し得ないエラーがＦＣ
Ｃ装置により引起こされる時にもそのページは割当て解
除され、正規の動作が回復される。前述のように、その
機械が診断モードに入った次の時点で、メモリＢＳＭに
おけるＵＥ及び訂正可能なエラーが最小にされるような
方法でスペア・チップが割当てられる。
以上で本発明の１つの実施例が説明された。この実施例
はページ・ストアの実施例である。しかし、本発明はい
くつかの修正を持った補助記憶装置に限定されるもので
はない。このスペア・テクニックは小さいメイン・メモ
リにおいてアドレス置換装置と組合せて又は同じテスト
・アルゴリズムを使った二重補数化装置と組合せて使用
可能である。しかし、テスト・アルゴリズムはメモリ機
構の関数である。前述のテスト・テクニックが使用され
る前に、チップキルを表わすビットの位置又はワード及
びビット線の不良を表わすビットの位置が当該メモリに
おいては識別されなければならない。同じアルゴリズム
を使ったもう１つのメモリが第６図に示される。ここで
は２つのスペア１６の設置は、各チップがコード・ワー
ドの１つのビットＢｉを含む場合の１４４個のチップの
１つに作ることが可能である。このようなカード機構は
ＢＳＭからの高いデータ率を得るために選択される。Ｓ
ｌ又はＳ２のどちらも非ゼロでなくデコーダの１つを作
動する時に代用が行われる。そこでシフトレジスタにお
けるピッｈＲ１乃至Ｒ１１はどのアレーが置栖されるべ
きかを指定する。デコーダのデータ・ゲート動作及びシ
フト・レジスタはその代用を達するために前述の実施例
と関連して述べた様に動作する。カード設計の第３の実
施例が第７図に示され、そこでは２５６にピッ１−のマ
ルチビット・チップが６４×４ビツトとして構成されて
いる。これもまた１個のカードにつき１つ又は２つのス
ペア・アレーを使用する。この実施例によるＥＣＣコー
ドは単一パッケージ訂正／単一ハラケージ検出である。
２−４ビツト・パッケージ・エラーの検出の際、不良ア
レーに対してスペアが代用され、一方Ｂ、Ｓ　Ｍにおけ
る単一ビット・エラーがそのコードの単一ビット・エラ
ー訂正能力によって訂正される。
以上のように、本発明の３つの実施例が示された。本発
明が種々のメモリ構成に適用可能であることは明らかで
ある。置換の単位はカード上のマルチチップ・アレー・
モジュールでもよく或いはＢＳＭにおけるアレー・カー
ド全体でもよい。従って、このようなカード及びモジュ
ールの置換は成る場合にはサポー１−・ロジックの不良
を克服するのにも必要となろう。又、単純化のために各
メモリ診断ステップ後に置換をオフラインで行うように
することもできる。
［発明の効果］ 本発明によれば、わずがなハードウェアの追加だけで従
来のメモリよりもずっと信頼性の高いメモリ・システム
が得ら九る。
【図面の簡単な説明】
第１図は本発明の組込んだコンピュータ・システムの一
部分の概略図、第２図は第１図に示されたコンピュータ
・システムのメモリにおけるメモリ・カードの概略図、
第３図は第２図のメモリ・カードにおける１列のアレー
の概略図、第４図は第１図のメモリにおいて使用される
デスト・アルゴリズムの流れ図、第５図は第１図のメモ
リにおいて使用される置換アルゴリズムの流れ図、第６
図は本発明を組込んだメモリの別の形式を示す図、第７
図はマルチビット・アレー・チップ機構を使ったメモリ
の更に別の形式を示す図である。 ］−〇・・・・アレー・カード。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人　弁理士　頓　宮　孝　− （外１名）

Claims (1)

  1. 【特許請求の範囲】 データがアレー上の複数ビット位置のコード・ワードで
    貯蔵されるメモリをエラー・チェック機構により保護す
    るシステムにおいて。 該エラー・チェック機構によって検出された訂正可能な
    エラーの発生数を計数するための計数手段と、 該計数手段における計数が所定数を越えた時不良アレー
    に関して該メモリをテストするためのテスト手段と。 該テスト手段によって不良とされたアレーに対してスペ
    ア・アレーを代用させるためのスペア・アレー代用手段
    と、 より成るメモリ訂正装置。
JP59180910A 1983-09-02 1984-08-31 メモリ訂正装置 Pending JPS6072048A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/528,769 US4584681A (en) 1983-09-02 1983-09-02 Memory correction scheme using spare arrays
US528769 1983-09-02

Publications (1)

Publication Number Publication Date
JPS6072048A true JPS6072048A (ja) 1985-04-24

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ID=24107112

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59180910A Pending JPS6072048A (ja) 1983-09-02 1984-08-31 メモリ訂正装置

Country Status (4)

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US (1) US4584681A (ja)
EP (1) EP0136443B1 (ja)
JP (1) JPS6072048A (ja)
DE (1) DE3484636D1 (ja)

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