JPS5862900A - メモリの単一ビツトエラ−処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はメモリの単一ビットエラー処理方式に関する。

メモリ技術の進歩によシ、最近のデータ処理に使用され
る記憶装置は、メモリの単一ビットエラーに対する自動
訂正機能を備えている。この機能によシ、メモリ内で単
一ビットエラーが発生しても記憶装置内で自動的に訂正
されるので、エラーを起したメモリ部分を早急に切離す
必要はなくなリ、データ処理システムとしての稼動率の
向上に買献している。

ただし、単一ビットエラーを発生したメモリ部分は複数
ビットのエラーを引き起す可能性があり、かつ、複数ビ
ットのエラーは単一ビクトエ２−に対する自動訂正機能
では訂正できないので、単一ビットエラーを発生したメ
モリ部分（一般にはモジー−ル化されておりそのメモリ
モジュール単位）は、予防保守等に際して正常なメモリ
と交換する必要がある。

このため、単二ビットエラー発生時に記憶装置から単一
ビットエラーが発生したことを処理装置に報告し、処理
装置で単一ビットエラーが発生したアドレスを保持し、
記録しておく処理を行ない（エラーロギングと称されて
いる）、この記憶を定期的に調べることにより、単一ビ
ットエラーを発生したメモリモジュールをあらかじめ交
換することとしている。

従来の単一ビットエラー処理方式では、単一ビットエラ
ーが発生する度毎に前述のようにエラーロギングの割込
み処理を行なっており、単一ビットエラーが間欠的なエ
ラーでなく、固定的なエラーである場合には、エラーの
発生したアドレスにアクセスする度毎に割込み処理が行
なわれることとがり、単一ビットエラーは自動訂正され
てデータ処理上不都合がないにもかかわらず、データ処
理システムのスループットを著しく低下せしめるという
欠点がある、 この解決のために、メモリモジー−ル内での最初の単一
ビットエラーに対してのみ割込み処理を行ない、同じメ
モリモジュール内での第２番目以降の単一ビットエラー
の発生に対しては割込み処理を行なわせずして、スルー
プットの低下を防ぐ方式もある。しかしこの方式では最
初の単一ビットエラーが間欠的なものであってその後、
殆んど発生しないようなエラーの場合には゛、これでも
ってメモリモジー−ルめ交換を行なうのは効率的でなく
、また、保守用メモリモジー−ルが少ない場合に、優先
的に交換すべき障害メモリモジー−ルの選定ができない
という欠点がある。

本発明は上述の従来方式の欠点を除去し優先的に交換す
べきメモリモジー−ルの選定ができ、かつ、データ処理
システムのスループットを大幅に増大せしめ九メモリの
単一ビットエラー処理方式を提供することにある。本発
明の処理方式は複数のメモリそり−−ルを有し単一ビッ
トエラー訂正機能を備えた記憶装置からの単一ビットエ
ラー発生信号に応答して処理装置に割り込み単一ビット
エラーの記録を行なうメモリの単一ビットエラー処理方
式であシ、前記複数のメモリモジ瓢−ルのそれぞれに対
応して、単一ビットエラー発生回数を計数記憶する計数
記憶手段と、前記計数記憶手段の計数値が所定の値にな
ったときに該計数値を初期値に設定する初期値設定手段
と、前記処理装置からのアドレス情報により指定された
前記計数記憶手段の計数値を読み出す読出し手段と、対
応するメモリモジ凰−ルが単一ビットエラーを発生した
度毎に諌単−ビットエラー発生に応答して前記アドレス
情報により指定された前記計数記憶手段の計数値に１ず
つ代数加算する代数加算手段とを備え、前記代数加算手
段により代数加算された計数値が前記所定の値になりた
ときＫＦｉ単一ビットエヲー割込み信号を発生する信号
発生手段を含む。

次に、本発明について図面を参照して詳細に説明する。

図を参照すると本発明の一実施例は、処理装置１、記憶
装置２、エラー記帰部３、アドレスデコーダ４、カウン
タ６−１〜６−ｎおよび９、アンドゲート５−１〜５−
ｎおよび７−１〜７−ｎ１制御部分、およびデータに４
則演算や論理操作を施す演算部分を含んでいる。

前記記憶装置２は情報を蓄える部分であり、記憶装置２
から読みだされ外部に送出される情報は、データｖ４シ
の有無が検査され単一ビットエラーがあればそれの自動
訂正が行なわれて正しい情報として外部に送出されると
ともに、単一ビットエラーがあったことを記憶装置２か
ら外部に報知する。

す々わち、前記記憶装置２は単一ビットエラーの自動訂
正機能を有している。また、前記記憶装置２は製造上、
保守上等の便宜のためにきめられた構成単位（以下メモ
リモジー−ルと称す）を単位として、複数のメモリモジ
エール２−１〜２−ｎ（以下記憶装置２を構成するメモ
リモジエールの数はｎ（ｎは自然数）個とす）から構成
されている。

前記エラー記帰部３は、記憶装置２に単一ビットエラー
が発生した場合に、記憶装置２からの報告により処理装
置１を介して、記憶装置２のどのアドレスに単一ビット
エラーが発生したかを記憶して、後日のメモリモジー−
ルの保守交換に役立たせるためのものであろう 前記アドレスデコーダ４は、処理装置ｔ　１からアドレ
ス情報の供給をうけ解読して、該当するカウンタに論理
＃１１の読出し信号を供給する。

ｔ− 前記カウンタ６−１〜６−ｎは、記憶装置２の各メモリ
モジエールに対して。１つずつ設けられており、対応す
るメモリモジー−ルに単一ビットエラーが発生した場合
には、記憶装ｆ１２からの単一ビットエラー発生信号に
応答して現計数値に１１″だけ加算しあらかじめ定めで
ある所定の数値Ｋに達したときに１０′にリセットされ
る。対応するメモリモジ凰−ルにまだ１回も単一ビット
エラーが発生しなｈ場合および後述するリセットの場合
には、計数値は１０′に設定されている。

前記カウンタ９は、処理装置１からのアドレス情報で指
定されたカウンタ６−１〜５−ｎの中の１つのカウンタ
の計数値が書き込まれ、記憶装置２からの単一ビットエ
ラー発生信号に応答して１１′の加算動作を行ない、加
算された結果の計数値があらかじめ定めである所定の数
値Ｋに達したときに単一ピットエラー割込み信号を発生
しカウンタ９はリセットされる。すなわち本実施例では
同じメモリモジー−ル内でに回だけ単一ビットエラーが
発生してはじめて外・理装置１に割込みエラーｏギング
を行うのである。

ついで一実施例の動作について説明する。

初期状態では記憶装置２にある各メモリモジエール２−
１〜２−ｎはすべて正常であり、カウンタ６−１〜６−
ｎはそれぞれ＃Ｏ′に設定されている。

処理装置１が接続線１３を介して記憶装置２にアドレス
情報を送り、接続線１０を介してメモリモジ島−ル２−
２の指定されたアドレスに格納されているデータを読み
出すときに、メモリモジエール２−２としては最初の単
一ビットエ２−が発生した場合を例にとシ説明する。

記憶装置２にある単一ビットエラー自動訂正機能により
、読み出された当該データの単一ビットエラーは検出訂
正されて当該データは正しいデータとなって接続線１０
を介して処理装置ｌに供給され、以後の処理に対して支
障がないように処置されるとともに、単一ビットエラー
が発生したことを報知するため論理″１′の単一ビット
エラー発生信号が、記憶装置２から接続線１４を介して
カウンタ９およびアンドゲート５−１〜５−ｎに供給さ
れる。

一方、処理装置ｌから接続線１３を介して送られるアド
レス情報は、前述のように記憶装置２へはもちろん、ア
ドレスデコーダ４へも供給される。

アドレスデコーダ４はこのアドレス情報を解読し、接続
線１７−２を介してアンドゲート５−２および７−２に
論理１１′仇読出し信号を与え、この読出し信号に応答
してアンドゲート７−２が開き、メモリモジー−ル２−
２に対応するカウンタ６−２から計数値＃Ｏ′が読み出
され接続線１９−２、アンドゲート７−２、接続線２０
−２、オアゲート８および接続線２１をへてカウンタ９
に読み出された計数値ｌＯ′が設定されている。

そこで、カウンタ９では前述の記憶装置２からの単一ビ
ットエラー発生信号に貴り加算動作が行なわれ、カウン
タ９の計数値は１１′となる。また、アンドゲート５−
２は読出し信号に応答して開いているので、接続線１４
を介して供給される単一ビットエラー発生信号は、アン
ドゲート５−２および接続線１８−２−をへてカウンタ
６−２を駆動し、加算動作を行な〜わせてカウンタ６−
２の計数値を１１″とする。

このようにして、メモリモジュール２−２に最初の単一
ビットエラーが発生すると、対応するカウンタ６−２に
それが記憶される。以下（Ｋ−１）番目までのメモリモ
ジエール２−２での単一ビットエラー発生（メモリモジ
エール２−２内での単一ビットエラーが発生したアドレ
スがＳ同じアドレスであるか、異なるアドレスであるか
を問わない）Ｋ対する動作は、カウンタ６−２の計数値
が、ｌから１ずつ増加していく点を除いて、前述と同様
にして行なわれる。Ｋ−１番目の単一ビットエラー発生
後においては、カウンタ６−２の計数値は（Ｋ−１）と
なる。

次に、処理装置１からメモリモジュール２−２へめ幾度
目かのアクセスのときにメモリモジー−ル２−２で丁度
に番目の単一ビットエラーが発生した場合について説明
する。

処理装置１が接続線１３番介して記憶装置２にアドレス
情報を送シ、接続線１ｏを弁口てメモリモジエール２−
２の指定されたアドレスに格納されているデータが読み
出されるときに、当該データに単一ビットエラーが発生
しても、この単一ビットエラーは検出訂正されて正しい
データとして接続線１０を介して処理装置ｌに供給され
、以後の処理に支障がないように処置されるとともに、
単一ビットエラーが発生したことを報知するための論理
１１′の単一ビットエラー発生信号が、記憶装置２から
接続線１４を介してカウンタ９に供給され、一方処理装
置１から接続線１３を介して送られるアドレス情報は、
アドレスデコーダ４により解読され、接続線１７−２を
介してメモリモジエール２−２に対応するカウンタ６−
２に論理１１′の読出し信号を与えてアンドゲート７−
２を開き、カウンタ６−２の計数値（Ｋ−１）を読み出
して、接続線１９−２、アンドゲート７−２、接続線２
０−２、オアゲート８および接続線２１をへて、カウン
タ９に読み出された計数値（Ｋ−１）が設定される動□
′林については、前述の（Ｋ−１）番目までの単一ビッ
トエラーの発生に対する動作と同じである。

ついで、カウンタ９では接続線１４を介する前述の記憶
装置２からの単一ビットエラー発生信号によ抄加算動作
が行なわれる。この加算動作の結果、計数値はあらかじ
め定めである所定の数値Ｋになるので、カウンタ９は接
続線１５を介して単一ビットエラー割込み信号を処理装
置１に供給するとともにリセットされる。単一ビットエ
ラー割込み信号およびリセット信号の発生手段としては
Ｋの数値如何によってはカウンタ９の桁上げ信号を使用
することもできるしく図はこれを示す）、マたあらかじ
めＫなる数値を設定しであるレジスタを設け、このレジ
スタの数値とカウンタ９の計数値を比較し、その一致信
号を使用してもできる。

また、接続線１４を介して単一ビットエラー発生信号が
アンドゲート５−２に供給されるので、カウンタ９での
動作と同様にしてカウンタ６−２がリセットされ計数値
は０となる。

処理装置１ｔｉカウンタ９からの単一ビツトエラー割込
み信号を受信して、接続線１２を介してエラー記録部３
に単一ビットエラーが発生し−たアドレスを配置する。

更にこれにつづく単一ビットエラー発生に対する動作に
ついては、前述の動作の操返し、すなわち同じメモリモ
ジュール内での単一ビットエラーの発生回数の累積値が
ＫＫ達する度毎に、単一ビットエラー割込み信号を処理
装置ＩＫ供給しエラーロギングを行なうと共に関係各部
をリセットし初期状態に戻す。

以上述べたように、本実施例では同じメモリモジ凰−ル
内での単一ビットエラーの発生回数の累積値がＫＫ達す
る度毎に処理装置１に割や込みエラーロギングを行なっ
ておシ、従来方式にくらべて割込み処理回数をｌ／Ｋに
して、処理システムのスループットを増大せしめるとと
もに、配置された各メモリモジュールの１／Ｋに圧縮し
た単一ビットエラー発生回数により、どのメモリモジエ
ールが障害を多発しているかを知ることができ、優先的
に保守に際して交換すべきメモリモジー−ルを選択する
ことができる。

本実施例では、メモリモジエールで一度も単一ビットエ
ラーが発生していない場合には、それに対応するカウン
タの初期設定値をＯとしたが本発明はとれに限るもので
はない。一度も単一ビットエラーが発生していないメモ
リモジー−ルに対応するカウンタの初期設定値を（Ｋ−
１）に設定すれば、一度でも単一ビットエラーが発生し
たメモリモジー−ルは必ず配置される仁ととなり、一度
も単一ビットエラーが発生しないメモリモジ凰−ルを確
実に知ることができる。

本実施例では各カウンタの加算動作を例にとって説明し
たが、本発明はこれに限るものではなく、減算動作でも
適用できることは明かである。

以上のように、本発明には、メモリモジー−ル内の単一
ビットエラーの発生回数があらかじめ定めむれた所定回
数になる度毎に処理装置へ割り込み単一ビットエラー処
理を行なうことにより、割込み回数を減少せしめて処理
システムのスループットを増大でき、また圧縮した単一
ビットエラー発生回数を知ることにより優先的に保守に
際して交換すべきメモリモジー−ルを選択できるという
効果があろう

【図面の簡単な説明】

図は本発明の一実施例のブロック図である。 図において、 １・・・・・・処理装置、　　２・・・・・・記憶装置
、２−１〜２−ｎ・・・・・・メモリモジュール、　　
３・・・・・・エラー記録部、　　４・・・・・・アド
レスデコーダ、　　５−１〜５−１’ｍ、７−１〜７−
ｎ・・・・・・アンドゲート、　　６−１〜６−ｎ、９
・・・・・・カウンタ、　　８・・・・・・オアゲート
、１０〜１６．１７−１〜１７−ｎ、１８−１〜１８−
ｎ、１９−１〜１９−ｎ、２０−１〜２０−ｎ、２１・
・・・・・接続線。

Claims (1)

1. 【特許請求の範囲】 複数のメモリモジ凰−ルを有し単一ビットエラー訂正機
   能を備えた記憶装置からの単一ビットエラー発生信号に
   応答して処理装置に割り込み単一ビットエラーの記録を
   行なうメモリの単一ビットエラー処理方式において、前
   記複数のメモリモジ為−ルのそれぞれに対応して、 単一ビットエラー発生回数を計数記憶する計数記憶手段
   と、 前記計数記憶手段の計数値が所定の値になったときに該
   計数値を初期値に設定する初期値設定手段と、 前記処理装置からのアドレス情報により指定された前記
   計数記憶手段の計数値を読み出す読出し手段と、 対応するメモリモジ為−ルが単一ビットエラーを発生し
   た度毎に該単一ビットエラー発生に応答して前記アドレ
   ス情報によシ指定された前記計数記憶手段の計数値に１
   ずつ代数加算する代数加算手段と、 前記代数加算手段によシ代数加算された計数値が前記所
   定の値になったときには単一ビツトエラー割込み信号を
   発生する信号発生手段とを含むことを特徴とするメモリ
   の単一ビットエラー処理方式。