JPH0581059A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPH0581059A JPH0581059A JP3243809A JP24380991A JPH0581059A JP H0581059 A JPH0581059 A JP H0581059A JP 3243809 A JP3243809 A JP 3243809A JP 24380991 A JP24380991 A JP 24380991A JP H0581059 A JPH0581059 A JP H0581059A
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- JP
- Japan
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- processor
- fault
- main storage
- storage device
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- Pending
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- Hardware Redundancy (AREA)
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】 マルチプロセッサシステムの耐障害性を向上
させる。 【構成】 任意のプロセッサから主記憶装置にアクセス
した際に、主記憶装置に障害が発生すれば、障害発生検
出手段が障害発生の有無を検出し、同時に、主記憶制御
ユニットのプロセッサ識別手段がアクセス元のプロセッ
サを識別し、この障害を起こしたプロセッサに対して障
害発生通知手段によって障害発生を通知する。こうし
て、障害を起こしたプロセッサに対して障害発生を通知
することにより、プロセッサ側のソフトウェアにより主
記憶装置からの切り離し処置などの必要な対策をとらせ
るようにし、特定のプロセッサに起因する一過性の障害
に対してシステム全体がダウンすることがないようにし
て、耐障害性を向上させる。
させる。 【構成】 任意のプロセッサから主記憶装置にアクセス
した際に、主記憶装置に障害が発生すれば、障害発生検
出手段が障害発生の有無を検出し、同時に、主記憶制御
ユニットのプロセッサ識別手段がアクセス元のプロセッ
サを識別し、この障害を起こしたプロセッサに対して障
害発生通知手段によって障害発生を通知する。こうし
て、障害を起こしたプロセッサに対して障害発生を通知
することにより、プロセッサ側のソフトウェアにより主
記憶装置からの切り離し処置などの必要な対策をとらせ
るようにし、特定のプロセッサに起因する一過性の障害
に対してシステム全体がダウンすることがないようにし
て、耐障害性を向上させる。
Description
【０００１】
【産業上の利用分野】この発明は、複数のプロセッサが
１つの主記憶装置を共用するマルチプロセッサシステム
に関する。
１つの主記憶装置を共用するマルチプロセッサシステム
に関する。
【０００２】
【従来の技術】複数のプロセッサが１つの主記憶装置を
共用するマルチプロセッサシステムでは、従来から一般
に、１台のプロセッサに障害が発生しても、その障害の
程度によってはソフトウェアによりそのプロセッサを切
り離すが、残りのプロセッサで処理を続行することを可
能にする方式が広く採用されている。
共用するマルチプロセッサシステムでは、従来から一般
に、１台のプロセッサに障害が発生しても、その障害の
程度によってはソフトウェアによりそのプロセッサを切
り離すが、残りのプロセッサで処理を続行することを可
能にする方式が広く採用されている。
【０００３】
【発明が解決しようとする課題】ところが、このような
従来のマルチプロセッサシステムでは、プロセッサが主
記憶装置をアクセスした際に、主記憶装置および主記憶
制御ユニットで発生した障害については、主記憶読み出
しデータで検出されるマルチビットエラーなどを除き、
すべてのプロセッサに通知し、システムの中枢に障害が
発生したものとみなしてシステムダウンさせるようにし
ているために、たとえ、１台のプロセッサにおける一過
性の障害であったとしてもシステム全体のダウンになっ
てしまい、耐障害性の面で不十分である問題点があっ
た。
従来のマルチプロセッサシステムでは、プロセッサが主
記憶装置をアクセスした際に、主記憶装置および主記憶
制御ユニットで発生した障害については、主記憶読み出
しデータで検出されるマルチビットエラーなどを除き、
すべてのプロセッサに通知し、システムの中枢に障害が
発生したものとみなしてシステムダウンさせるようにし
ているために、たとえ、１台のプロセッサにおける一過
性の障害であったとしてもシステム全体のダウンになっ
てしまい、耐障害性の面で不十分である問題点があっ
た。
【０００４】この発明は、このような従来の問題点に鑑
みなされたもので、主記憶装置や主記憶制御ユニットで
障害が発生した場合でも、そのアクセスもとのプロセッ
サを切り離すことにより、残りのプロセッサで処理を続
行させることができるマルチプロセッサシステムを提供
することを目的とする。
みなされたもので、主記憶装置や主記憶制御ユニットで
障害が発生した場合でも、そのアクセスもとのプロセッ
サを切り離すことにより、残りのプロセッサで処理を続
行させることができるマルチプロセッサシステムを提供
することを目的とする。
【０００５】
【課題を解決するための手段】この発明は、主記憶装置
と主記憶制御ユニットと複数のプロセッサとを備えたマ
ルチプロセッサシステムにおいて、主記憶装置に、任意
のプロセッサが当該主記憶装置にアクセスした際にその
アクセスに対する障害の有無を検出する障害発生検出手
段を設け、主記憶制御ユニットに、主記憶装置の障害発
生検出手段が障害有りの検出を行なったアクセス元のプ
ロセッサを識別するプロセッサ識別手段と、このプロセ
ッサ識別手段が識別したプロセッサに対して障害発生通
知を行なう障害発生通知手段とを設けたものである。
と主記憶制御ユニットと複数のプロセッサとを備えたマ
ルチプロセッサシステムにおいて、主記憶装置に、任意
のプロセッサが当該主記憶装置にアクセスした際にその
アクセスに対する障害の有無を検出する障害発生検出手
段を設け、主記憶制御ユニットに、主記憶装置の障害発
生検出手段が障害有りの検出を行なったアクセス元のプ
ロセッサを識別するプロセッサ識別手段と、このプロセ
ッサ識別手段が識別したプロセッサに対して障害発生通
知を行なう障害発生通知手段とを設けたものである。
【０００６】
【作用】この発明のマルチプロセッサシステムでは、任
意のプロセッサから主記憶装置にアクセスした際に、主
記憶装置に障害が発生すれば、障害発生検出手段が障害
発生の有無を検出し、同時に、主記憶制御ユニットのプ
ロセッサ識別手段がアクセス元のプロセッサを識別し、
この障害を起こしたプロセッサに対して障害発生通知手
段によって障害発生を通知する。
意のプロセッサから主記憶装置にアクセスした際に、主
記憶装置に障害が発生すれば、障害発生検出手段が障害
発生の有無を検出し、同時に、主記憶制御ユニットのプ
ロセッサ識別手段がアクセス元のプロセッサを識別し、
この障害を起こしたプロセッサに対して障害発生通知手
段によって障害発生を通知する。
【０００７】こうして、障害を起こしたプロセッサに対
して障害発生を通知することにより、プロセッサ側のソ
フトウェアにより主記憶装置からの切り離し処置などの
必要な対策をとらせるようにし、あるプロセッサのアク
セス時に主記憶装置や主記憶制御ユニットで発生した障
害に対しても、残りのプロセッサが主記憶装置にアクセ
スできるようにし、特定のプロセッサに起因する一過性
の障害に対してシステム全体がダウンすることがないよ
うにして、耐障害性を向上させる。
して障害発生を通知することにより、プロセッサ側のソ
フトウェアにより主記憶装置からの切り離し処置などの
必要な対策をとらせるようにし、あるプロセッサのアク
セス時に主記憶装置や主記憶制御ユニットで発生した障
害に対しても、残りのプロセッサが主記憶装置にアクセ
スできるようにし、特定のプロセッサに起因する一過性
の障害に対してシステム全体がダウンすることがないよ
うにして、耐障害性を向上させる。
【０００８】
【実施例】以下、この発明の実施例を図に基づいて詳説
する。
する。
【０００９】図１はこの発明の一実施例のシステム構成
を示しており、１０はシステムバス、２０は主記憶装
置、３０はこの主記憶装置２０を制御する主記憶制御ユ
ニット、４１〜４ｎはこのシステムに接続される複数台
（適数ｎ台）のプロセッサである。
を示しており、１０はシステムバス、２０は主記憶装
置、３０はこの主記憶装置２０を制御する主記憶制御ユ
ニット、４１〜４ｎはこのシステムに接続される複数台
（適数ｎ台）のプロセッサである。
【００１０】また、図２は主記憶装置２０、主記憶制御
ユニット３０における障害検出・通知機能を司る部分の
ブロック図である。
ユニット３０における障害検出・通知機能を司る部分の
ブロック図である。
【００１１】主記憶装置２０には、後述する主記憶制御
ユニット３０のアドレスバッファから出力されるアドレ
スを取り込むアドレスレジスタ２１、このアドレスレジ
スタ２１に送られてきたアドレス信号に対してその障害
の有無を検出するためのパリティチェッカ２２、および
このパリティチェッカ２２で検出されたエラー信号を取
り込むエラー信号レジスタ２３が設けられている。
ユニット３０のアドレスバッファから出力されるアドレ
スを取り込むアドレスレジスタ２１、このアドレスレジ
スタ２１に送られてきたアドレス信号に対してその障害
の有無を検出するためのパリティチェッカ２２、および
このパリティチェッカ２２で検出されたエラー信号を取
り込むエラー信号レジスタ２３が設けられている。
【００１２】主記憶制御ユニット３０には、プロセッサ
４１〜４ｎがシステムバス１０に出力したアドレスを取
り込むアドレスレジスタ３１、プロセッサ４１〜４ｎが
システムバス１０に出力したプロセッサ番号を取り込む
プロセッサ番号レジスタ３２、アドレスレジスタ３１が
取り込んだアドレスを格納するアドレスバッファ３３、
プロセッサ番号レジスタ３２が取り込んだプロセッサ番
号を格納するプロセッサ番号バッファ３４が設けられて
いる。
４１〜４ｎがシステムバス１０に出力したアドレスを取
り込むアドレスレジスタ３１、プロセッサ４１〜４ｎが
システムバス１０に出力したプロセッサ番号を取り込む
プロセッサ番号レジスタ３２、アドレスレジスタ３１が
取り込んだアドレスを格納するアドレスバッファ３３、
プロセッサ番号レジスタ３２が取り込んだプロセッサ番
号を格納するプロセッサ番号バッファ３４が設けられて
いる。
【００１３】主記憶制御ユニット３０には、さらに、主
記憶装置２０側のアドレスレジスタ２１がアドレスバッ
ファ３３からアドレスを取り込むのと同じタイミング
で、プロセッサ番号バッファ３４からプロセッサ番号を
取り込むレジスタ３５、このレジスタ３５の出力を取り
込むゲート用レジスタ３６、主記憶装置２０側のエラー
信号レジスタ２３からエラー信号を取り込むエラー信号
レジスタ３７、レジスタ３６から出力されたプロセッサ
番号をデコードするデコーダ３８、そして、エラー信号
レジスタ３７とデコーダ３８の出力の論理積をとるＡＮ
Ｄゲート３９１〜３９ｎが設けられている。これらのＡ
ＮＤゲート３９１〜３９ｎの出力各々は、プロセッサ４
１〜４ｎ各々へシステムバス１０を介して送られるよう
に接続されている。
記憶装置２０側のアドレスレジスタ２１がアドレスバッ
ファ３３からアドレスを取り込むのと同じタイミング
で、プロセッサ番号バッファ３４からプロセッサ番号を
取り込むレジスタ３５、このレジスタ３５の出力を取り
込むゲート用レジスタ３６、主記憶装置２０側のエラー
信号レジスタ２３からエラー信号を取り込むエラー信号
レジスタ３７、レジスタ３６から出力されたプロセッサ
番号をデコードするデコーダ３８、そして、エラー信号
レジスタ３７とデコーダ３８の出力の論理積をとるＡＮ
Ｄゲート３９１〜３９ｎが設けられている。これらのＡ
ＮＤゲート３９１〜３９ｎの出力各々は、プロセッサ４
１〜４ｎ各々へシステムバス１０を介して送られるよう
に接続されている。
【００１４】次に、上記の構成のマルチプロセッサシス
テムの動作について説明する。
テムの動作について説明する。
【００１５】通常動作では、プロセッサ４１〜４ｎの任
意の１台がシステムバス１０を介して主記憶装置２０に
アクセスを実行し、主記憶装置２０に対してデータの書
き込みを行なったり、逆に主記憶装置２０から必要なデ
ータの読み出しを行なったりする。そして、このアクセ
スの際に、主記憶制御ユニット３０が主記憶装置２０へ
のアクセスを制御する。
意の１台がシステムバス１０を介して主記憶装置２０に
アクセスを実行し、主記憶装置２０に対してデータの書
き込みを行なったり、逆に主記憶装置２０から必要なデ
ータの読み出しを行なったりする。そして、このアクセ
スの際に、主記憶制御ユニット３０が主記憶装置２０へ
のアクセスを制御する。
【００１６】次に障害発生時の動作を、その典型的な例
として、１台のプロセッサ４１が主記憶装置２０にアク
セスを実行した際に、主記憶制御ユニット３０と主記憶
装置２０との間のアドレス転送で障害が検出された場合
について説明する。
として、１台のプロセッサ４１が主記憶装置２０にアク
セスを実行した際に、主記憶制御ユニット３０と主記憶
装置２０との間のアドレス転送で障害が検出された場合
について説明する。
【００１７】１） プロセッサ４１は主記憶装置２０へ
のアクセスの際に、主記憶装置２０のアドレスと自分自
身のプロセッサ番号をシステムバス１０へ出力する。な
お、この場合のアクセスが主記憶装置２０に対する書き
込みのアクセスであれば、プロセッサ４１は書き込みデ
ータも一緒にシステムバス１０へ出力するが、ここで
は、アドレスのみに着目しているので、データの動きの
説明は省略する。
のアクセスの際に、主記憶装置２０のアドレスと自分自
身のプロセッサ番号をシステムバス１０へ出力する。な
お、この場合のアクセスが主記憶装置２０に対する書き
込みのアクセスであれば、プロセッサ４１は書き込みデ
ータも一緒にシステムバス１０へ出力するが、ここで
は、アドレスのみに着目しているので、データの動きの
説明は省略する。
【００１８】２） 上記１）でシステムバス１０に出力
されたアドレス、プロセッサ番号が、それぞれアドレス
レジスタ３１、プロセッサ番号レジスタ３２に取り込ま
れる。
されたアドレス、プロセッサ番号が、それぞれアドレス
レジスタ３１、プロセッサ番号レジスタ３２に取り込ま
れる。
【００１９】３） これらのレジスタ３１，３２に取り
込まれたアドレス、プロセッサ番号がそれぞれアドレス
バッファ３３、プロセッサ番号バッファ３４に格納され
る。
込まれたアドレス、プロセッサ番号がそれぞれアドレス
バッファ３３、プロセッサ番号バッファ３４に格納され
る。
【００２０】４） アドレスバッファ３３に格納された
アドレスは、主記憶装置２０がアクセス可能な状態であ
れば主記憶装置２０に送り込まれ、アドレスレジスタ２
１に取り込まれる。また、これと同じタイミングで、プ
ロセッサ番号バッファ３４に格納されているプロセッサ
番号がレジスタ３５に取り込まれる。
アドレスは、主記憶装置２０がアクセス可能な状態であ
れば主記憶装置２０に送り込まれ、アドレスレジスタ２
１に取り込まれる。また、これと同じタイミングで、プ
ロセッサ番号バッファ３４に格納されているプロセッサ
番号がレジスタ３５に取り込まれる。
【００２１】５） 主記憶装置２０に送り込まれたアド
レス信号は、パリティチェッカ２２によってパリティチ
ェックされ、ここでエラーが検出されると、そのエラー
信号がエラー信号レジスタ２３に取り込まれる。
レス信号は、パリティチェッカ２２によってパリティチ
ェックされ、ここでエラーが検出されると、そのエラー
信号がエラー信号レジスタ２３に取り込まれる。
【００２２】６） エラー信号レジスタ２３に取り込ま
れたエラー信号は、主記憶制御ユニット３０に送り込ま
れ、エラー信号レジスタ３７に取り込まれる。また、こ
れと同じタイミングで、レジスタ３５に取り込まれてい
るプロセッサ番号がゲート用レジスタ３６に取り込まれ
る。
れたエラー信号は、主記憶制御ユニット３０に送り込ま
れ、エラー信号レジスタ３７に取り込まれる。また、こ
れと同じタイミングで、レジスタ３５に取り込まれてい
るプロセッサ番号がゲート用レジスタ３６に取り込まれ
る。
【００２３】７） エラー信号レジスタ３７に取り込ま
れたエラー信号は、ゲート用レジスタ３６に取り込まれ
たプロセッサ番号のプロセッサ（ここではプロセッサ４
１）で発生したものである。そこで、ゲート用レジスタ
３６の出力をデコーダ３８でデコードした内容とエラー
信号レジスタ３７の出力との論理積をＡＮＤゲート３９
１〜３９ｎでとることにより、ＡＮＤゲート３９１だけ
がアクティブとなり、プロセッサ４１に障害が発生した
ことが通知される。
れたエラー信号は、ゲート用レジスタ３６に取り込まれ
たプロセッサ番号のプロセッサ（ここではプロセッサ４
１）で発生したものである。そこで、ゲート用レジスタ
３６の出力をデコーダ３８でデコードした内容とエラー
信号レジスタ３７の出力との論理積をＡＮＤゲート３９
１〜３９ｎでとることにより、ＡＮＤゲート３９１だけ
がアクティブとなり、プロセッサ４１に障害が発生した
ことが通知される。
【００２４】こうして、任意のプロセッサが主記憶装置
２０にアクセスを実行する際に、主記憶装置２０と主記
憶制御ユニット３０の間で障害が発生した場合には、そ
の障害の発生を検出して、アクセス元のプロセッサに対
して障害発生通知を行なうのである。
２０にアクセスを実行する際に、主記憶装置２０と主記
憶制御ユニット３０の間で障害が発生した場合には、そ
の障害の発生を検出して、アクセス元のプロセッサに対
して障害発生通知を行なうのである。
【００２５】なお、ここで、この障害発生通知を受けた
プロセッサ４１は、自身のソフトウェアに割込みで通知
し、これによってソフトウェアが障害の程度を判断する
ことにより、自身のプロセッサ４１をシステムから切り
離すなどの障害対策処理を実行することができるが、障
害通知に対してプロセッサ各々がどのような対策をとる
かは、この発明の要旨とするところではなく、任意であ
る。
プロセッサ４１は、自身のソフトウェアに割込みで通知
し、これによってソフトウェアが障害の程度を判断する
ことにより、自身のプロセッサ４１をシステムから切り
離すなどの障害対策処理を実行することができるが、障
害通知に対してプロセッサ各々がどのような対策をとる
かは、この発明の要旨とするところではなく、任意であ
る。
【００２６】
【発明の効果】以上のようにこの発明によれば、プロセ
ッサの１つから主記憶装置にアクセスしている際に障害
が発生すれば、その障害を検出してアクセス元のプロセ
ッサに通知するようにしているため、従来のように主記
憶装置と主記憶制御ユニットの間で障害が発生すれば必
ずシステム全体をダウンさせるということはなく、その
障害の程度に応じて特定のプロセッサの切り離しなどの
対策をとることができ、耐障害性の向上が図れる。
ッサの１つから主記憶装置にアクセスしている際に障害
が発生すれば、その障害を検出してアクセス元のプロセ
ッサに通知するようにしているため、従来のように主記
憶装置と主記憶制御ユニットの間で障害が発生すれば必
ずシステム全体をダウンさせるということはなく、その
障害の程度に応じて特定のプロセッサの切り離しなどの
対策をとることができ、耐障害性の向上が図れる。
【図１】この発明の一実施例のシステム構成図。
【図２】上記実施例における主記憶装置と主記憶制御ユ
ニットの詳しい内部構成を示すブロック図。
ニットの詳しい内部構成を示すブロック図。
１０…システムバス ２０…主記憶装置 ２１…アドレスレジスタ ２２…パリティチェッカ ２３…エラー信号レジスタ ３０…主記憶制御ユニット ３１…アドレスレジスタ ３２…プロセッサ番号レジスタ ３３…アドレスバッファ ３４…プロセッサ番号バッファ ３５…レジスタ ３６…ゲート用レジスタ ３７…エラー信号レジスタ ３８…デコーダ ３９１〜３９ｎ…ＡＮＤゲート ４１〜４ｎ…プロセッサ
Claims (1)
- 【請求項１】 主記憶装置と主記憶制御ユニットと複数
のプロセッサとを備えたマルチプロセッサシステムにお
いて、 前記主記憶装置に、任意のプロセッサが当該主記憶装置
にアクセスした際に、そのアクセスに対する障害の有無
を検出する障害発生検出手段を設け、 前記主記憶制御ユニットに、前記主記憶装置の障害発生
検出手段が障害有りの検出を行なったアクセス元のプロ
セッサを識別するプロセッサ識別手段と、前記プロセッ
サ識別手段が識別したプロセッサに対して障害発生通知
を行なう障害発生通知手段とを設けて成るマルチプロセ
ッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3243809A JPH0581059A (ja) | 1991-09-24 | 1991-09-24 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3243809A JPH0581059A (ja) | 1991-09-24 | 1991-09-24 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0581059A true JPH0581059A (ja) | 1993-04-02 |
Family
ID=17109260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3243809A Pending JPH0581059A (ja) | 1991-09-24 | 1991-09-24 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0581059A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009193305A (ja) * | 2008-02-14 | 2009-08-27 | Renesas Technology Corp | マルチコアｌｓｉ |
| JP2012248205A (ja) * | 2012-07-26 | 2012-12-13 | Renesas Electronics Corp | マルチコアｌｓｉ |
-
1991
- 1991-09-24 JP JP3243809A patent/JPH0581059A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009193305A (ja) * | 2008-02-14 | 2009-08-27 | Renesas Technology Corp | マルチコアｌｓｉ |
| US8370556B2 (en) | 2008-02-14 | 2013-02-05 | Renesas Electronics Corporation | Multi-core data processor |
| JP2012248205A (ja) * | 2012-07-26 | 2012-12-13 | Renesas Electronics Corp | マルチコアｌｓｉ |
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