JPH09293020A - インターフェース回路 - Google Patents
インターフェース回路Info
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- JPH09293020A JPH09293020A JP10594396A JP10594396A JPH09293020A JP H09293020 A JPH09293020 A JP H09293020A JP 10594396 A JP10594396 A JP 10594396A JP 10594396 A JP10594396 A JP 10594396A JP H09293020 A JPH09293020 A JP H09293020A
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- Japan
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- microprocessor
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- stack area
- stack
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Abstract
(57)【要約】
【課題】 スタック領域のオーバフローを迅速に検出す
ることができ、システム全体への障害の波及を最小限に
することができるインターフェース回路を提供する。 【解決手段】 Ｉ／Ｆ回路５０は、アドレスデータをデ
コードしてメモリアクセス信号６１としてメモリ装置３
に送出するとともに、比較回路５３からのメモリアクセ
ス抑止信号６４を受けるとメモリアクセス信号６１の送
出を停止するデコーダ５１と、スタック領域の境界を示
すアドレス値をスタック領域境界アドレス値６３として
格納するアドレスレジスタ５２と、マイクロプロセッサ
１がアドレスバス１１に送出するアドレスを常時、スタ
ック領域境界アドレス値６３と比較する比較回路５３と
を備え、マイクロプロセッサ１がスタック領域の境界ア
ドレスを設定しておくとともに、設定した境界アドレス
をマイクロプロセッサ１のアクセスアドレスが超えたと
き、スタックのオーバフローと認識して、そのアクセス
をバスエラー終了させる。
ることができ、システム全体への障害の波及を最小限に
することができるインターフェース回路を提供する。 【解決手段】 Ｉ／Ｆ回路５０は、アドレスデータをデ
コードしてメモリアクセス信号６１としてメモリ装置３
に送出するとともに、比較回路５３からのメモリアクセ
ス抑止信号６４を受けるとメモリアクセス信号６１の送
出を停止するデコーダ５１と、スタック領域の境界を示
すアドレス値をスタック領域境界アドレス値６３として
格納するアドレスレジスタ５２と、マイクロプロセッサ
１がアドレスバス１１に送出するアドレスを常時、スタ
ック領域境界アドレス値６３と比較する比較回路５３と
を備え、マイクロプロセッサ１がスタック領域の境界ア
ドレスを設定しておくとともに、設定した境界アドレス
をマイクロプロセッサ１のアクセスアドレスが超えたと
き、スタックのオーバフローと認識して、そのアクセス
をバスエラー終了させる。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サとメモリ装置のインタフェース回路に関し、特に、ス
タックオーバーフロー検出方法の信頼性向上を図ったイ
ンターフェース回路に関する。
サとメモリ装置のインタフェース回路に関し、特に、ス
タックオーバーフロー検出方法の信頼性向上を図ったイ
ンターフェース回路に関する。
【０００２】
【従来の技術】図２は従来のマイクロプロセッサとメモ
リ装置のインタフェース回路（Ｉ／Ｆ回路）を示す図で
ある。
リ装置のインタフェース回路（Ｉ／Ｆ回路）を示す図で
ある。
【０００３】図２において、１はマイクロプロセッサ、
２はマイクロプロセッサ１とメモリ装置を接続するイン
タフェース回路（Ｉ／Ｆ回路）２、３はＤＲＡＭ等のメ
モリ装置であり、マイクロプロセッサ１、Ｉ／Ｆ回路２
及びメモリ装置３は、アドレスバス１１に接続され、ま
たマイクロプロセッサ１及びメモリ装置３は、データバ
ス１２に接続される。マイクロプロセッサ１はアドレス
バス１１及びデータバス１２を介して外部プログラムメ
モリ装置３の該当する端子に接続される。
２はマイクロプロセッサ１とメモリ装置を接続するイン
タフェース回路（Ｉ／Ｆ回路）２、３はＤＲＡＭ等のメ
モリ装置であり、マイクロプロセッサ１、Ｉ／Ｆ回路２
及びメモリ装置３は、アドレスバス１１に接続され、ま
たマイクロプロセッサ１及びメモリ装置３は、データバ
ス１２に接続される。マイクロプロセッサ１はアドレス
バス１１及びデータバス１２を介して外部プログラムメ
モリ装置３の該当する端子に接続される。
【０００４】ところで、一般にマイクロプロセッサ１は
例外（通常のプログラムを実行している途中に、ある事
象の発生により、そのプログラムの実行を中断し、別の
プログラムを実行することが必要になる場合をいう。例
えば、バスエラー、割り込み、トラップがある。）が発
生すると、マイクロプロセッサ１の内部情報をメモリ装
置３に確保されたスタック領域に退避する。また、２１
はＩ／Ｆ回路２が、アドレスデコードによってメモリ装
置３に送出するメモリアクセス信号、２２はその結果を
通知するためにマイクロプロセッサ１に送出するデータ
転送終了信号である。
例外（通常のプログラムを実行している途中に、ある事
象の発生により、そのプログラムの実行を中断し、別の
プログラムを実行することが必要になる場合をいう。例
えば、バスエラー、割り込み、トラップがある。）が発
生すると、マイクロプロセッサ１の内部情報をメモリ装
置３に確保されたスタック領域に退避する。また、２１
はＩ／Ｆ回路２が、アドレスデコードによってメモリ装
置３に送出するメモリアクセス信号、２２はその結果を
通知するためにマイクロプロセッサ１に送出するデータ
転送終了信号である。
【０００５】図３はメモリ装置３内に確保されたスタッ
ク領域を示す図である。図３において、３１はリード／
ライト可能なメモリ、３２はスタック領域、３３はスタ
ックポインタである。すなわち、リード／ライト可能な
メモリ３１にスタック領域３２は確保される。３３は次
のライト位置を示すスタックポインタである。
ク領域を示す図である。図３において、３１はリード／
ライト可能なメモリ、３２はスタック領域、３３はスタ
ックポインタである。すなわち、リード／ライト可能な
メモリ３１にスタック領域３２は確保される。３３は次
のライト位置を示すスタックポインタである。
【０００６】ここでは、図３の下から上方向に順番にス
タックするものとして説明する。
タックするものとして説明する。
【０００７】スタックに退避された情報は、元のプログ
ラムに戻った後には必要でなくなるので、スタック領域
３２は上書きして使用される。具体的には、スタックポ
インタ３３を図３の下方向に戻す。ところが、複数の例
外が同時に発生した場合には、それらに対する情報を同
時に退避しておかなければならないので、スタック領域
３２の上方向に順番に連続して退避される。スタック領
域３２のサイズは、このような複数の例外が同時に発生
した場合を想定して決定している。
ラムに戻った後には必要でなくなるので、スタック領域
３２は上書きして使用される。具体的には、スタックポ
インタ３３を図３の下方向に戻す。ところが、複数の例
外が同時に発生した場合には、それらに対する情報を同
時に退避しておかなければならないので、スタック領域
３２の上方向に順番に連続して退避される。スタック領
域３２のサイズは、このような複数の例外が同時に発生
した場合を想定して決定している。
【０００８】もし、想定していた以上に複数の例外が同
時に発生すると、スタック領域３２をオーバフローして
しまい、メモリ３１内の隣接する領域に格納された他の
データを破壊する。これは、マイクロプロセッサ１は記
憶しているスタックポインタ３３のみによりスタック動
作し、スタックサイズを意識しないためである。スタッ
クオーバフローによるデータ破壊は、発見されにくいた
め、その間にシステム全体に障害が波及する危険性があ
る。
時に発生すると、スタック領域３２をオーバフローして
しまい、メモリ３１内の隣接する領域に格納された他の
データを破壊する。これは、マイクロプロセッサ１は記
憶しているスタックポインタ３３のみによりスタック動
作し、スタックサイズを意識しないためである。スタッ
クオーバフローによるデータ破壊は、発見されにくいた
め、その間にシステム全体に障害が波及する危険性があ
る。
【０００９】スタックオーバフローを検出する方法とし
ては、プログラムによりスタック領域３２の境界にあら
かじめ特定データパターンを設定しておき、随時リード
して書き変わっていることを検出するやり方がある。
ては、プログラムによりスタック領域３２の境界にあら
かじめ特定データパターンを設定しておき、随時リード
して書き変わっていることを検出するやり方がある。
【００１０】続いて、マイクロプロセッサ・メモリＩ／
Ｆ回路２の動作を説明する。
Ｆ回路２の動作を説明する。
【００１１】マイクロプロセッサ１がスタックに情報を
ライトしようとして、アドレスバス１１にスタックのア
ドレスを送出してアクセスすると、マイクロプロセッサ
・メモリΙ／Ｆ回路２はアドレスをデコードし、メモリ
装置３のアドレスであれば、メモリ装置３に対してメモ
リアクセス信号２１を送出し、ライトを行う。また、マ
イクロプロセッサ・メモリＩ／Ｆ回路２はマイクロプロ
セッサ１にデータ転送終了信号２２を送出し、スタック
へのライトが正常に終了したことを通知する。
ライトしようとして、アドレスバス１１にスタックのア
ドレスを送出してアクセスすると、マイクロプロセッサ
・メモリΙ／Ｆ回路２はアドレスをデコードし、メモリ
装置３のアドレスであれば、メモリ装置３に対してメモ
リアクセス信号２１を送出し、ライトを行う。また、マ
イクロプロセッサ・メモリＩ／Ｆ回路２はマイクロプロ
セッサ１にデータ転送終了信号２２を送出し、スタック
へのライトが正常に終了したことを通知する。
【００１２】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のインターフェース回路にあっては、スタック
オーバフローを検出する方法として、プログラムにより
スタック領域３２の境界にあらかじめ特定データパター
ンを設定しておき、随時リードして書き変わっているこ
とを検出していたため、プログラムによるスタックオー
バフロー検出では、即時性に欠けるという問題点があ
り、即時性を上げるためにスタック領域境界のデータパ
ターンチェックの頻度を上げると、装置の処理能力に大
きく影響するという問題点があった。
うな従来のインターフェース回路にあっては、スタック
オーバフローを検出する方法として、プログラムにより
スタック領域３２の境界にあらかじめ特定データパター
ンを設定しておき、随時リードして書き変わっているこ
とを検出していたため、プログラムによるスタックオー
バフロー検出では、即時性に欠けるという問題点があ
り、即時性を上げるためにスタック領域境界のデータパ
ターンチェックの頻度を上げると、装置の処理能力に大
きく影響するという問題点があった。
【００１３】本発明は、スタック領域のオーバフローを
迅速に検出することができ、システム全体への障害の波
及を最小限にすることができるインターフェース回路を
提供することを目的とする。
迅速に検出することができ、システム全体への障害の波
及を最小限にすることができるインターフェース回路を
提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明に係るインターフ
ェース回路は、マイクロプロセッサとメモリ装置のイン
タフェース回路において、スタック領域の境界アドレス
を記憶する境界アドレス記憶手段と、境界アドレスとマ
イクロプロセッサのアクセスアドレスを比較して境界を
超えたことを検出する比較手段とを備え、比較手段が、
境界アドレス記憶手段に記憶された境界アドレスとマイ
クロプロセッサのアクセスアドレスとを比較し、境界を
超えたときにスタックのオーバフロー検出とするように
構成する。
ェース回路は、マイクロプロセッサとメモリ装置のイン
タフェース回路において、スタック領域の境界アドレス
を記憶する境界アドレス記憶手段と、境界アドレスとマ
イクロプロセッサのアクセスアドレスを比較して境界を
超えたことを検出する比較手段とを備え、比較手段が、
境界アドレス記憶手段に記憶された境界アドレスとマイ
クロプロセッサのアクセスアドレスとを比較し、境界を
超えたときにスタックのオーバフロー検出とするように
構成する。
【００１５】さらに、上記インタフェース回路が、マイ
クロプロセッサがスタック領域の境界アドレスを設定し
ておくとともに、該境界アドレスを該マイクロプロセッ
サのアクセスアドレスが超えたとき、スタックのオーバ
フローと認識して、そのアクセスをバスエラー終了させ
るように構成してもよい。
クロプロセッサがスタック領域の境界アドレスを設定し
ておくとともに、該境界アドレスを該マイクロプロセッ
サのアクセスアドレスが超えたとき、スタックのオーバ
フローと認識して、そのアクセスをバスエラー終了させ
るように構成してもよい。
【００１６】
【発明の実施の形態】本発明に係るインターフェース回
路は、マイクロコンピュータ等のインターフェース回路
に適用することができる。
路は、マイクロコンピュータ等のインターフェース回路
に適用することができる。
【００１７】図１は本発明の実施形態に係るインターフ
ェース回路の構成図である。図１に示すインターフェー
ス回路は、マイクロプロセッサとメモリ装置のインタフ
ェース回路に適用した例である。なお、この図１では図
２と同一又は対応する要素は同一の符号を付している。
ェース回路の構成図である。図１に示すインターフェー
ス回路は、マイクロプロセッサとメモリ装置のインタフ
ェース回路に適用した例である。なお、この図１では図
２と同一又は対応する要素は同一の符号を付している。
【００１８】図１はマイクロプロセッサとメモリ装置の
インタフェース回路（Ｉ／Ｆ回路）を示す図であり、図
１において、１はマイクロプロセッサ、２はマイクロプ
ロセッサ１とメモリ装置を接続するインタフェース回路
（Ｉ／Ｆ回路）５０、３はＤＲＡＭ等のメモリ装置であ
り、マイクロプロセッサ１、Ｉ／Ｆ回路５０及びメモリ
装置３は、アドレスバス１１及びデータバス１２に接続
される。
インタフェース回路（Ｉ／Ｆ回路）を示す図であり、図
１において、１はマイクロプロセッサ、２はマイクロプ
ロセッサ１とメモリ装置を接続するインタフェース回路
（Ｉ／Ｆ回路）５０、３はＤＲＡＭ等のメモリ装置であ
り、マイクロプロセッサ１、Ｉ／Ｆ回路５０及びメモリ
装置３は、アドレスバス１１及びデータバス１２に接続
される。
【００１９】上記マイクロプロセッサ１とメモリ装置３
を接続するインタフェース回路（Ｉ／Ｆ回路）５０は、
デコーダ５１、アドレスレジスタ５２（境界アドレス記
憶手段）及び比較回路５３（比較手段）から構成され
る。
を接続するインタフェース回路（Ｉ／Ｆ回路）５０は、
デコーダ５１、アドレスレジスタ５２（境界アドレス記
憶手段）及び比較回路５３（比較手段）から構成され
る。
【００２０】上記デコーダ５１は、アドレスデータをデ
コードしてメモリアクセス信号６１としてメモリ装置３
に送出するとともに、比較回路５３からのメモリアクセ
ス抑止信号６４を受けるとメモリアクセス信号６１の送
出を停止する。
コードしてメモリアクセス信号６１としてメモリ装置３
に送出するとともに、比較回路５３からのメモリアクセ
ス抑止信号６４を受けるとメモリアクセス信号６１の送
出を停止する。
【００２１】上記アドレスレジスタ５２は、スタック領
域の境界を示すアドレス値をスタック領域境界アドレス
値６３として格納する。
域の境界を示すアドレス値をスタック領域境界アドレス
値６３として格納する。
【００２２】上記比較回路５３は、マイクロプロセッサ
１がアドレスバス１１に送出するアドレスを常時、スタ
ック領域境界アドレス値６３と比較する。
１がアドレスバス１１に送出するアドレスを常時、スタ
ック領域境界アドレス値６３と比較する。
【００２３】すなわち、マイクロプロセッサ１、デコー
ダ５１、比較回路５３及びメモリ装置３は、アドレスバ
ス１１により接続され、マイクロプロセッサ１、アドレ
スレジスタ５２及びメモリ装置３はデータバス１２によ
り接続される。また、メモリ装置３にはデコーダ５１か
らメモリアクセス信号６１が出力され、デコーダ５１か
らマイクロプロセッサ１にデータ転送終了信号６２が出
力される。
ダ５１、比較回路５３及びメモリ装置３は、アドレスバ
ス１１により接続され、マイクロプロセッサ１、アドレ
スレジスタ５２及びメモリ装置３はデータバス１２によ
り接続される。また、メモリ装置３にはデコーダ５１か
らメモリアクセス信号６１が出力され、デコーダ５１か
らマイクロプロセッサ１にデータ転送終了信号６２が出
力される。
【００２４】また、アドレスレジスタ５２から比較回路
５３にはスタック領域境界アドレス値６３が出力され、
デコーダ５１には比較回路５３からメモリアクセス抑止
信号６４が出力され、さらにマイクロプロセッサ１には
比較回路５３からバスエラー信号６５が出力される。
５３にはスタック領域境界アドレス値６３が出力され、
デコーダ５１には比較回路５３からメモリアクセス抑止
信号６４が出力され、さらにマイクロプロセッサ１には
比較回路５３からバスエラー信号６５が出力される。
【００２５】なお、実際にはマイクロプロセッサ１のア
クセスにはストローブ信号等他に多くの信号が関係する
が、直接の関係がないため省略している。
クセスにはストローブ信号等他に多くの信号が関係する
が、直接の関係がないため省略している。
【００２６】以下、上述のように構成されたマイクロプ
ロセッサ１とメモリ装置３を接続するインタフェース回
路（Ｉ／Ｆ回路）５０の動作を説明する。
ロセッサ１とメモリ装置３を接続するインタフェース回
路（Ｉ／Ｆ回路）５０の動作を説明する。
【００２７】まず、マイクロプロセッサ１は初期設定時
に、アドレスレジスタ５２にスタック領域の境界を示す
アドレスをデータバス１２を介して設定しておく。アド
レスレジスタ５２は設定された値をスタック領域境界ア
ドレス値６３として比較回路５３に送出する。
に、アドレスレジスタ５２にスタック領域の境界を示す
アドレスをデータバス１２を介して設定しておく。アド
レスレジスタ５２は設定された値をスタック領域境界ア
ドレス値６３として比較回路５３に送出する。
【００２８】比較回路５３では、マイクロプロセッサ１
がアドレスバス１１に送出するアドレスを常時、スタッ
ク領域境界アドレス値６３と比較している。ここで、想
定していた以上に複数の例外が同時に発生すると、スタ
ック領域をオーバフローするため、マイクロプロセッサ
１のアドレスがスタック領域境界アドレス値６３を超
え、比較回路５３はデコーダ５１へメモリアクセス抑止
信号６４を送出する。
がアドレスバス１１に送出するアドレスを常時、スタッ
ク領域境界アドレス値６３と比較している。ここで、想
定していた以上に複数の例外が同時に発生すると、スタ
ック領域をオーバフローするため、マイクロプロセッサ
１のアドレスがスタック領域境界アドレス値６３を超
え、比較回路５３はデコーダ５１へメモリアクセス抑止
信号６４を送出する。
【００２９】デコーダ５１では、比較回路５３からのメ
モリアクセス抑止信号６４を受けてメモリアクセス信号
６１がメモリ装置３に送出されるのを抑止するととも
に、比較回路５３はマイクロプロセッサ１にバスエラー
信号６５を送出してメモリアクセスが正常に終了しなか
ったことを通知する。
モリアクセス抑止信号６４を受けてメモリアクセス信号
６１がメモリ装置３に送出されるのを抑止するととも
に、比較回路５３はマイクロプロセッサ１にバスエラー
信号６５を送出してメモリアクセスが正常に終了しなか
ったことを通知する。
【００３０】このように、Ｉ／Ｆ回路５０は、マイクロ
プロセッサ１がアドレスバス１１に送出するアドレスを
常時、スタック領域境界アドレス値６３と比較すること
によってチェックし、想定していた以上に複数の例外が
同時に発生すると、比較回路５３がデコーダ５１へメモ
リアクセス抑止信号６４を送出してメモリアクセス信号
６１が送出されるのを抑止するとともに、マイクロプロ
セッサ１にバスエラー信号６５を送出してメモリアクセ
スが正常に終了しなかったことを通知する。
プロセッサ１がアドレスバス１１に送出するアドレスを
常時、スタック領域境界アドレス値６３と比較すること
によってチェックし、想定していた以上に複数の例外が
同時に発生すると、比較回路５３がデコーダ５１へメモ
リアクセス抑止信号６４を送出してメモリアクセス信号
６１が送出されるのを抑止するとともに、マイクロプロ
セッサ１にバスエラー信号６５を送出してメモリアクセ
スが正常に終了しなかったことを通知する。
【００３１】以上説明したように、本実施形態に係るマ
イクロプロセッサ１とメモリ装置３を接続するインタフ
ェース回路（Ｉ／Ｆ回路）５０は、アドレスデータをデ
コードしてメモリアクセス信号６１としてメモリ装置３
に送出するとともに、比較回路５３からのメモリアクセ
ス抑止信号６４を受けるとメモリアクセス信号６１の送
出を停止するデコーダ５１と、スタック領域の境界を示
すアドレス値をスタック領域境界アドレス値６３として
格納するアドレスレジスタ５２と、マイクロプロセッサ
１がアドレスバス１１アドレスに送出するアドレスを常
時、スタック領域境界アドレス値６３と比較する比較回
路５３とを備え、マイクロプロセッサ１がスタック領域
の境界アドレスを設定しておくとともに、設定した境界
アドレスをマイクロプロセッサ１のアクセスアドレスが
超えたとき、スタックのオーバフローと認識して、その
アクセスをバスエラー終了させるようにしているので、
スタック領域をオーバフローしたことを迅速に検出する
ことができ、その時点でマイクロプロセッサ１を停止す
る等を行うことにより、システム全体への障害の波及を
最小限にすることができる。また、本実施形態によるス
タックオーバフロー検出方法はプログラムによらないの
で、装置の処理能力を減少させずに、信頼性を向上する
ことができる。
イクロプロセッサ１とメモリ装置３を接続するインタフ
ェース回路（Ｉ／Ｆ回路）５０は、アドレスデータをデ
コードしてメモリアクセス信号６１としてメモリ装置３
に送出するとともに、比較回路５３からのメモリアクセ
ス抑止信号６４を受けるとメモリアクセス信号６１の送
出を停止するデコーダ５１と、スタック領域の境界を示
すアドレス値をスタック領域境界アドレス値６３として
格納するアドレスレジスタ５２と、マイクロプロセッサ
１がアドレスバス１１アドレスに送出するアドレスを常
時、スタック領域境界アドレス値６３と比較する比較回
路５３とを備え、マイクロプロセッサ１がスタック領域
の境界アドレスを設定しておくとともに、設定した境界
アドレスをマイクロプロセッサ１のアクセスアドレスが
超えたとき、スタックのオーバフローと認識して、その
アクセスをバスエラー終了させるようにしているので、
スタック領域をオーバフローしたことを迅速に検出する
ことができ、その時点でマイクロプロセッサ１を停止す
る等を行うことにより、システム全体への障害の波及を
最小限にすることができる。また、本実施形態によるス
タックオーバフロー検出方法はプログラムによらないの
で、装置の処理能力を減少させずに、信頼性を向上する
ことができる。
【００３２】なお、本実施形態では、インターフェース
回路をマイクロプロセッサとメモリ装置のインタフェー
ス回路に適用しているが、マイクロプロセッサがスタッ
ク動作を行う装置であればすべて適用可能であり、マイ
クロコンピュータ等に組み込まれる回路の一部であって
もよい。
回路をマイクロプロセッサとメモリ装置のインタフェー
ス回路に適用しているが、マイクロプロセッサがスタッ
ク動作を行う装置であればすべて適用可能であり、マイ
クロコンピュータ等に組み込まれる回路の一部であって
もよい。
【００３３】また、上記インターフェース回路を構成す
るデコーダやレジスタ、比較回路の数、種類接続状態な
どは前述した上述の実施形態に限られないことは言うま
でもない。
るデコーダやレジスタ、比較回路の数、種類接続状態な
どは前述した上述の実施形態に限られないことは言うま
でもない。
【００３４】
【発明の効果】本発明に係るインターフェース回路で
は、スタック領域の境界アドレスを記憶する境界アドレ
ス記憶手段と、境界アドレスとマイクロプロセッサのア
クセスアドレスを比較して境界を超えたことを検出する
比較手段とを備え、比較手段が、境界アドレス記憶手段
に記憶された境界アドレスとマイクロプロセッサのアク
セスアドレスとを比較し、境界を超えたときにスタック
のオーバフロー検出とするように構成しているので、ス
タック領域のオーバフローを迅速に検出することがで
き、システム全体への障害の波及を最小限にすることが
できる。
は、スタック領域の境界アドレスを記憶する境界アドレ
ス記憶手段と、境界アドレスとマイクロプロセッサのア
クセスアドレスを比較して境界を超えたことを検出する
比較手段とを備え、比較手段が、境界アドレス記憶手段
に記憶された境界アドレスとマイクロプロセッサのアク
セスアドレスとを比較し、境界を超えたときにスタック
のオーバフロー検出とするように構成しているので、ス
タック領域のオーバフローを迅速に検出することがで
き、システム全体への障害の波及を最小限にすることが
できる。
【図１】本発明を適用した実施形態に係るインターフェ
ース回路の構成を示すブロック図である。
ース回路の構成を示すブロック図である。
【図２】従来のインターフェース回路の構成を示すブロ
ック図である。
ック図である。
【図３】従来のインターフェース回路のスタック領域を
説明するための図である。
説明するための図である。
１ マイクロプロセッサ、３ メモリ装置、１１ アド
レスバス、１２ データバス、５０ インタフェース回
路（Ｉ／Ｆ回路）、５１ デコーダ、５２ アドレスレ
ジスタ（境界アドレス記憶手段）、５３ 比較回路（比
較手段）、６１メモリアクセス信号、６２ データ転送
終了信号、６３ スタック領域境界アドレス値、６４
メモリアクセス抑止信号、６５ バスエラー信号
レスバス、１２ データバス、５０ インタフェース回
路（Ｉ／Ｆ回路）、５１ デコーダ、５２ アドレスレ
ジスタ（境界アドレス記憶手段）、５３ 比較回路（比
較手段）、６１メモリアクセス信号、６２ データ転送
終了信号、６３ スタック領域境界アドレス値、６４
メモリアクセス抑止信号、６５ バスエラー信号
Claims (2)
- 【請求項１】 マイクロプロセッサとメモリ装置のイン
タフェース回路において、 スタック領域の境界アドレスを記憶する境界アドレス記
憶手段と、 前記境界アドレスと前記マイクロプロセッサのアクセス
アドレスを比較して境界を超えたことを検出する比較手
段とを備え、 前記比較手段が、前記境界アドレス記憶手段に記憶され
た境界アドレスと前記マイクロプロセッサのアクセスア
ドレスとを比較し、境界を超えたときにスタックのオー
バフロー検出としたことを特徴とするインターフェース
回路。 - 【請求項２】 さらに、上記請求項１記載のインタフェ
ース回路において、 前記マイクロプロセッサがスタック領域の境界アドレス
を設定しておくとともに、該境界アドレスを該マイクロ
プロセッサのアクセスアドレスが超えたとき、スタック
のオーバフローと認識して、そのアクセスをバスエラー
終了させるようにしたことを特徴とするインターフェー
ス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10594396A JPH09293020A (ja) | 1996-04-26 | 1996-04-26 | インターフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10594396A JPH09293020A (ja) | 1996-04-26 | 1996-04-26 | インターフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09293020A true JPH09293020A (ja) | 1997-11-11 |
Family
ID=14420939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10594396A Withdrawn JPH09293020A (ja) | 1996-04-26 | 1996-04-26 | インターフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09293020A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6647475B2 (en) * | 2000-08-25 | 2003-11-11 | Fujitsu Limited | Processor capable of enabling/disabling memory access |
| JP2009157542A (ja) * | 2007-12-26 | 2009-07-16 | Nec Electronics Corp | 情報処理装置及びそのスタックポインタ更新方法 |
| JP2013148999A (ja) * | 2012-01-18 | 2013-08-01 | Okuma Corp | 制御装置 |
| CN103745153A (zh) * | 2013-12-30 | 2014-04-23 | 北京控制工程研究所 | 一种航天器软件空间使用安全性检查方法 |
-
1996
- 1996-04-26 JP JP10594396A patent/JPH09293020A/ja not_active Withdrawn
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|---|---|---|---|---|
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| CN103745153B (zh) * | 2013-12-30 | 2015-07-08 | 北京控制工程研究所 | 一种航天器软件空间使用安全性检查方法 |
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