JPS6142033A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプログラムにより制御される情報処理
装置に関し、特にマイクロ命令読出し時の障害回復に関
するものである。

マイクロプログラムにより制御される情報処理装置では
、制御記憶に格納されたマイクロ命令毎にエラー訂正符
号を付加すると共に、制御記憶よりマイクロ命令を読み
出した時にエラー検出回路でエラーが検出されると、そ
れが訂正可能エラーであるならばエラー訂正回路で訂正
する方法が取られ、装置の信頼性向上に寄与している。

〔従来の技術〕

従来、エラー検出回路とエラー訂正回路の構成には次の
２つの方法が取られていた。

第２図は第１の従来例の構成を示したブロック図で、１
１は制御記憶、１２はアドレスレジスタ。

１３はエラー訂正回路、１４はエラー検出回路。

１５はマイクロ命令レジスタを示す。次に、第１の従来
例の動作について説明すると、先ず、エラー検出回路１
４は、制御記憶１１から読み出されたマイクロ命令に訂
正可能エラーを検出したとき。

エラー訂正回路１３にエラー訂正を指示する。そして、
エラー訂正回路１３でエラー訂正されたマイクロ命令が
マイクロ命令レジスタ１５に設定される。これらの動作
はマイクロプログラム制御回路（図示せず）で制御され
る。

第３図は第２の従来例の構成を示したブロック図で、第
２図と同様の機能を有するブロックには同一符号を付し
である。次に、第２の従来例の動作について説明すると
、先ず、制御記憶１１から読み出されたマイクロ命令は
マイクロ命令レジスタ１５に設定される。エラー検出回
路１４はマイクロ命令レジスタ１５の内容をチェックし
、訂正可能エラーを検出すると、マイクロ命令の実行を
抑止すると共にエラー訂正回路１３にエラー訂正を指示
する。そしてエラー訂正回路１３でエラー訂正されたマ
イクロ命令がマイクロ命令レジスタ１５に再設定される
。これらの動作はマイクロプログラム制御回路（図示せ
ず）で制御される。

〔発明が解決しようとする問題点〕

第１の従来例では、マイクロ命令がエラーの有無に関係
なくエラー訂正回路１３を経由してマイクロ命令レジス
タ１５に設定されるため、アドレスレジスタ１２から制
御記憶１１．エラー訂正回路１３を経由してマイクロ命
令レジスタ１５に散るまでの遅延時間が長くなシ、従っ
てシステムクロックの高速性を要求される高速情報処理
装置には使用できないという欠点があった。

一方、第２の従来例では、エラー検出回路１４でエラー
が検出されない場合、マイクロ命令レジスタ１５の内容
をチェックするだけなので、前記ｉｔの従来例の欠点が
解決される。しかしながら。

エラーが検出された場合のマイクロ命令の実行時間は、
マイクロ命令の実行を一旦抑止しエラー訂正されたマイ
クロ命令をマイクロ命令レノスタ１５ＦＣ再設定しなけ
ればならないため、エラーが検出されない場合のマイク
ロ命令の実行時間の数倍要する。そのため制御記憶のマ
イクロ命令Ｋ　一度エラーが発生すると、そのエラ一部
分を使用するマイクロプログラムはいつも性能低下をひ
きおこす。また、エラーのとき制御記憶の内容を再書き
込みしても、そのエラーが制御記憶の固定障害であるな
らば前記と同様の性能低下をひきおこすという欠点があ
った。

〔問題点を解決するための手段〕

本発明による情報処理装置は、アドレスにより記憶位置
が指定されると格納されているマイクロ命令が読み出さ
れる第１の制御記憶と、マイクロ命令読出し時にエラー
を検出し、エラー通知信号を発生するエラー検出回路と
、前記エラー通知信号を受けて前記マイクロ命令のエラ
ーを訂正するエラー訂正回路とを備えた情報処理装置に
おいて。

エラー訂正された少なくとも１つのマイクロ命令を格納
するマイクロ命令記憶部と該格納されたマイクロ命令の
アドレスを格納するアドレス記憶部とを有し、前記アド
レスにより前記アトＶス記憶部を調べて一致したアドレ
スがあれば一致信号を発生すると共に前記マイクロ命令
記憶部の対応した記憶位置よりマイクロ命令が読み出さ
れる第２の制御記憶と、前記第１の制御記憶と前記第２
の制御記憶のいずれか一方のマイクロ命令を選択し。

前記一致信号を受けると前記第２の制御記憶より読み出
されたマイクロ命令を選択し、出力する切替回路と、前
記エラー通知信号を受けるとエラー発生状況に関する情
報を送出すると共に、修正指示を受けると前記第２の制
御記憶に前記エラー訂正回路で訂正されたマイクロ命令
とそのアドレスを書き込むよう制御する制御手段と、前
記エラー発生状況に関する情報を受けて前記エラー訂正
されたマイクロ命令を前記第２の制御記憶に格納すべき
であるか否かを診断し、格納すべきであると診断したと
きに前記修正指示を出力する診断手段とを備え、エラー
発生による装置の性能低下を少なくすることができるこ
とを特徴とする。

〔実施例〕

以下２本発明の実施例について図面を参照して説明する
。

第１図は本発明による情報処理装置の一実施例の構成を
示したブロック図で、障害の発生状況を診断し対策を指
示する診断装置１００とマイクロプログラム制御装置２
００を備えている。マイクロプログラム制御装置２００
は、第１の制御記憶１１、アドレスレジスタ１２．エラ
ー訂正回路１３、エラー検出回路１４．第１のマイクロ
命令レジスタ１５．マイクロプログラム制御回路１６゜
ヒストリレジスタ１フ、第２の制御記憶１８．第２のマ
イクロ命令レジスタ１９及び切替回路２０を備えている
。また、第２の制御記憶１８はアドレス記憶部１８ａと
これに対応したマイクロ命令を格納するマイクロ命令記
憶部１８ｂに分けられている。また２図にはマイクロプ
ログラム制御回路１６からの制御信号を省略している。

以下に、第１の制御記憶ｌｌ内にエラー訂正可能なエラ
ーが発生した場合の動作について説明する。

アドレスレジスタ１２にアドレスが設定さレルと第１の
制御記憶１１よりマイクロ命令が読み出され、第１のマ
イクロ命令レジスタ１５に設定される。エラー検出回路
１４は、エラー訂正可能なエラーを検出するとエラー訂
正回路１３にエラー訂正を指示するとともに、マイクロ
プログラム制御回路１６に障害処理要求を出し、その周
期でのマイクロ命令の実行を抑止する。マイクロプログ
ラム制御回路１６はエラーを検出したことをヒストリレ
ソスタ１７に記憶する。なお、ヒストリレノスタ１７は
エラー検出回数を記憶する部分を含んでいる。障害処理
要求を受けたマイクロプログラム制御回路１６は１診断
装置１００に対し障害情報（例えばエラーアドレス、エ
ラー回数等）を報告する。報告を受けた診断装置１００
は、障害情報を解析し、エラー発生が頻繁であり性能低
下の影響が無視できないと判断した時９例えばエラー発
生頻度が予め定められた値以上になった時。

マイクロプログラム制御回路１６に対し修正指示を出す
。修正指示を受けたマイクロプログラム制御回路１６は
、第２の制御記憶１８の空きエントリをさがし、そのマ
イクロ命令記憶部１８ｂにエラー訂正回路１３でエラー
訂正されたマイクロ命令を、またアドレス記憶部１８ａ
にアドレスレ・ノスタ１２のアドレスを格納するよう制
御する。

今までの説明では第２の制御記憶１８の動作については
特に説明しなかったが、以下に第１の制御記憶１１と第
２の制御記憶１８の動作について一緒に説明する。

アドレスレジスタ１２にアドレスが設定されると第１の
制御記憶１１よりマイクロ命令が読み出され、第１のマ
イクロ命令レジスタ１５に設定される。これらの動作と
並行して第２の制御記憶１８のアドレス記憶部１８＆が
調べられ、アドレスレジスタ１２の内容と一致するアド
レスが存在するとき一致信号を発生すると共て、これに
対応するマイクロ命令記憶部１８ｂよりマイクロ命令が
読み出され、第２のマイクロ命令レジスタ１９に設定さ
れる。一致信号が発生すると、エラー検出回路１４によ
るエラー検出は抑止され、また切替回路２０は第２のマ
イクロ命令レジスタ１９の内容を選択し、出力する。

上記実施例では第２のマイクロ命令レジスタ１９に対す
るエラー検出回路とエラー訂正回路を省略して説明した
が、これらにエラー検出回路１４とエラー訂正回路１３
と同様のものを付加することができることはいうまでも
ない。また、上記実施例では第１の制御記憶のエラー発
生頻度がある予め定められた値以上になった場合、訂正
されたマイクロ命令を第２の制御記憶に書き込むよう構
成しているが２診断装置が第１の制御記憶のエラー発生
が性能に大きな影響を与えると判断する基準はそれだけ
に限定されないのはいうまでもない。

〔発明の効果〕

以上の説明で明らかなように１本発明によれば。

第１の制御記憶のエラー発生が性能に大きな影響を与え
ると判断した場合、エラー訂正されたマイクロ命令を第
２の制御記憶に書き込み、以後このマイクロ命令は第２
の制御記憶より読み出すよう構成することにより、エラ
ー発生による性能低下を一時的なものとすることができ
るという効果がある。

【図面の簡単な説明】

第１図は本発明による情報処理装置の一実施例の構成を
示したブロック図、第２図は従来の情報処理装置の構成
を示したプロ、り図、第３図は他の従来の情報処理装置
の構成を示したプロ、り図である。 １１・・・制御記憶（第１の制御記憶）、１２・・・ア
ドレスレジスタ、１３・・・エラー訂正回路、１４・・
・エラー検出回路、１５・・・マイクロ命令レジスタ（
第１のマイクロ命令レジスタ）、１６・・・マイクロプ
ログラム制御回路、１７・・・ヒストリレジスタ。 １８・・・第２の制御記憶、１８ｍ・・・アドレス記憶
部。 １８ｂ・・・マイクロ命令記憶部、１９・・・第２のマ
イクロ命令レジスタ、２０・・・切替回路、１００・・
・診断装置、２００・・・マイクロプログラム制御装置
。

Claims (1)

【特許請求の範囲】
1. １、アドレスにより記憶位置が指定されると格納されて
   いるマイクロ命令が読み出される第１の制御記憶と、マ
   イクロ命令読出し時にエラーを検出し、エラー通知信号
   を発生するエラー検出回路と、前記エラー通知信号を受
   けて前記マイクロ命令のエラーを訂正するエラー訂正回
   路とを備えた情報処理装置において、エラー訂正された
   少なくとも１つのマイクロ命令を格納するマイクロ命令
   記憶部と該格納されたマイクロ命令のアドレスを格納す
   るアドレス記憶部とを有し、前記アドレスにより前記ア
   ドレス記憶部を調べて一致したアドレスがあれば一致信
   号を発生すると共に前記マイクロ命令記憶部の対応した
   記憶位置よりマイクロ命令が読み出される第２の制御記
   憶と、前記第１の制御記憶と前記第２の制御記憶のいず
   れか一方のマイクロ命令を選択し、前記一致信号を受け
   ると前記第２の制御記憶より読み出されたマイクロ命令
   を選択し、出力する切替回路と、前記エラー通知信号を
   受けるとエラー発生状況に関する情報を送出すると共に
   、修正指示を受けると前記第２の制御記憶に前記エラー
   訂正回路で訂正されたマイクロ命令とそのアドレスを書
   き込むよう制御する制御手段と、前記エラー発生状況に
   関する情報を受けて前記エラー訂正されたマイクロ命令
   を前記第２の制御記憶に格納すべきであるか否かを診断
   し、格納すべきであると診断したときに前記修正指示を
   出力する診断手段とを備えていることを特徴とする情報
   処理装置。