JPH0335327A - 多数決障害処理装置 - Google Patents
多数決障害処理装置Info
- Publication number
- JPH0335327A JPH0335327A JP1170089A JP17008989A JPH0335327A JP H0335327 A JPH0335327 A JP H0335327A JP 1170089 A JP1170089 A JP 1170089A JP 17008989 A JP17008989 A JP 17008989A JP H0335327 A JPH0335327 A JP H0335327A
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- JP
- Japan
- Prior art keywords
- processor
- circuit
- processors
- correct
- contents
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims abstract description 7
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多数決障害処理装置に関し、特に複数のプロセ
ッサを並列に動作させ多数決によってデータを処理する
計算機システムにおける、プロセッサの出力データに不
一致が生じたときに障害処従来の多数決障害処理装置で
は、並列に動作しているプロセッサの出力データに多数
決による不一致が生じたことを検知した場合には、直ち
にプロセッサの処理を中断させ、正しいデータを出力し
たと判断されたプロセッサの内の一つのプロセッサの内
部レジスタの内容を読出して主記憶装置に書込み、すべ
てのプロセッサの内部レジスタをリセットした後、主記
憶装置に書込まれた正しいプロセッサの内部レジスタの
内容で、すべてのプロセッサの内部レジスタの内容を書
替えた後、計算処理を再開させていた。
ッサを並列に動作させ多数決によってデータを処理する
計算機システムにおける、プロセッサの出力データに不
一致が生じたときに障害処従来の多数決障害処理装置で
は、並列に動作しているプロセッサの出力データに多数
決による不一致が生じたことを検知した場合には、直ち
にプロセッサの処理を中断させ、正しいデータを出力し
たと判断されたプロセッサの内の一つのプロセッサの内
部レジスタの内容を読出して主記憶装置に書込み、すべ
てのプロセッサの内部レジスタをリセットした後、主記
憶装置に書込まれた正しいプロセッサの内部レジスタの
内容で、すべてのプロセッサの内部レジスタの内容を書
替えた後、計算処理を再開させていた。
上述した従来の多数決障害処理装置では、プロセッサの
出力データに多数決による不一致が生じたことを検知し
た場合には、正しいと判断されたプロセッサの内部レジ
スタの内容を主記憶装置に書込み、すべてのプロセッサ
の内部レジスタをリセットした後、すべてのプロセッサ
の内部レジスタの内容を、主記憶装置に書込まれた正し
いプロセッサの内部レジスタの内容で書替えているので
、処理中断から処理再開までの障害処理に時間がかかり
、リアルタイム処理等の迅速な応答を必要とするシステ
ムでは対応できないという欠点がある。
出力データに多数決による不一致が生じたことを検知し
た場合には、正しいと判断されたプロセッサの内部レジ
スタの内容を主記憶装置に書込み、すべてのプロセッサ
の内部レジスタをリセットした後、すべてのプロセッサ
の内部レジスタの内容を、主記憶装置に書込まれた正し
いプロセッサの内部レジスタの内容で書替えているので
、処理中断から処理再開までの障害処理に時間がかかり
、リアルタイム処理等の迅速な応答を必要とするシステ
ムでは対応できないという欠点がある。
本発明の目的は、障害処理時間を短縮することによって
、このような従来の欠点を除く多数決障害処理装置を提
供することにある。
、このような従来の欠点を除く多数決障害処理装置を提
供することにある。
本発明の多数決障害処理装置は、複数のプロセッサから
の出力データを多数決判定し不一致が生じたときに誤り
を生じた誤りプロセッサの内部レジスタの内容を正しい
プロセッサの内部レジスタの内容で書替える処理を行う
多数決障害処理装置において、前記複数のプロセッサか
らの出力データを受け多数決により前記誤りプロセッサ
を検知すると共に複数の正しいプロセッサの内あらかじ
め定められた優先順位によって一つの前記正しいプロセ
ッサを検知する判定手段と、前記誤りプロセッサの内部
レジスタをリセットするリセット手段と、前記判定手段
によって検知された前記正しいプロセッサの内部レジス
タの内容を読出す読出し手段と、前記読出し手段によっ
て読出された内容を記憶する記憶手段と、前記判定手段
によって検知された前記誤りプロセッサの内部レジスタ
へ前記記憶手段に記憶された内容を書込む書込み手段と
をしている。
の出力データを多数決判定し不一致が生じたときに誤り
を生じた誤りプロセッサの内部レジスタの内容を正しい
プロセッサの内部レジスタの内容で書替える処理を行う
多数決障害処理装置において、前記複数のプロセッサか
らの出力データを受け多数決により前記誤りプロセッサ
を検知すると共に複数の正しいプロセッサの内あらかじ
め定められた優先順位によって一つの前記正しいプロセ
ッサを検知する判定手段と、前記誤りプロセッサの内部
レジスタをリセットするリセット手段と、前記判定手段
によって検知された前記正しいプロセッサの内部レジス
タの内容を読出す読出し手段と、前記読出し手段によっ
て読出された内容を記憶する記憶手段と、前記判定手段
によって検知された前記誤りプロセッサの内部レジスタ
へ前記記憶手段に記憶された内容を書込む書込み手段と
をしている。
次に図面を参照して本発明を説明する。
第１図は本発明の多数決障害処理装置の一実施例を示す
ブロック図である。複数のプロセッサ１．２．３は、同
時に同一の計算処理を実行しており、プロセッサ１，２
．３の各出力データは、データ線１１，１２．１３を介
してそれぞれ多数決障害処理装置４に供給されている。
ブロック図である。複数のプロセッサ１．２．３は、同
時に同一の計算処理を実行しており、プロセッサ１，２
．３の各出力データは、データ線１１，１２．１３を介
してそれぞれ多数決障害処理装置４に供給されている。
また、プロセッサ１，２．３はコントロール線２１，２
２゜２３を介して多数決障害処理装置４から指示信号を
それぞれ受けて制御される。多数決障害処理装置４は、
判定回路５．リセット回路６．読出し回路７．バッファ
回路８および書込み回路９を有している。
２゜２３を介して多数決障害処理装置４から指示信号を
それぞれ受けて制御される。多数決障害処理装置４は、
判定回路５．リセット回路６．読出し回路７．バッファ
回路８および書込み回路９を有している。
判定回路５は、プロセッサ１．２．３からの出力データ
の多数決判定を行っており、正しいと判定したデータを
データ線３０を介して外部へ出力している。出力データ
に不一致が生じたことを検知した場合は、コントロール
線２１，２２．２３に処理中断指示信号を送出してプロ
セッサ１，２゜３の動作を中断させると共に、誤りの発
生したプロセッサを示す誤りプロセッサ識別信号３１を
リセット回ｉ１６．バッファ回路８および書込み回路９
へ送出する。また複数の正しいプロセッサの内、あらか
じめ定められた優先順位によって一つを選定して正しい
プロセッサを示す正常プロセッサ識別信号３３を、読出
し回路７およびバッファ回路８へ送出し、更に、リセッ
ト信号３４をリセット回路６へ送出する。
の多数決判定を行っており、正しいと判定したデータを
データ線３０を介して外部へ出力している。出力データ
に不一致が生じたことを検知した場合は、コントロール
線２１，２２．２３に処理中断指示信号を送出してプロ
セッサ１，２゜３の動作を中断させると共に、誤りの発
生したプロセッサを示す誤りプロセッサ識別信号３１を
リセット回ｉ１６．バッファ回路８および書込み回路９
へ送出する。また複数の正しいプロセッサの内、あらか
じめ定められた優先順位によって一つを選定して正しい
プロセッサを示す正常プロセッサ識別信号３３を、読出
し回路７およびバッファ回路８へ送出し、更に、リセッ
ト信号３４をリセット回路６へ送出する。
リセット回路６は、判定回路５からリセット信号３４を
受けると、誤りプロセッサ識別信号３１に従って、該当
する誤りプロセッサのコントロール線にリセット指示信
号を送出し、該当する誤りプロセッサの内部レジスタを
リセットさせ、リセット完了信号３５を読出し回路７へ
送出する。
受けると、誤りプロセッサ識別信号３１に従って、該当
する誤りプロセッサのコントロール線にリセット指示信
号を送出し、該当する誤りプロセッサの内部レジスタを
リセットさせ、リセット完了信号３５を読出し回路７へ
送出する。
読出し回路７は、リセット回路６からリセット完了信号
３５を受けると、判定回路５からの正常１０セッサ識別
信号３３に従って、該当する正しいプロセッサのコント
ロール線に、プロセッサの内部レジスタの内容を読出す
ための読出し指示信号を送出する。この読出し指示信号
にはプロセッサの内部レジスタの一つを指定するための
あらかじめ設定されたレジスタコードが含まれ、読出し
指示信号を送出する毎にあらかじめ定められた順序に従
って順次レジスタコードが変更される。正しいプロセッ
サはコントロール線から読出し指示信号を受けると、指
示された内部レジスタの内容をデータ線に出力する。読
出し回路７は読出し指示信号を送出した後、バッファ回
路８へ正しいプロセッサから出力されているデータを取
込むことを指示するライト信号３６を送出する。
３５を受けると、判定回路５からの正常１０セッサ識別
信号３３に従って、該当する正しいプロセッサのコント
ロール線に、プロセッサの内部レジスタの内容を読出す
ための読出し指示信号を送出する。この読出し指示信号
にはプロセッサの内部レジスタの一つを指定するための
あらかじめ設定されたレジスタコードが含まれ、読出し
指示信号を送出する毎にあらかじめ定められた順序に従
って順次レジスタコードが変更される。正しいプロセッ
サはコントロール線から読出し指示信号を受けると、指
示された内部レジスタの内容をデータ線に出力する。読
出し回路７は読出し指示信号を送出した後、バッファ回
路８へ正しいプロセッサから出力されているデータを取
込むことを指示するライト信号３６を送出する。
バッファ回路８は、正しいプロセッサの内部レジスタの
内容を取込むためのレジスタを有し、読出し回路７から
のライト信号３６を受けると、判定回路５からの正常プ
ロセッサ識別信号３３に従って、該当する正しいプロセ
ッサのデータ線に出力されているデータを所定のレジス
タへ取込み、ライト完了信号３８を書込み回路９へ出力
する。
内容を取込むためのレジスタを有し、読出し回路７から
のライト信号３６を受けると、判定回路５からの正常プ
ロセッサ識別信号３３に従って、該当する正しいプロセ
ッサのデータ線に出力されているデータを所定のレジス
タへ取込み、ライト完了信号３８を書込み回路９へ出力
する。
書込み回路９は、バッファ回路８からのライト完了信号
３８を受けると、バッファ回路８に取込まれたデータを
該当する誤りプロセッサのデータ線に送出することを指
示するリード信号３９をバッファ回路８に出力する。リ
ード信号３９を出力した後、判定回路５からの誤りプロ
セッサ識別信号３１で示された該当する誤りプロセッサ
のコントロール線に書込み指示信号を送出する。書込み
指示信号にはプロセッサの内部レジスタを指定するあら
かじめ設定されたレジスタコードが含まれており、書込
み指示信号を送出する毎にレジスタコードが順次変更さ
れる。誤りプロセッサはこの書込み指示信号を受けると
、データ線に送出されているデータを指定された内部レ
ジスタに順次書込む。
３８を受けると、バッファ回路８に取込まれたデータを
該当する誤りプロセッサのデータ線に送出することを指
示するリード信号３９をバッファ回路８に出力する。リ
ード信号３９を出力した後、判定回路５からの誤りプロ
セッサ識別信号３１で示された該当する誤りプロセッサ
のコントロール線に書込み指示信号を送出する。書込み
指示信号にはプロセッサの内部レジスタを指定するあら
かじめ設定されたレジスタコードが含まれており、書込
み指示信号を送出する毎にレジスタコードが順次変更さ
れる。誤りプロセッサはこの書込み指示信号を受けると
、データ線に送出されているデータを指定された内部レ
ジスタに順次書込む。
一方、バッファ回路８は、書込み回路９からのリード信
号３９を受けると、レジスタに取込んだデータを該当す
る誤りプロセッサのデータ線に送出し、リード完了信号
３７を読出し回路７へ送出する。読出し回路７は、バッ
ファ回路８がらのリード完了信号３７を受けると、正し
いプロセッサの次の内部レジスタの内容を読出すために
、次の読出し指示信号を送出する。
号３９を受けると、レジスタに取込んだデータを該当す
る誤りプロセッサのデータ線に送出し、リード完了信号
３７を読出し回路７へ送出する。読出し回路７は、バッ
ファ回路８がらのリード完了信号３７を受けると、正し
いプロセッサの次の内部レジスタの内容を読出すために
、次の読出し指示信号を送出する。
以下同様の動作を、読出し回路７．バッファ回路８．書
込み回路９が繰返えすことによって、誤りプロセッサの
内部レジスタの内容が正しいプロセッサの内部レジスタ
の内容に書替えられる。
込み回路９が繰返えすことによって、誤りプロセッサの
内部レジスタの内容が正しいプロセッサの内部レジスタ
の内容に書替えられる。
書替えが完了した時点で、書込み回路９は処理完了信号
３２を判定回路５へ送出する０判定回路５は処理完了信
号３２を受けると、実行再開を指示する信号をすべての
プロセッサのコントロール線２１．２２．２３へ送出し
て計算処理を再開させる。
３２を判定回路５へ送出する０判定回路５は処理完了信
号３２を受けると、実行再開を指示する信号をすべての
プロセッサのコントロール線２１．２２．２３へ送出し
て計算処理を再開させる。
なお、プロセッサの数が３以上であっても同様に動作さ
せることができることは明らかである。
せることができることは明らかである。
以上説明したように本発明の多数決障害処理装置によれ
ば、プロセッサの出力データに不一致が生じたことを検
知した場合には、誤りプロセッサに対してのみ、主記憶
装置を介さずに多数決障害処理装置に設けられたバッフ
ァ回路のレジスタを介して、内部レジスタの内容を正し
いプロセッサの内部レジスタの内容に高速度で書替える
ことができるので、処理中断から処理再開までの障害処
理時間を短縮できるという効果がある。
ば、プロセッサの出力データに不一致が生じたことを検
知した場合には、誤りプロセッサに対してのみ、主記憶
装置を介さずに多数決障害処理装置に設けられたバッフ
ァ回路のレジスタを介して、内部レジスタの内容を正し
いプロセッサの内部レジスタの内容に高速度で書替える
ことができるので、処理中断から処理再開までの障害処
理時間を短縮できるという効果がある。
第１図は本発明の多数決障害処理装置の一実施例を示す
ブロック図である。 １．２．３・・・プロセッサ、４・・・多数決障害処理
装置、５・・・判定回路、６・・・リセット回路、７・
・・読出し回路、８・・・バッファ回路、９・・・書込
み回路、１１．１２．１３・・・データ線、２１，２２
．２３・・・コントロール線、３０・・・データ線、３
１・・・誤りプロセッサ識別信号、３２・・・処理完了
信号、３３・・・正常プロセッサ識別信号、３４・・・
リセット信号、３５・・・リセット完了信号、３６・・
・ライト信号、３７・・・リード完了信号、３８・・・
ライト完了信号、３９・・・リード信号。
ブロック図である。 １．２．３・・・プロセッサ、４・・・多数決障害処理
装置、５・・・判定回路、６・・・リセット回路、７・
・・読出し回路、８・・・バッファ回路、９・・・書込
み回路、１１．１２．１３・・・データ線、２１，２２
．２３・・・コントロール線、３０・・・データ線、３
１・・・誤りプロセッサ識別信号、３２・・・処理完了
信号、３３・・・正常プロセッサ識別信号、３４・・・
リセット信号、３５・・・リセット完了信号、３６・・
・ライト信号、３７・・・リード完了信号、３８・・・
ライト完了信号、３９・・・リード信号。
Claims (1)
- 複数のプロセッサからの出力データを多数決判定し不一
致が生じたときに誤りを生じた誤りプロセッサの内部レ
ジスタの内容を正しいプロセッサの内部レジスタの内容
で書替える処理を行う多数決障害処理装置において、前
記複数のプロセッサからの出力データを受け多数決によ
り前記誤りプロセッサを検知すると共に複数の正しいプ
ロセッサの内あらかじめ定められた優先順位によって一
つの前記正しいプロセッサを検知する判定手段と、前記
判定手段によつて検知された前記誤りプロセッサの内部
レジスタをリセットするリセット手段と、前記判定手段
によつて検知された前記正しいプロセッサの内部レジス
タの内容を読出す読出し手段と、前記読出し手段によっ
て読出された内容を記憶する記憶手段と、前記判定手段
によって検知された前記誤りプロセッサの内部レジスタ
へ前記記憶手段に記憶された内容を書込む書込み手段と
を有することを特徴とする多数決障害処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1170089A JPH0335327A (ja) | 1989-06-30 | 1989-06-30 | 多数決障害処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1170089A JPH0335327A (ja) | 1989-06-30 | 1989-06-30 | 多数決障害処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0335327A true JPH0335327A (ja) | 1991-02-15 |
Family
ID=15898442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1170089A Pending JPH0335327A (ja) | 1989-06-30 | 1989-06-30 | 多数決障害処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0335327A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56101242A (en) * | 1980-01-14 | 1981-08-13 | Hitachi Ltd | Slip issuing device |
| US5532841A (en) * | 1990-07-31 | 1996-07-02 | Minolta Camera Kabushiki Kaisha | Facsimile apparatus comprising a plurality of image reading units |
| US7461173B2 (en) | 2004-06-30 | 2008-12-02 | Intel Corporation | Distributing timers across processors |
-
1989
- 1989-06-30 JP JP1170089A patent/JPH0335327A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56101242A (en) * | 1980-01-14 | 1981-08-13 | Hitachi Ltd | Slip issuing device |
| JPS6041370B2 (ja) * | 1980-01-14 | 1985-09-17 | 株式会社日立製作所 | 帳票取扱装置におけるバ−コ−ド読取方式 |
| US5532841A (en) * | 1990-07-31 | 1996-07-02 | Minolta Camera Kabushiki Kaisha | Facsimile apparatus comprising a plurality of image reading units |
| US7461173B2 (en) | 2004-06-30 | 2008-12-02 | Intel Corporation | Distributing timers across processors |
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