JPH01125633A - マルチプロセッサシステムのデバッグ法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ デパック時の命令実行毎に１ｑられるトレース情報をメ
モリ装置のトレースデータ領域に命令実行順に書込むデ
バッグ法に関し、 プロセッサ等に設けられたセマフォ制御機能を有効に利
用して複数のプロセッサの命令実行順となる正確なトレ
ース情報を得ることを目的とし、システムデパック時に
任意のプロセッサで実行された命令の空間番号アドレス
及びプロセッサ番号を含むトレース情報を検出すると、
マイクロ命令の実行によるリード・モデフフイ・ライト
動作で立てられるセマフォフラグを参照し、フラグ非検
出時には自己のセマフォ制御によりフラグを立ててメモ
リ占有権を獲得した後、一方、フラグ検出時にはフラグ
リセットを待って自己のセマフォ制御でフラグを立てて
メモリ占有権を獲得した後にトレース情報をメモリに書
込み、この書込み後にセマフォフラグをリセットしてメ
モリ占有権を開放する。

［産業上の利用分野コ 本発明は、デパック時の命令実行毎に得られるトレース
情報をメモリのトレース領域に書込むマルチプロセッサ
システムのデバッグ法に関する。

シングルプロセッサシステムにおけるユーザプログラム
としてのマクロ命令のデパック法にあっては、マクロコ
ードを１ステップ実行する毎に、実行したマクロ命令の
空間番号、アドレス情報をメモリ装置のトレースデータ
領域に書込む処理を行ない、トレース終了後に、どのよ
うな順序でマクロコードが実行されたかをトレースデー
タ領域をプリンタ等にダンプすることで知ることができ
るようにしている。

一方、このようなシングルプロセッサシステムに対し１
つのメモリ装置を複数のプロセッサでアクセスするよう
にしたマルチプロセッサシステムが知られており、マル
チプロセッサシステムのデバッグにおいても、同様にし
てトレース情報をメモリ装置に書込んでトレース終了後
にダンプしてマクロ命令の実行順を調べるようにしてい
る。

［従来の技術］ 第６図は、従来のマルチプロセッサシステムの説明図で
あり、システムストレージ（ＳＳ）としてのメモリ装置
１２に対し複数のプロセッサ、例えば３台のプロセッサ
１０ａ、１０ｂ、１０ｃが接続され、更にインタフェー
ス用のシングルプロセッサＳＰＵを介してディスク、磁
気テープ等の外部装置が接続される。

このようなマルチプロセッサシステムに従来のシングル
プロセッサのデバッグ法を適用すると次のようになる。

まず、メモリ装置１２のメモリ領域は、例えば第７図の
メモリマツプに示すように、トレース対象マクロプログ
ラム及びデータ領域、アドレスポインタで指定されるト
レースデータ領域で構成されている。

いま特定のプロセッサ、例えばプロセッサ１０ａで最初
のマクロ命令を実行することによりマクロコードの空間
番号、アドレスが得られると、アドレスポインタで示す
最初のトレースデータ領域に例えば（空間番号１、アド
レス１）としてトレース情報が書込まれ、次に同じプロ
セッサ１０ａ又は他のプロセッサ１０ｂ又は１０Ｃによ
るマクロ命令の実行で得られたトレース情報はアドレス
ポインタの更新で示される次のトレースデータ領域に例
えば（空間番号２．アドレス２）として順次書込まれる
。

［発明が解決しようとする問題点］ しかしながら、このような従来のマルチプロセッサシス
テムのデバッグ法にあっては、複数のプロセッサが同じ
トレースデータ領域にトレース情報を書込むようになる
ため、あるプロセッサがアドレス情報タで示すメモリ領
域に空間番号及びアドレスで成るトレース情報を書込ん
でいる最中に、あるいはアドレスポインタを更新してい
る最中に、別のプロセッサが同じアドレスポインタに割
込みによりトレース情報を書込んだりアドレスポインタ
を更新してしまう場合があり、このため異なる複数のプ
ロセッサによるマクロ命令の実行順を示すトレース情報
が得られなくなる問題がある。

勿論、複数のプロセッサ毎に別々のメモリ領域を確保し
てトレース情報を書込むことも考えられるが、プロセッ
サ相互の実行順がわからなくなってしまう。

本発明は、このような従来の問題点に鑑みてなされたも
ので、マイクロプロセッサ等にハードウェアとして設け
られているセマフォ制御機能を有効に利用して複数のプ
ロセッサによる命令実行順となる正確なトレース情報が
得られるマイクロプロセッサシステムのデバッグ法を提
供することを目的とする。

［問題点を解決するための手段］ 第１図は本発明の原理説明図である。

第１図において、例えば複数のプロセッサ１０ａ、１０
ｂ、ＩＯＣ，・・・のそれぞれには、マイクロ命令によ
り実行されるハードウェアとしてのセマフォ制御部１６
ａ、１６ｂ、１６ｃ、−−・が設けられる。セマフォ制
御部１６ａ〜１６Ｃのぞれぞれは、メモリ装置１２の特
定アドレスとなるセマフォ領域１４に格納されたデータ
をリード後に特定のビット、例えば最上位ビットにセマ
フォフラグ「１」を立てて書込むリード・モディフアイ
・ライト動作をマイクロ命令により実行する機能を備え
、このリード・モディフアイ・ライトの動作中は、他の
プロセッサからの割込みが禁止される。

本発明は、このセマフォ制御機能を有効に利用するもの
で、システムデバッグ時に特定のプロセッサ、例えばプ
ロセッサ１０ａの命令実行により命令の空間番号、アド
レス及びプロセッサ番号を検出すると、プロセッサ１０
ａでセマフォフラグを参照する。セマフォフラグの非検
出時には自己のセマフォ制御によりメモリ装置１２の占
有権を獲得した後に、一方、フラグ検出時には他のプロ
セッサがメモリ装置１２の占有権をもっていることから
フラグリセットによる占有権の開放を待って自己のセマ
フォ制御によりメモリ装置１２の占有権を獲得した後に
トレースデータをアドレスポインタで示すメモリ装置１
２のメモリ領域に書込む。

トレース情報の書込みが終了するとアドレスポインタを
更新した後にセマフォフラグをリセットしてメモリ占有
権を開放する。

［作用］ あるプロセッサがトレース情報をメモリ装置に書込む際
には、自己のセマフォ制御によりセマフォフラグを立て
てメモリ装置の占有権を獲得することから、セマフォ制
御中は勿論のこと、トレース情報の書込み及び書込み後
のアドレスポインタの更新中に他のプロセッサによるメ
モ、リアクセスは禁止され、同じアドレスポインタで示
すメモリ領域に他のプロセッサのトレース情報が書込ま
れたり、アドレスポインタの更新が行なわれてしまうこ
とを確実に防止でき、複数のプロセッサによるマクロ命
令の実行順を示す正確なトレース情報を得ることができ
る。

一方、セマフォフラグを参照したときにフラグが立って
いれば、他のプロセッサによるトレース情報の書込みあ
るいはアドレスポインタの更新中であることがわかり、
セマフォフラグのリセットを侍って自己のセマフォ制御
及びトレース情報の書込を行なうため、同様に複数のプ
ロセッサによるマクロ命令の実行順を正確に示すトレー
ス情報を得ることができる。

尚、メモリ装置のトレース情報格納領域には限界がある
ことから、記憶領域が一杯になると、サイクリック指定
であればアドレスポインタを初期化して最初からトレー
ス情報の書込みを行ない、一方、サイクリック指定でな
ければデパックを停止する。

［実施例］ 第２図は本発明のデパック法に用いられるプロセッサ側
のセマフォ制御部のハードウェアを示した実施例構成図
である。

第２図において、１０ａはプロセッサであり、第３図に
示すシステムストレージ（ＳＳ）としてのメモリ装置１
２に対しメモリデータバス及びメモリアドレスバスをも
って接続され、このメモリ装置１２に対しては他の複数
のプロセッサが同様に接続される。プロセッサ１０ａか
らメモリバスに対するライトバス系にはライトデータレ
ジスタ２０及びＥＣＣ回路２４のＥＣＣコード作成回路
２６が設けられる。一方、メモリデータバスからプロセ
ッサ１０ａに対するライトバス系には、メモリデータレ
ジスタ２８、ＥＣＣ回路２４のエラー検出修正回路３０
及びリードデータレジスタ３２が説けられる。

このようなリード系およびライト系の構成はＥＣＣ回路
２４を備えた通常のプロセッサのハードウェアであるが
、これに加えて本発明のデパック法を実現するため、プ
ロセッサ１０ａに対してはデータモディファイ回路３４
、データ選択器３６及びリードデータレジスタ３２に格
納したリードデータの特定ビットからセマフォフラグを
検出して格納するフラグレジスタ３８が設けられる。

即ち、データモディファイ回路３４はＥＣＣ回路２４の
エラー検出修正回路３０を介して得られたリードデータ
をＥＣＣコード作成回路２６を備えたライト系にバイパ
スする回路として設けられ、プロセッサ１０ａよりセマ
フォ制御信号を受けたときに、メモリ装置１２のセマフ
ォ領域１４がらリードされたデータの特定ビット、例え
ば最上位ビットをセマフォビットとしてフラグ「１」を
立ててデータ修正を行ない、同じくデータモディファイ
回路３４を介して与えられるセマフォ制御信号によるデ
ータ選択器３６のデータモディファイ回路３４の出ノ［
択をもってＥＣＣ回路２４を経由してメモリのセマフォ
領域に修正データを書込むようになる。また、データモ
ディファイ回路３４で最上位ビットにセマフォフラグ「
１」を立てた修正データは、メモリ装置のセマフォ領域
に書込まれると同時にメモリデータレジスタ２８、エラ
ー検出修正回路３０を介してリードデータレジスタ３２
に格納され、リードデータレジスタ３２の最上位ビット
のセマフォフラグを検出してフラグレジスタ３８に格納
できるようにしている。

このようなハードウェアでなるセマフォ制御部を使用し
たセマフを制御、即ちメモリ装置のセマフォ領域に格納
されたデータをリードして最上位ビットにフラグ「１」
を立てて再度書込むリード・モディファイ・ライト動作
は、デパック時にあるマクロ命令を実行してトレース情
報が得られたときにセマフォｔｌＪ御を行なうマイクロ
命令の実行で行なうことかできる。

第３図は第２図のプロセッサ１０ａによるトレース情報
が書込まれるメモリ装置１２のメモリマツプ説明図であ
り、トレース対象マクロプログラム及びデータ領域、セ
マフォデータを格納したセマフォ領域１４、アドレスポ
インタで指定されるトレースデータ領域で構成されてい
る。

第４図は第２図に示したハードウェアによるセマフォ制
御のタイミング説明図である。

即ち、時刻ｔ１までのステップでプロセッサ１０ａがあ
るマクロ命令を実行してマクロ命令の空間番号、アドレ
ス及びプロセッサ番号で成るトレース情報が得られると
、時刻で１のタイミングでメモリ装置１２に対するバス
リクエスト及びセマフォ制御のためのセマフォアクセス
を出力する。

この時刻ｔ１のセマフォアクセスを受けてプロセッサ１
０ａは、第３図に示すセマフォ領域１４のアドレスを時
刻ｔ２以降のタイミングで指定し、その結果、時刻ｔ４
からセマフォ領域１４のり一ドデータが得られ、次の時
刻ｔ５のタイミングでもしセマフォデータの上位ビット
のフラグがｒＯＪであればフラグ「１」を立てて時刻ｔ
６のタイミングでメモリ装＠１２のセマフォ領域１４に
修正データを山込むライトデータのメモリ転送を行ない
、時刻ｔ７のタイミングでセマフォアクセスを終了する
。そして、時刻ｔ２〜ｔ７におけるセマフォ制御のリー
ド・モディファイ・ライト動作中はメモリバスが占有さ
れ、この間は他のプロセッサからのハード的またはソフ
ト的な割込みは禁止されるようになる。

次に、第５図の動作フロー図を参照して本発明のデパッ
ク法を説明する。

まず、第２図に示すプロセッサ１０ａであるマクロ命令
が実行され、マクロ命令の空間番号、アドレス及びプロ
セッサ番号でなるトレース情報が検出されると、第５図
の動作フローが実行される。

即ち、ステップＳ１でメモリバスが他のプロセッサによ
り占有されているか否か判別し、バス開放状態にあれば
ステップＳ２に進んでリード・モディファイ・ライト動
作でなるセマフォ制御を実行する。

すなわち、プロセッサ１０ａはメモリアドレスバスを使
用してメモリ装置１２のセマフォ領域１４（第３図参照
）のアドレスを指定してセマフォデータをメモリデータ
レジスタ２８に読出し、ＥＣＣ回路２４のエラー検出修
正回路３０を介して得られたリードデータをリードデー
タレジスタ３２に格納すると同時にデータモディファイ
回路３２に格納する。このときエラー検出修正回路３０
で１ごットエラーが検出されれば、１ビツトエラーを検
出した正しいリードデータが与えられる。

データモディファイ回路３２にはプロセッサ１０ａより
セマフォ制御信号がセマフォアクセスによって与えられ
ていることから、リードデータの特定ビット、例えば最
上位ビットにセマフォフラグが立っているか否か判別す
る。このとき最上位ビットにフラグ「１」が立っていれ
ば他のプロセッサによるトレースデータの更新中である
ことから、第５図のステップＳ３に示すようにトレース
データの更新中であることが判別されて再びステップＳ
１に戻る。

一方、セマフォフラグがｒＯＪであるか又は他のプロセ
ッサによるトレースデータの更新が終了してセマフォフ
ラグがｒＯＪにリセットされたならば、データモディフ
ァイ回路３２で最上位ビットにセマフォフラグ「１」を
立てて修正したデータをセマフォ制御信号により選択状
態にあるデータ選択器３４及びＥＣＣ回路２４のＥＣＣ
コード作成回路２６を介してメモリ装置１２のセマフォ
領域１４に書込むセマフォ制御を行なう。

尚、ステップＳ３における他のプロセッサによるトレー
スデータの更新中の有無の判別は、リードデータレジス
タ３２に格納されたセマフォ領域１４のリードデータの
最上位ビットをフラグレジスタ３６に格納し、このフラ
グレジスタ３６のビット［す又はｒＯＪをプロセッサ１
０ａが見ることで自己のセマフォ制御を行なうが、他の
プロセッサのトレースデータ更新の終了を待ってセマフ
ォ制御を行なうか否か判別することになる。

ステップＳ３までの処理で自己のセマフォ制御によりメ
モリ装置のセマフォ領域１４にセマフォフラグ「１」を
立てたデータ書込が終了すると、次のステップＳ４でト
レース情報として検出されているマクロ命令の空間番号
、アドレス及びプロセッサ番号をアドレスポインタで指
定されるメモリ領域に書込む。続いて、ステップＳ５に
示すように、アドレスポインタを次のトレース情報のメ
モリ領域を指定するように再セット（更新）し、ステッ
プＳ６に進んでトレース情報の書込領域が一杯か否か判
別する。トレース情報の書込領域に空きがあればステッ
プＳ７に進んでステップＳ２のセマフォ制御で立てたセ
マフォフラグ「１」をｒＯＪにリセットし、トレース情
報更新のためのバス占有権を開放する。ステップＳ７で
バス占有権を開放するとステップＳ８で次の命令コード
をフェッチし、ステップＳ９でフェッチした命令コード
をデコードしてステップ８１０で命令コードを実行し、
これによって次のトレース情報が得られることから、再
びステップＳ１の処理に戻る。

一方、ステップＳ６でトレース情報の書込領域が一杯の
ときには、ステップＳ１１に進んでトレース情報の書込
みがサイクリック指定モードか否か判別する。サイクリ
ック指定モードのときにはステップＳ１２でアドレスポ
インタを初期化した俊、ステップＳ７でセマフォ制御の
フラグリセットでメモリ占有権を開放し、ステップ８８
〜Ｓ１０で次の命令の７工ツチデコード実行を行なう。

即ち、サイクリック指定モードのときにはトレース情報
書込領域が一杯になると、次のマクロ命令の実行による
トレース情報はアドレスポインタの初期化で指定される
最初の領域を書換える形で格納される。

一方、ステップＳ１でサイクリック指定モードでなかっ
た場合には、ステップ３１３でトレース情報更新のため
のメモリ占有権を開放し、ステップＳ１４でＨＡＬＴ命
令によりデパックを停止してその旨をオペレータに通知
する。

尚、上記の実施例は複数のプロセッサ側にセマフォ制御
を行なうハードウェアを設けた場合を例にとるものであ
ったが、他の実施例としてメモリ装置側にセマフォ制御
機能を実現するためのハードウェアを設けるようにして
もよい。このようにメモリ装置にセマフを制御のための
ハードウェアを設けた場合には、セマフォ制御のハード
ウェアが１つで済み、プロセッサ毎に設けた場合に比ベ
ハードウエアの構成を簡単にすることができる。

［発明の効果］ 以上説明してきたように本発明によれば、セマフォ制御
機能を利用して特定のプロセッサによるトレース情報の
更新中は他のプロセッサによるメモリアクセスが禁止さ
れ、複数のプロセッサの命令実行順となる正確なデパッ
クのためのトレース情報を得ることができる。

また、複数のプロセッサによる命令実行順にトレース情
報を得るためのセマフォ制御部、マイクロ命令による１
回のアクセスで実行できるため高速で処理でき、且つト
レース対象プログラムをトレースされることを意識せず
に作ることができる。

【図面の簡単な説明】

第１図は本発明の原理説明図； 第２図は本発明のセマフォ制御に用いるプロセッサ側の
ハードウェア構成を示した実施例構成図；第３図は本発
明のトレース情報を記憶したメモリマツプ説明図： 第４図は本発明におけるセマフォ制御のタイミング説明
図： 第５図は本発明のデパック法の動作フロー図；第６図は
従来のマルチプロセッサシステムの説明図： 第７図は従来のデパック法によるトレース情報を記憶し
たメモリマツプ説明図である。 図中、 １０ａ〜１０Ｃ：プロセッサ １２：メモリ装置 １４：セマフォ領域 １６８〜１６Ｃ：セマフォ制御部 ２０ニライトデータレジスタ ２４：ＦＣＣ回路 ２６：ＦＣＣコード作成回路 ２８：メモリデータレジスタ ３０：エラー検出修正回路 ３２：リードデータレジスタ ３４：データモディフフイ回路 ３８：フラグレジスタ 第１図 参発β月めデ＋Ｎ’ッグじＪるメモリマツアシを日月１
回第３図 勺泊ｉ！：ノ　マルチプロセッサシステム３Ｌ日月回第
６図

Claims (1)

1. 【特許請求の範囲】 複数のプロセッサ（１０ａ、１０ｂ、１０ｃ、・・・）
   のそれぞれに、メモリ装置（１２）のセマフオ領域（１
   ４）に格納されたデータをリード後に特定のビットにフ
   ラグを立てて書込むリード・モディファイ・ライト動作
   をマイクロ命令により実行するセマフォ制御部（１６ａ
   〜１６ｃ）を備え、該セマフォ制御部（１６）によるリ
   ード・モディファイ・ライト動作中は他のプロセッサか
   らの割込みが禁止されるマルチプロセッサシステムであ
   つて、 システムデバッグ時に任意のプロセッサで実行された命
   令の空間番号、アドレス及びプロセッサ番号を含むトレ
   ース情報を検出し、 該トレース情報の検出後に前記セマフォフラグを参照し
   、フラグ非検出時には前記セマフォ制御によりフラグを
   立ててメモリ占有権を獲得した後に、一方、フラグ検出
   時にはフラグリセットを待って前記セマフォ制御により
   フラグを立ててメモリ占有権を獲得した後にアドレスポ
   インタで示されるメモリ領域に前記トレース情報を書込
   み、該書込後に前記アドレスポインタを更新すると共に
   前記セマフォフラグをリセットしてメモリ占有権を開放
   するようにしたことを特徴とするマルチプロセッサシス
   テムのデバッグ法。