JPH01140357A - メモリアクセス制御装置 - Google Patents
メモリアクセス制御装置Info
- Publication number
- JPH01140357A JPH01140357A JP62300935A JP30093587A JPH01140357A JP H01140357 A JPH01140357 A JP H01140357A JP 62300935 A JP62300935 A JP 62300935A JP 30093587 A JP30093587 A JP 30093587A JP H01140357 A JPH01140357 A JP H01140357A
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- JP
- Japan
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- memory access
- request
- error
- control unit
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- 239000000872 buffer Substances 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 claims description 8
- 230000006870 function Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 102100034460 Cytosolic iron-sulfur assembly component 3 Human genes 0.000 description 1
- 101710095809 Cytosolic iron-sulfur assembly component 3 Proteins 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、配下の各処理装置から受付けたメモリアクセ
スリクエストを、その優先度に従って選択してパイプラ
イン制御部に落とし、基本的にはその選択順に従ってメ
モリアクセス処理を実行するメモリアクセス制御装置に
関する。
スリクエストを、その優先度に従って選択してパイプラ
イン制御部に落とし、基本的にはその選択順に従ってメ
モリアクセス処理を実行するメモリアクセス制御装置に
関する。
（従来の技術）
従来のこの種のメモリアクセス制御装置の動作概要なら
びに障害発生時の処理方式について第２図を参照して説
明する。
びに障害発生時の処理方式について第２図を参照して説
明する。
メモリアクセス制御装置２０１は、配下の各処理装置ｃ
ＰＵｏ、ＣＰｔＪ１．ｌ０ＰＯ，［ＯＰｌからのメモリ
アクセスリクエストを各処理装置対応にあるリクエスト
受付部２０２１〜２０２４で受付ける。各リクエスト受
付部２０２１〜２０２４の出力はその優先順位に従って
切替回路２０３で選択され、パイプライン制御部２０４
に渡される。選択されなかった低優先のメしリアクセス
リクエストは、リクエスト受付部２０２１〜２０２４内
で持合わされる（レジスタファイルが設けられており、
これに格納される）。
ＰＵｏ、ＣＰｔＪ１．ｌ０ＰＯ，［ＯＰｌからのメモリ
アクセスリクエストを各処理装置対応にあるリクエスト
受付部２０２１〜２０２４で受付ける。各リクエスト受
付部２０２１〜２０２４の出力はその優先順位に従って
切替回路２０３で選択され、パイプライン制御部２０４
に渡される。選択されなかった低優先のメしリアクセス
リクエストは、リクエスト受付部２０２１〜２０２４内
で持合わされる（レジスタファイルが設けられており、
これに格納される）。
次に、切替回路２０３で選択され、パイプラインに落さ
れたリクエストは、パイプライン制御部２０４で処理さ
れ、実際のメモリアクセスを実行する。処理装置ＣＰＬ
ＪＯ，ＣＰＵ１．ｌ０ＰＩ。
れたリクエストは、パイプライン制御部２０４で処理さ
れ、実際のメモリアクセスを実行する。処理装置ＣＰＬ
ＪＯ，ＣＰＵ１．ｌ０ＰＩ。
１０ＰＯからのデータ書込み時はメモリアクセス制御部
２０４の制御によりメモリへのデータ内込みが行なわれ
、またメモリからのデータ読出しの場合、メモリアクセ
ス制御部２０４は読出した該当データをデータリプライ
部２０５に渡し、要求元装置に対してデータを転送する
。ここで、メモリアクセス処理が正常終了したときは、
所定のタイミングで要求元装置に対して正常リプライを
返す。
２０４の制御によりメモリへのデータ内込みが行なわれ
、またメモリからのデータ読出しの場合、メモリアクセ
ス制御部２０４は読出した該当データをデータリプライ
部２０５に渡し、要求元装置に対してデータを転送する
。ここで、メモリアクセス処理が正常終了したときは、
所定のタイミングで要求元装置に対して正常リプライを
返す。
上記メモリアクセス処理実行中に障害が検出された場合
は、エラー情報をエラーインジケートフラグレジスタ２
０７に登録する一方、要求元装置に対してエラーリプラ
イを返す。要求元装置は、該エラーリプライによりメモ
リアクセス制御装置２０１においてメモリアクセス処理
を失敗したことを認識する。また、エラーが検出された
ことは、診断制御部に報告され、診断制御部はメモリア
クセス制御５Ａ置２０１を含むシステムの障害処理を実
行する。本障害時仙作は、エラーが訂正不可エラーの場
合であり、訂正可能エラー発生時は、その障害情報がエ
ラーインジケートフラグレジスタ２０７に登録され、ま
た（訂正可能）エラーリプライは返されるが、メモリア
クセス制御装置２０１の動作は保証され、メモリアクセ
ス処理を継続続する。
は、エラー情報をエラーインジケートフラグレジスタ２
０７に登録する一方、要求元装置に対してエラーリプラ
イを返す。要求元装置は、該エラーリプライによりメモ
リアクセス制御装置２０１においてメモリアクセス処理
を失敗したことを認識する。また、エラーが検出された
ことは、診断制御部に報告され、診断制御部はメモリア
クセス制御５Ａ置２０１を含むシステムの障害処理を実
行する。本障害時仙作は、エラーが訂正不可エラーの場
合であり、訂正可能エラー発生時は、その障害情報がエ
ラーインジケートフラグレジスタ２０７に登録され、ま
た（訂正可能）エラーリプライは返されるが、メモリア
クセス制御装置２０１の動作は保証され、メモリアクセ
ス処理を継続続する。
上述した従来のメモリアクセス制御装置では、メモリア
クセス制御装置内でＩＩ害が発生した場合、その障害が
ＭＴ正可能エラーの場合は障害箇所を訂正してそのまま
動作を継続するが、訂正不可能エラーの場合は、一般に
は動作不可能状態に落とされて、該メモリアクセスｉ、
ｌＩ御装置は障害処理動作に入る。実際のシステムでは
、診断制御部の制御下において、障害装置の切離しおよ
び正常５Ａ置の再構成・立上げが実行されるので、マル
チ構成等メモリアクセス制御装置が複数台で構成されて
いるシステムでは、障害の発生したメモリアクセス制御
装置を切離して正常なメモリアクセス制御装置で立上が
ることは可能であるが、シングル構成時には、システム
ダウンとなる。装置内での二重化などの障害対策を設け
ていないようなメモリアクセス制御装置においては、固
定障害の場合はシステムダウンにせざるをえないが、間
欠障害の場合にもかかわらず、リトライ処し’ｌ！Ｉ能
が無いためにシステムダウンになってしまうという欠点
がある。
クセス制御装置内でＩＩ害が発生した場合、その障害が
ＭＴ正可能エラーの場合は障害箇所を訂正してそのまま
動作を継続するが、訂正不可能エラーの場合は、一般に
は動作不可能状態に落とされて、該メモリアクセスｉ、
ｌＩ御装置は障害処理動作に入る。実際のシステムでは
、診断制御部の制御下において、障害装置の切離しおよ
び正常５Ａ置の再構成・立上げが実行されるので、マル
チ構成等メモリアクセス制御装置が複数台で構成されて
いるシステムでは、障害の発生したメモリアクセス制御
装置を切離して正常なメモリアクセス制御装置で立上が
ることは可能であるが、シングル構成時には、システム
ダウンとなる。装置内での二重化などの障害対策を設け
ていないようなメモリアクセス制御装置においては、固
定障害の場合はシステムダウンにせざるをえないが、間
欠障害の場合にもかかわらず、リトライ処し’ｌ！Ｉ能
が無いためにシステムダウンになってしまうという欠点
がある。
本発明のメモリアクセス制御装置は、
データバッファと、
配下の各処理装置から受付けたメモリアクセスリクエス
トをその優先塵に従って選択してパイプラインａｌｌｌ
ｔ１１部に落とす切替回路による選択順に従って前記
データバッファに格納する切替回路と、前記バッファメ
モリに格納されているメモリアクセスリクエストが正常
終了したことを認識すると、データバッファ内の該メモ
リアクセスリクエストをキャンセルし、またエラー発生
の報告を受けると前記データバッファかうエラーの発生
したリクエストを含む未終了のリクエストを選択された
順に読出し、メモリアクセス制御部に再度メモリアクセ
ス処理を実行させるリトライ制御手段と、パイプライン
内およびリプライ部にて処理実行中のメモリアクセスリ
クエストにエラーが検出された場合には、現在実行中の
！１８理を中断させるリクエストキャンレル手段と、 メモリアクセスリクエストの処理中においてエラーが発
生したことおよびそのエラー情報をリトライ制御手段に
報告するエラー報告手段とを有している。
トをその優先塵に従って選択してパイプラインａｌｌｌ
ｔ１１部に落とす切替回路による選択順に従って前記
データバッファに格納する切替回路と、前記バッファメ
モリに格納されているメモリアクセスリクエストが正常
終了したことを認識すると、データバッファ内の該メモ
リアクセスリクエストをキャンセルし、またエラー発生
の報告を受けると前記データバッファかうエラーの発生
したリクエストを含む未終了のリクエストを選択された
順に読出し、メモリアクセス制御部に再度メモリアクセ
ス処理を実行させるリトライ制御手段と、パイプライン
内およびリプライ部にて処理実行中のメモリアクセスリ
クエストにエラーが検出された場合には、現在実行中の
！１８理を中断させるリクエストキャンレル手段と、 メモリアクセスリクエストの処理中においてエラーが発
生したことおよびそのエラー情報をリトライ制御手段に
報告するエラー報告手段とを有している。
リクエスト受付部に設けたデータバッファに、メ［リア
クセスリクエストをそのメモリアクセスリクエストが正
常終了するまで保持しておくことにより、該メモリアク
セス制御装置に障害が発生した場合、データバッファに
格納されているメモリアクセスリクエストを再度パイプ
ラインに落してリトライすることができる。
クセスリクエストをそのメモリアクセスリクエストが正
常終了するまで保持しておくことにより、該メモリアク
セス制御装置に障害が発生した場合、データバッファに
格納されているメモリアクセスリクエストを再度パイプ
ラインに落してリトライすることができる。
次に、本発明の実施例ついて図面を参照して説明する。
第１図は本発明のメモリアクセス制御装置の一実施例の
ブロック図である。
ブロック図である。
ＣＰＵ０受付部１０２＋ 、ＣＰＬＪＩ受付部１０２２
、ｌ０ＰＯ受付部１０２３、ＪＯＰ１受付部１０２４、
切替回路１０３、エラーシンジケータフラグレジスタ１
００．パイプライン制御部・メモリアクセス制御部１０
４はそれぞれ第２図の従来例のｃｐｕｏ受付部２０２１
、ＣＰＵ１受付部２０２２ 、ｌ０ＰＯ受付部２０２ｓ
、Ｉ ＯＰ１受付部２０２４、切替回路２０３、エラ
ーシンジケータフラグレジスタ２０７、パイプライン制
御部・メモリアクレス制御部２０４と同じである。切替
回路１０７は切替回路制御部１０９に制御されて、切替
回路１０３での選択順序と同じ順序でリクエスト受付部
で待ち状態になっているメモリリクエストを選択してデ
ータバッファ１０８に格納する。データリプライ部１０
５はリプライデータをリプライ先装置に返すとともにエ
ラーが発生した場合にはエラー発生信号をオアゲート１
０Ｃに出力する。リプライ制御部１０６もエラーが発生
した場合、エラー発生信号をオアゲート１０Ｃに出力づ
るようになっている。リトライ制御部１０Ｂは、メモリ
リクエストが正常終了したことをリプライ制御部１０６
発行の正常リプライで確認すると、データバッファ１０
８内に保持されている該当するメモリリクエストをキャ
ンセルし、またオアゲートＩＯＣの出力によりメモリア
クセス処理中に訂正不可エラーが発生したことが報告さ
れると、データバッフ１１０８からエラーの発生したリ
クエストを合む未終了のリクエストを選択された順に読
出し切替回路１０３を経てパイプライン制御部・メモリ
アクセス制御部１０４に入力させ、リクエストキャンセ
ル制御部１０Ａに対してリトライ割部を起動する。リク
エストキャンセル制御部１０Ａはりトライ制御を起動さ
れると、パイプライン制御部・メモリアクセス制御部１
０７１に対して現在実行中の処理を中断させ、データバ
ッファ１０８から読出されたリクエストのメモリアクセ
ス処理を実行させる。
、ｌ０ＰＯ受付部１０２３、ＪＯＰ１受付部１０２４、
切替回路１０３、エラーシンジケータフラグレジスタ１
００．パイプライン制御部・メモリアクセス制御部１０
４はそれぞれ第２図の従来例のｃｐｕｏ受付部２０２１
、ＣＰＵ１受付部２０２２ 、ｌ０ＰＯ受付部２０２ｓ
、Ｉ ＯＰ１受付部２０２４、切替回路２０３、エラ
ーシンジケータフラグレジスタ２０７、パイプライン制
御部・メモリアクレス制御部２０４と同じである。切替
回路１０７は切替回路制御部１０９に制御されて、切替
回路１０３での選択順序と同じ順序でリクエスト受付部
で待ち状態になっているメモリリクエストを選択してデ
ータバッファ１０８に格納する。データリプライ部１０
５はリプライデータをリプライ先装置に返すとともにエ
ラーが発生した場合にはエラー発生信号をオアゲート１
０Ｃに出力する。リプライ制御部１０６もエラーが発生
した場合、エラー発生信号をオアゲート１０Ｃに出力づ
るようになっている。リトライ制御部１０Ｂは、メモリ
リクエストが正常終了したことをリプライ制御部１０６
発行の正常リプライで確認すると、データバッファ１０
８内に保持されている該当するメモリリクエストをキャ
ンセルし、またオアゲートＩＯＣの出力によりメモリア
クセス処理中に訂正不可エラーが発生したことが報告さ
れると、データバッフ１１０８からエラーの発生したリ
クエストを合む未終了のリクエストを選択された順に読
出し切替回路１０３を経てパイプライン制御部・メモリ
アクセス制御部１０４に入力させ、リクエストキャンセ
ル制御部１０Ａに対してリトライ割部を起動する。リク
エストキャンセル制御部１０Ａはりトライ制御を起動さ
れると、パイプライン制御部・メモリアクセス制御部１
０７１に対して現在実行中の処理を中断させ、データバ
ッファ１０８から読出されたリクエストのメモリアクセ
ス処理を実行させる。
まず、本実施例の正常時の動作について説明する。
まず、メモリアクセス制御１ａｉｏｉ配下の各処理装置
ＣＰｔＪＯ，ＣＰＩＪ１．ｌ０ＰＯ，ｌ０Ｐ１から発行
されたメモリアクセスリクエストは、メモリアクセス制
御装置１０１の各処理装置毎に設けであるリクエスト受
付部１０２１〜１０２４で受付けられる。該受付けられ
たリクエストはそれぞれの優先度に従って切替回路１０
３にて切替られ、パイプライン制御部１０４に落されて
メ［リアクヒス処理を実行する。一方、これと同時に切
替回路１０７では、切替回路１０３での選択順序と同じ
順序でリクエスト受付部で待ち状態になっているメモリ
アクセスリクエスト・を選択してデータバッファ１０８
に格納する。データバッファ１０８に格納されたリクエ
ストは、すＬ・ライ制御品１０Ｂの制御によりリクエス
トが正常終了ザるまで保持される。実際には、リトライ
制御部１０Ｂは、メモリアクセスリフニス１〜が正常終
Ｙしたことをリプライ制御部１０６発行の正常リプライ
で認識し、データバッファ１０８内に保持されている該
当するメモリアクセスリクエストをキャンセルする。パ
イプライン制御部１０４に落ちたメモリアクセスリクエ
ストは、そのリクエスト内容に従ってメモリをアクセス
（書込み／読出し）し、処理終了時に要求元装置に対し
て正常リプライを返す。メモリ読出しリクエストの場合
は読出しデータをデータリプライ部１０５より要求元装
置へ転送づる。
ＣＰｔＪＯ，ＣＰＩＪ１．ｌ０ＰＯ，ｌ０Ｐ１から発行
されたメモリアクセスリクエストは、メモリアクセス制
御装置１０１の各処理装置毎に設けであるリクエスト受
付部１０２１〜１０２４で受付けられる。該受付けられ
たリクエストはそれぞれの優先度に従って切替回路１０
３にて切替られ、パイプライン制御部１０４に落されて
メ［リアクヒス処理を実行する。一方、これと同時に切
替回路１０７では、切替回路１０３での選択順序と同じ
順序でリクエスト受付部で待ち状態になっているメモリ
アクセスリクエスト・を選択してデータバッファ１０８
に格納する。データバッファ１０８に格納されたリクエ
ストは、すＬ・ライ制御品１０Ｂの制御によりリクエス
トが正常終了ザるまで保持される。実際には、リトライ
制御部１０Ｂは、メモリアクセスリフニス１〜が正常終
Ｙしたことをリプライ制御部１０６発行の正常リプライ
で認識し、データバッファ１０８内に保持されている該
当するメモリアクセスリクエストをキャンセルする。パ
イプライン制御部１０４に落ちたメモリアクセスリクエ
ストは、そのリクエスト内容に従ってメモリをアクセス
（書込み／読出し）し、処理終了時に要求元装置に対し
て正常リプライを返す。メモリ読出しリクエストの場合
は読出しデータをデータリプライ部１０５より要求元装
置へ転送づる。
次に、障害発生時の動作を説明する。上記メモリアクセ
ス処理中に訂正不可エラーが発生した場合には、全エラ
ーが集結されて論理和がとられオアゲート１０Ｃの出力
としてリトライ制御部１０Ｂにエラー発生が報告される
。また、エラー情報はエラーインジケートフラグレジス
タ１０Ｄからりトライ制御部１０Ｂに報告される。リト
ライ制御部１０Ｂはオアゲート１０Ｃ出力のエラー発生
報告を受けるとりトライ制御を起動する。
ス処理中に訂正不可エラーが発生した場合には、全エラ
ーが集結されて論理和がとられオアゲート１０Ｃの出力
としてリトライ制御部１０Ｂにエラー発生が報告される
。また、エラー情報はエラーインジケートフラグレジス
タ１０Ｄからりトライ制御部１０Ｂに報告される。リト
ライ制御部１０Ｂはオアゲート１０Ｃ出力のエラー発生
報告を受けるとりトライ制御を起動する。
まず、リトライ制御部１０Ｂは、データバッファ１０８
に格納されていてこれから再実行予定の未終了リクエス
ト（パイプライン内）のキャンセルを、キャンセル制御
部１０Ａに指示する。キャンセル制御部１０Ａはこの指
示を受けると、パイプライン内の前記リクエストをキャ
ンセルし、かつパイプライン内部状態の設定を実行する
。パイプライン内の状態設定が終了し、リクエスト再試
行が可能な状態となった時点でデータバッファ１０８内
リクエストを切替回路１０７での選択順に読出し、切替
回路１０３を介してパイプラインに落とす。データバッ
ファ読出しアドレスはりトライ制御部１０Ｂから与えら
れる。切替回路１０３は切替回路制御部１０９の制御で
データバッファ１０８出力を入力する。要求元装置（Ｃ
ＰＬＪＯ。
に格納されていてこれから再実行予定の未終了リクエス
ト（パイプライン内）のキャンセルを、キャンセル制御
部１０Ａに指示する。キャンセル制御部１０Ａはこの指
示を受けると、パイプライン内の前記リクエストをキャ
ンセルし、かつパイプライン内部状態の設定を実行する
。パイプライン内の状態設定が終了し、リクエスト再試
行が可能な状態となった時点でデータバッファ１０８内
リクエストを切替回路１０７での選択順に読出し、切替
回路１０３を介してパイプラインに落とす。データバッ
ファ読出しアドレスはりトライ制御部１０Ｂから与えら
れる。切替回路１０３は切替回路制御部１０９の制御で
データバッファ１０８出力を入力する。要求元装置（Ｃ
ＰＬＪＯ。
ＣＰＵ１．ｌ０ＰＯ，ｌ０Ｐ１）および診断制御部に対
してはりトライ制御部１０Ｂより゛リトライ実行”を報
告する。
してはりトライ制御部１０Ｂより゛リトライ実行”を報
告する。
以上のようにメモリアクセスリクエストのりトライが実
行される。なお、リトライ制御部１０Ｂは、エラーイン
ジケートフラグレジスタ１０Ｄからのエラー情報からり
トライ可能／不可能の判所をし、不可能の場合は上記動
作は実行しない。
行される。なお、リトライ制御部１０Ｂは、エラーイン
ジケートフラグレジスタ１０Ｄからのエラー情報からり
トライ可能／不可能の判所をし、不可能の場合は上記動
作は実行しない。
以上説明したように本発明は、リクエスト受付部に設け
たデータバッファに、メモリアクセスリクエストをその
メモリアクセスリクエストが正常終了するまで保持して
おくことにより、該メモリアクセス制御装置に障害が発
生した場合、前記データバッファに格納されているメモ
リアクセスリクエストを再度パイプラインに落として処
理するという方法でリトライすることができ、発生した
障害が間欠障害の場合にはりトライが成功すれば、その
ままメモリアクセス処理を続行することができるという
効果がある。
たデータバッファに、メモリアクセスリクエストをその
メモリアクセスリクエストが正常終了するまで保持して
おくことにより、該メモリアクセス制御装置に障害が発
生した場合、前記データバッファに格納されているメモ
リアクセスリクエストを再度パイプラインに落として処
理するという方法でリトライすることができ、発生した
障害が間欠障害の場合にはりトライが成功すれば、その
ままメモリアクセス処理を続行することができるという
効果がある。
第１図は本発明のメモリアクセス制御装置の一実施例の
ブロック図、第２図は従来例のブロック図である。 １０１・・・メモリアクセス制御装置 １０２１〜１０２４・・・リクエスト受付部１０３・・
・切替回路 １０４・・・パイプライン制御部・メモリアクセス制御
品 １０５・・・データリプライ部 １０６・・・リプライ制御部 １０７・・・切替回路 １０８・・・データバッファ １０９・・・切替回路制御部 １０Ａ・・・リクエストキャンセル制御部１０Ｂ・・・
リトライ制御部 １０Ｃ・・・オアゲート
ブロック図、第２図は従来例のブロック図である。 １０１・・・メモリアクセス制御装置 １０２１〜１０２４・・・リクエスト受付部１０３・・
・切替回路 １０４・・・パイプライン制御部・メモリアクセス制御
品 １０５・・・データリプライ部 １０６・・・リプライ制御部 １０７・・・切替回路 １０８・・・データバッファ １０９・・・切替回路制御部 １０Ａ・・・リクエストキャンセル制御部１０Ｂ・・・
リトライ制御部 １０Ｃ・・・オアゲート
Claims (1)
- 【特許請求の範囲】 配下の各処理装置から受付けたメモリアクセスリクエス
トを、その優先度に従って選択してパイプライン制御部
に落とし、基本的にはその選択順に従ってメモリアクセ
ス処理を実行するメモリアクセス制御装置において、 データバッファと、 配下の各処理装置から受付けたメモリアクセスリクエス
トを、その優先度に従って選択してパイプライン制御部
に落とす切替回路による選択順に従つて前記データバッ
ファに格納する切替回路と、前記バッファメモリに格納
されているメモリアクセスリクエストが正常終了したこ
とを認識すると、前記データバッファ内の該メモリアク
セスリクエストをキャンセルし、またエラー発生の報告
を受けると前記データバッファからエラーの発生したリ
クエストを含む未終了のリクエストを選択された順に読
出し、メモリアクセス制御部に再度メモリアクセス処理
を実行させるリトライ制御手段と、 パイプライン内およびリプライ部にて処理実行中のメモ
リアクセスリクエストにエラーが検出された場合には、
現在実行中の処理を中断させるリクエストキャンセル手
段と、 メモリアクセスリクエストの処理中においてエラーが発
生したことおよびそのエラー情報をリトライ制御手段に
報告するエラー報告手段とを含むことを特徴とするメモ
リアクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300935A JPH01140357A (ja) | 1987-11-27 | 1987-11-27 | メモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300935A JPH01140357A (ja) | 1987-11-27 | 1987-11-27 | メモリアクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01140357A true JPH01140357A (ja) | 1989-06-01 |
Family
ID=17890879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62300935A Pending JPH01140357A (ja) | 1987-11-27 | 1987-11-27 | メモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01140357A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7507485B2 (en) | 2001-10-30 | 2009-03-24 | Lg Display Co., Ltd. | Organic electroluminescent device |
-
1987
- 1987-11-27 JP JP62300935A patent/JPH01140357A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7507485B2 (en) | 2001-10-30 | 2009-03-24 | Lg Display Co., Ltd. | Organic electroluminescent device |
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