JPH038029A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に関し、特にマイクロプログラム
により演算制御を行うマイクロプログラム制御装置に関
する。

〔従来の技術〕

従来、複数のマイクロプログラムを格納し互いに排他的
に動作する複数の制御記憶は個々に１ビット誤り検出及
び訂正回路を備えている。

第２図は従来のマイクロプログラム制御装置を示すブロ
ック図である。同図においてアドレスレジスタ２１及び
アドレスレジスタ２２は各々制御記憶２３及び制御記憶
２４のアドレスを保持する。

セレクタ２５及びセレクタ２６は各々１ビット誤り訂正
中のとき１ビット誤り検出及び訂正回路２９及び１ビッ
ト誤り検出及び訂正回路３０から送られてきたマイクロ
命令を選択し、それ以外のときは制御記憶２３及び制御
記憶２４から送られてきたマイクロ命令を選択する。読
出しレジスタ２７及び読出しレジスタ２８は各々セレク
タ２５及びセレクタ２６で選択されたマイクロ命令を保
持する。１ビット誤り検出及び訂正回路２９及び１ビッ
ト誤り検出及び訂正回路３０は各々読出しレジスタ２７
及び読出しレジスタ２８に保持されたマイクロ命令の１
ビット誤りを検出するとそれを訂正してセレクタ２５及
びセレクタ２６へ出力する。制御記憶２３は複数語命令
処理の制御を行うマイクロプログラムを格納するメモリ
であり、制御記憶２４はそれ以外の処理、例えば基本命
令処理や例外処理の制御を行うマイクロプログラムを格
納する。制御記憶２３と制御記憶２４は互いに排他的に
動作する。

第２図において制御記憶２３が動作中で読出しレジスタ
２７に読出されたマイクロ命令の１ビツトが誤っていた
場合、１ビット誤り検出及び訂正回路２９はマイクロ命
令の１ビット誤りを検出するとシンドロームを生成する
。更にこれをデコードして１ビット誤りを訂正する。訂
正されたマイクロ命令は信号線２０１を通ってセレクタ
２５に出力される。セレクタ２５は１ビット誤り訂正中
は訂正されたマイクロ命令を選択し読出しレジスタ２７
に出力する。読出しレジスタ２７に保持された訂正され
たマイクロ命令は信号線２０２を通って制御記憶２３に
書込まれる。又、読出しレジスタ２８に読出されたマイ
クロ命令の１ビツトが誤っていた場合も１ビット誤り検
出及び訂正回路３０が同様の動作を行い、１ビット誤り
を訂正し訂正されたマイクロ命令を制御記憶２４に書込
む。

〔発明が解決しようとする課題〕

上述した従来のマイクロプログラム制御装置は複数の制
御記憶で演算制御を行う場合に制御記憶１個につき１個
の１ビット誤り検出及び訂正回路が必要であるという欠
点がある。すなわち複数の制御記憶から読出されたマイ
クロプログラムには異ったパリティ検査行列が与えられ
ているので、別々の１ビット誤り検出及び訂正回路が必
要となるからである。

〔課題を解決するための手段〕

本発明のマイクロプログラム制御装置は、マイクロプロ
グラムを格納する複数の制御記憶と、前記複数の制御記
憶の内どれか有効かを示す指示手段と、前記指示手段の
指示に従い有効なマイクロ命令を選択する選択手段と、
前記選択手段で選択されたマイクロ命令の１ビット誤り
を検出して訂正する訂正手段とを有する。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実箆例のブロック図である。

同図において読出しレジスタ７及び読出しレジスタ８は
セレクタ５及びセレクタ６から送られてきたマイクロ命
令を保持する。制御記憶３と制御記憶４は排他的に動作
するので、動作している制御記憶の読出しレスジスタは
信号線１０５又は１０６に１を送る。一方、動作してい
ない制御記憶からはアイドル命令が読出され、信号線１
０５又は１０６にＯを送る。

セレクタ９は読出しレジスタ７及び読出しレジスタ８か
ら送られてきたマイクロ命令のうち信号線１０５が１で
信号線１０６が００時（これは制御記［３が動作してい
る事を示す）には読出しレジスタ７を選択し、信号線１
０５が０で信号線１０６が１の時（これは制御記憶４が
動作している事を示す）には読出しレジスタ８を選択し
、読出しレジスタの内容を１ビット誤り検出及び訂正回
路ｌＯに出力する。

１ビット誤り検圧及び訂正回路１０はセレクタ９より出
力されたマイクロ命令の１ビット誤りを検出するとシン
ドロームを生成する。更にこれをデコードして１ビット
誤りろ訂正し、信号線１０１を通してセレクタ５及びセ
レクタ６へ出カスる。

又、１ビット誤をの訂正中は信号線１０４に１を出力す
る。

ＡＮＤゲート１１は信号線１０４と信号線１０５の論理
積を信号線１０７に出力する。ＡＮＤゲー）１２は信号
線１０４と信号″１ｉＡ１０６の論理積を信号線１０８
に圧力する。ＡＮＤゲー）１３は信号線１０９と信号線
１０５の論理積を信号線１１０に出力する。ＡＮＤゲー
ト１４は信号線１０９と信号線１０６の論理積を信号線
１１１に出力する。

信号線１０７が１の時セレクタ５は１ビット誤り検出及
び訂正回路１０で訂正されたマイクロ命令を選択し、信
号線１０７が０の時セレクタ５は制御記憶３から読出さ
れたマイクロ命令を選択する。

信号線１０８が１の時セレクタ６は１ビツトｇ＜り検出
及び訂正回路１０で訂正されたマイクロ命令を選択し、
信号線１０８がＯの時セレクタ６は制御記憶４から読出
されたマイクロ命令を選択する。

信号線１０９は訂正したマイクロ命令を制御記憶３又は
制御記憶４に書込むサイクルで１となり、書込みが行わ
れないサイクルでは０となる。

信号線１１０及び信号線１１１は各々訂正したマイクロ
命令を制御記憶３又は制御記憶４に書込むサイクルで１
となり、書込みが行われないサイクルではＱになる。

本実施例では制御記憶３に格納されるマイクロ命令と制
御記憶４に格納されるマイクロ命令はＦＣＣビットを含
め同一のビット構成をとっているので、シンドローム生
成のためのパリティ検査行列も同一の形式が与えられて
いる。したがってどちらのマイクロ命令に対しても単一
の１ビット誤り検出及び訂正回路１０でシンドロームを
生成し、１ビット誤りを訂正する事ができる。

第１図において、動作中の制御記憶３から読出されたマ
イクロ命令に１ビット誤りがある場合、制御記憶４から
はアイドル命令が読出されている。

読出しレジスタ７は信号線１０５に１を出力し、読出し
レジスタ８は信号線１０６に０を出力する。

セレクタ９は信号線１０５と信号線１０６により読出し
レジスタ７に保持されているマイクロ命令を選択し、１
ビット誤り検出及び訂正回路１０に出力する。１ビット
誤り検出及び訂正回路１０はセレクタ９より出力された
マイクロ命令の１ビット誤りを検出するとシンドローム
を生成する。更に、これをデコードして１ビット誤りを
訂正し、信号線１０１を通してセレクタ５及びセレクタ
６へ出力する。又、１ビット誤り訂正中は信号線１０４
に１を出力し、信号線１０９には訂正されたマイクロ命
令を制御記憶３に書込むサイクルで１を出力する。

そしてＡＮＤゲート１１は信号線１０７に１を出力する
ので、セレクタ５は訂正されたマイクロ命令を選び読出
しレジスタ７へ出力する。読出しレジスタ７は訂正され
たマイクロ命令を保持し、更にこれを信号線１０２を通
して制御記憶３へ出カスる。ＡＮＤゲート１３が信号線
１１０に１を出力すると、制御記憶３には訂正されたマ
イクロ命令が書込まれる。このようにして制御記憶３か
ら読出されたマイクロ命令の１ビツトの誤りが訂正され
制御記憶３に書込まれる間、制御記憶４は毎タロツクサ
イクルにアイドル命令を実行する。

次に動作中の制御記憶４から読出されたマイクロ命令に
１ビット誤りがある場合、制御記憶３からはアイドル命
令が読出されている。セレクタ９は読出しレジスタ８に
保持されたマイクロ命令を選択し１ビット誤り検出及び
訂正回路１０へ出力する。１ビット誤り検出及び訂正回
路１０は前述の説明と同様にマイクロ命令の１ビット誤
りを訂正し信号線１０３を通して制御記憶４に書込む。

制御記憶４から読出されたマイクロ命令の１ビット誤り
が訂正され制御記憶４に書込まれる間、制御記憶３は毎
クロツクサイクルにアイドル命令を実行する。

以上の説明では、制御記憶３及び制御記憶４に格納され
るマイクロ命令がＦＣＣビットを含め同一のビット構成
をとっている場合の１ビット誤りについて述てきた。し
かし、制御記憶３と制御記憶４に格納されるマイクロ命
令のビット長が同じでない場合でも本発明は有効である
。この場合にはＦＣＣビットは同じビット数だけ持ち、
パリティ検査行列はビット数の長いマイクロ命令に合わ
せる事が条件となる。

すなわちセレクタ９及び１ビット誤り検出及び訂正回路
のビット長は制御記憶３及び制御記憶４から読出される
マイクロ命令のビット長の長い方に合わせる。ビット長
の短いマイクロ命令に１ビット誤りがある場合はセレク
タ９に入力されるたきにレセクタ９のビット長に合うよ
うに０が付加される。したがってビット長の短いマイク
ロ命令は１ビット誤り検出及び訂正回路１０内ではビッ
ト長の長いマイクロ命令と全く同様に処理される。１ビ
ット誤り訂正されたマイクロ命令は信号線１０１を通し
てセレクタ５又はセレクタ６に入力される時以前付加さ
れたＯが切り離される。

セレクタ５又はセレクタ６から出力された１ビット誤り
を訂正されたマイクロ命令は信号線１０２又は信号線１
０３を通して制御記憶３又は制御記憶４へ書込まれる。

Ｃ発明の効果〕 以上説明したように本発明は複数の制御記憶のいずれか
読出されたマイクロ命令に対してモ単一の１ビット誤り
検出及び訂正回路でシンドロームを生成し１ビット誤り
を訂正することができるので、ハードウェア量を削減で
きるという効果がある。

ジスタ、９・・・・・・セレクタ、１０・・・・・・１
ビット誤り検出及び訂正回路。

Claims (1)

【特許請求の範囲】
1. マイクロプログラムを格納する複数の制御記憶と、前記
   複数の制御記憶の内どれが有効かを示す指示手段と、前
   記指示手段の指示に従い有効なマイクロ命令を選択する
   選択手段と、前記選択手段で選択されたマイクロ命令の
   １ビット誤りを検出して訂正する訂正手段とを有するこ
   とを特徴とするマイクロプログラム制御装置。