JPH04369733A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH04369733A JPH04369733A JP3146380A JP14638091A JPH04369733A JP H04369733 A JPH04369733 A JP H04369733A JP 3146380 A JP3146380 A JP 3146380A JP 14638091 A JP14638091 A JP 14638091A JP H04369733 A JPH04369733 A JP H04369733A
- Authority
- JP
- Japan
- Prior art keywords
- error
- parity
- data
- error correction
- working memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003936 working memory Effects 0.000 claims description 36
- 230000010365 information processing Effects 0.000 claims description 5
- 230000004044 response Effects 0.000 claims description 3
- 238000007689 inspection Methods 0.000 claims 1
- 230000015654 memory Effects 0.000 abstract description 10
- 230000003111 delayed effect Effects 0.000 abstract description 3
- 230000006866 deterioration Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に関し、特
にエラー訂正符号を備えた情報処理装置に関する。
にエラー訂正符号を備えた情報処理装置に関する。
【０００２】
【従来の技術】従来、データ処理装置は主記憶装置と中
央処理装置から構成されている。中央処理装置は命令制
御部と記憶制御部と演算処理部とキャッシュメモリから
構成されている。この演算制御部はＡＬＵ（演算器）及
びＳＰＭ（作業メモリ）を含んでいる。このＡＬＵから
出力されたデータはＳＰＭのアドレス指定された領域に
書き込まれるが、このデータパスはＡＬＵで演算後ＳＰ
Ｍに書き込むので、所定のマシンサイクル内に遅延時間
を収めるのが困難であった。
央処理装置から構成されている。中央処理装置は命令制
御部と記憶制御部と演算処理部とキャッシュメモリから
構成されている。この演算制御部はＡＬＵ（演算器）及
びＳＰＭ（作業メモリ）を含んでいる。このＡＬＵから
出力されたデータはＳＰＭのアドレス指定された領域に
書き込まれるが、このデータパスはＡＬＵで演算後ＳＰ
Ｍに書き込むので、所定のマシンサイクル内に遅延時間
を収めるのが困難であった。
【０００３】前述の主記憶装置は記憶容量の増大に伴う
故障率の増加に対処するため、１ビットエラー自動訂正
／２ビットエラー検出を行うハミングコードを用いるこ
とによって、動作の信頼性を向上させてきた。
故障率の増加に対処するため、１ビットエラー自動訂正
／２ビットエラー検出を行うハミングコードを用いるこ
とによって、動作の信頼性を向上させてきた。
【０００４】エラー訂正符号（ＥＣＣ）は信頼性を向上
させる目的で主記憶装置のほかに、中央処理装置内の制
御記憶やキャッシュメモリにも用いられてきた。そして
、演算制御部内のＳＰＭに対してもエラー訂正符号を採
用するという考えも以前から存在していた。
させる目的で主記憶装置のほかに、中央処理装置内の制
御記憶やキャッシュメモリにも用いられてきた。そして
、演算制御部内のＳＰＭに対してもエラー訂正符号を採
用するという考えも以前から存在していた。
【０００５】
【発明が解決しようとする課題】上述した従来の情報処
理装置は演算制御部内のＳＰＭに対してエラー訂正符号
を付加しようとすると、従来から大きな遅延時間を有す
るＡＬＵからデータが出力されてＳＰＭに書き込まれる
までの時間が、エラー訂正符号を生成するための時間の
分だけ増加してしまう。
理装置は演算制御部内のＳＰＭに対してエラー訂正符号
を付加しようとすると、従来から大きな遅延時間を有す
るＡＬＵからデータが出力されてＳＰＭに書き込まれる
までの時間が、エラー訂正符号を生成するための時間の
分だけ増加してしまう。
【０００６】この結果、マシン全体の性能を低下させて
しまうという欠点を生ずるため、ＳＰＭに対してエラー
訂正符号を付加して高い信頼性を実現することは困難で
あった。
しまうという欠点を生ずるため、ＳＰＭに対してエラー
訂正符号を付加して高い信頼性を実現することは困難で
あった。
【０００７】
【課題を解決するための手段】本発明の情報処理装置は
、パリティ付きデータ語を複数語記憶する第１作業メモ
リと、前記パリティ付きデータ語に対するエラー訂正符
号を記憶する第２作業メモリと、前記第１作業メモリに
アドレスを供給するとともに前記アドレスを所定の時間
遅延させた後前記第２作業メモリへ供給するアドレス指
定手段と、前記第１作業メモリへの書込みデータに対応
するエラー訂正符号を生成し前記所定の時間遅延したタ
イミングで前記第２作業メモリに書き込む書込手段と、
前記第１作業メモリから読み出されたパリティ付きデー
タ語をパリティチェックしエラー報告信号を生成する検
査手段と、前記パリティ付きデータ語と前記第２作業メ
モリから読み出された前記エラー訂正符号とを使用して
前記検査手段から出力されるエラー報告信号に応答して
エラー訂正可否のチェックを行い訂正可能なエラーであ
れば前記エラーを訂正し前記パリティ付きデータ語を前
記エラー訂正した語と置き換える手段とを有している。
、パリティ付きデータ語を複数語記憶する第１作業メモ
リと、前記パリティ付きデータ語に対するエラー訂正符
号を記憶する第２作業メモリと、前記第１作業メモリに
アドレスを供給するとともに前記アドレスを所定の時間
遅延させた後前記第２作業メモリへ供給するアドレス指
定手段と、前記第１作業メモリへの書込みデータに対応
するエラー訂正符号を生成し前記所定の時間遅延したタ
イミングで前記第２作業メモリに書き込む書込手段と、
前記第１作業メモリから読み出されたパリティ付きデー
タ語をパリティチェックしエラー報告信号を生成する検
査手段と、前記パリティ付きデータ語と前記第２作業メ
モリから読み出された前記エラー訂正符号とを使用して
前記検査手段から出力されるエラー報告信号に応答して
エラー訂正可否のチェックを行い訂正可能なエラーであ
れば前記エラーを訂正し前記パリティ付きデータ語を前
記エラー訂正した語と置き換える手段とを有している。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例を示すブロック図
である。図１において、本発明の一実施例はパリティ付
きデータ語を複数語記憶する第１作業メモリ４と、パリ
ティ付きデータ語に対するエラー訂正符号を記憶する第
２作業メモリ１０とを有している。アドレス指定回路１
は第１作業メモリ４を読み出し、または書き込むアドレ
スを指定する。レジスタ２はアドレス指定回路１で指定
したアドレスを一時保持しておき、１マシンサイクル後
第２作業メモリ１０に出力し、読み出し、または書き込
みアドレスを供給する。
である。図１において、本発明の一実施例はパリティ付
きデータ語を複数語記憶する第１作業メモリ４と、パリ
ティ付きデータ語に対するエラー訂正符号を記憶する第
２作業メモリ１０とを有している。アドレス指定回路１
は第１作業メモリ４を読み出し、または書き込むアドレ
スを指定する。レジスタ２はアドレス指定回路１で指定
したアドレスを一時保持しておき、１マシンサイクル後
第２作業メモリ１０に出力し、読み出し、または書き込
みアドレスを供給する。
【００１０】セレクタ回路１２およびセレクタ回路１４
はレジスタ５の出力又はＡＬＵ３の出力を選択するセレ
クタ回路である。レジスタ１３はセレクタ回路１２で選
択されたデータを格納し、レジスタ１５はセレクタ回路
１４で選択されたデータを格納する。レジスタ１３及び
レジスタ１５はこれらからの出力に対して算術／論術演
算を施すＡＬＵ３に供給される。第１作業メモリ４はア
ドレス指定回路１によるアドレスで指定された領域にＡ
ＬＵ３からのデータを書き込むあるいはその指定された
領域からレジスタ５にデータを読み出す。レジスタ８は
ＡＬＵ３からのデータを一時保持しておき１マシンサイ
クル後ＥＣＣ生成回路９に出力する。ＥＣＣ生成回路９
はレジスタ８からのデータに対するＥＣＣを生成し、こ
のＥＣＣを第２作業メモリ１０に記憶する。レジスタ５
は第１作業メモリ４から読み出されたデータを格納する
。パリティチェック回路６はレジスタ５のデータに対し
てパリティチェックを実施しエラーが発生したとき制御
回路７にエラー信号を送出する。制御回路７は、パリテ
ィチェック回路６のエラー信号に応答してレジスタ５の
データ及びレジスタ２のアドレスを保持するように指示
する。エラー訂正回路はレジスタ５のデータ及び第２作
業メモリ１０から読み出されたＥＣＣにより訂正したデ
ータを生成するように構成されている。
はレジスタ５の出力又はＡＬＵ３の出力を選択するセレ
クタ回路である。レジスタ１３はセレクタ回路１２で選
択されたデータを格納し、レジスタ１５はセレクタ回路
１４で選択されたデータを格納する。レジスタ１３及び
レジスタ１５はこれらからの出力に対して算術／論術演
算を施すＡＬＵ３に供給される。第１作業メモリ４はア
ドレス指定回路１によるアドレスで指定された領域にＡ
ＬＵ３からのデータを書き込むあるいはその指定された
領域からレジスタ５にデータを読み出す。レジスタ８は
ＡＬＵ３からのデータを一時保持しておき１マシンサイ
クル後ＥＣＣ生成回路９に出力する。ＥＣＣ生成回路９
はレジスタ８からのデータに対するＥＣＣを生成し、こ
のＥＣＣを第２作業メモリ１０に記憶する。レジスタ５
は第１作業メモリ４から読み出されたデータを格納する
。パリティチェック回路６はレジスタ５のデータに対し
てパリティチェックを実施しエラーが発生したとき制御
回路７にエラー信号を送出する。制御回路７は、パリテ
ィチェック回路６のエラー信号に応答してレジスタ５の
データ及びレジスタ２のアドレスを保持するように指示
する。エラー訂正回路はレジスタ５のデータ及び第２作
業メモリ１０から読み出されたＥＣＣにより訂正したデ
ータを生成するように構成されている。
【００１１】次に、本実施例の動作の詳細を説明する。
データを第１作業メモリ４に書き込む場合、アドレス指
定回路１でアドレスが指定され第１作業メモリ４とレジ
スタ２に送出される。ＡＬＵ３の出力が第１作業メモリ
４のアドレス指定回路１が指定したアドレスの位置に格
納される。また、ＡＬＵ３の出力はレジスタ８にも送ら
れる。１マシンサイクル後、レジスタ２に格納されてい
たアドレスが第２作業メモリ１０に与えられる。同時に
、レジスタ８に格納されていたデータがＥＣＣ生成回路
９に送られてそのデータに対するＥＣＣが生成され、生
成されたＥＣＣが第２作業メモリ１０に格納される。
定回路１でアドレスが指定され第１作業メモリ４とレジ
スタ２に送出される。ＡＬＵ３の出力が第１作業メモリ
４のアドレス指定回路１が指定したアドレスの位置に格
納される。また、ＡＬＵ３の出力はレジスタ８にも送ら
れる。１マシンサイクル後、レジスタ２に格納されてい
たアドレスが第２作業メモリ１０に与えられる。同時に
、レジスタ８に格納されていたデータがＥＣＣ生成回路
９に送られてそのデータに対するＥＣＣが生成され、生
成されたＥＣＣが第２作業メモリ１０に格納される。
【００１２】データを第１作業メモリ４から読み出す場
合、アドレス指定回路１でアドレスを指定し、このアド
レスは第１作業メモリ４とレジスタ２に送出され、第１
作業メモリ４からレジスタ５にデータが読み出される。 レジスタ５に読み出されたデータはパリティチェック回
路６によってパリティチェックされ、パリティエラーが
検出された場合制御回路７にエラー報告信号を送り、エ
ラー報告信号を受け取った制御回路７はレジスタ５のデ
ータとレジスタ２のデータを保持するように指示する。 一方、レジスタ２に格納されていたアドレスが第２作業
メモリ１０に与えられ、第２作業メモリ１０よりＥＣＣ
が読み出される。エラー訂正回路１１はレジスタ５のデ
ータと第２作業メモリ１０から読み出されたＥＣＣとを
使用してエラー訂正したデータパターンを生成し、保持
しておいたレジスタ５のデータと置き換える。エラー訂
正後、レジスタ５のデータのパリティエラーは無くなり
制御回路７はレジスタ５のデータとレジスタ２のデータ
を保持するのをやめ、あたかもエラーが無かった様に動
作を継続する。
合、アドレス指定回路１でアドレスを指定し、このアド
レスは第１作業メモリ４とレジスタ２に送出され、第１
作業メモリ４からレジスタ５にデータが読み出される。 レジスタ５に読み出されたデータはパリティチェック回
路６によってパリティチェックされ、パリティエラーが
検出された場合制御回路７にエラー報告信号を送り、エ
ラー報告信号を受け取った制御回路７はレジスタ５のデ
ータとレジスタ２のデータを保持するように指示する。 一方、レジスタ２に格納されていたアドレスが第２作業
メモリ１０に与えられ、第２作業メモリ１０よりＥＣＣ
が読み出される。エラー訂正回路１１はレジスタ５のデ
ータと第２作業メモリ１０から読み出されたＥＣＣとを
使用してエラー訂正したデータパターンを生成し、保持
しておいたレジスタ５のデータと置き換える。エラー訂
正後、レジスタ５のデータのパリティエラーは無くなり
制御回路７はレジスタ５のデータとレジスタ２のデータ
を保持するのをやめ、あたかもエラーが無かった様に動
作を継続する。
【００１３】
【発明の効果】以上説明したように本発明は、エラー訂
正符号の生成を所定の時間遅延させることにより、エラ
ー訂正符号の生成に伴う遅延時間の増加によるマシンの
性能低下を低減した形でデータ処理装置の信頼性を向上
できる効果がある。
正符号の生成を所定の時間遅延させることにより、エラ
ー訂正符号の生成に伴う遅延時間の増加によるマシンの
性能低下を低減した形でデータ処理装置の信頼性を向上
できる効果がある。
【図１】本発明の一実施例を説明するブロック図である
。
。
１ アドレス指定回路
２，５，８，１３，１５ レジスタ３ Ａ
ＬＵ ４ 第１作業メモリ ６ パリティチェック回路 ７ 制御回路 ９ ＥＣＣ生成回路 １０ 第２作業メモリ １１ エラー訂正回路 １２，１４ セレクタ回路
ＬＵ ４ 第１作業メモリ ６ パリティチェック回路 ７ 制御回路 ９ ＥＣＣ生成回路 １０ 第２作業メモリ １１ エラー訂正回路 １２，１４ セレクタ回路
Claims (1)
- 【請求項１】 パリティ付きデータ語を複数語記憶す
る第１作業メモリと、前記パリティ付きデータ語に対す
るエラー訂正符号を記憶する第２作業メモリと、前記第
１作業メモリにアドレスを供給するとともに前記アドレ
スを所定の時間遅延させた後前記第２作業メモリへ供給
するアドレス指定手段と、前記第１作業メモリへの書込
みデータに対応するエラー訂正符号を生成し前記所定の
時間遅延したタイミングで前記第２作業メモリに書き込
む書込手段と、前記第１作業メモリから読み出されたパ
リティ付きデータ語をパリティチェックしエラー報告信
号を生成する検査手段と、該パリティ付きデータ語と前
記第２作業メモリから読み出された前記エラー訂正符号
とを使用して前記検査手段から出力されるエラー報告信
号に応答してエラー訂正可否のチェックを行い訂正可能
なエラーであれば該エラーを訂正し前記パリティ付きデ
ータ語を該エラー訂正した語と置き換える手段とを有す
ることを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3146380A JPH04369733A (ja) | 1991-06-19 | 1991-06-19 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3146380A JPH04369733A (ja) | 1991-06-19 | 1991-06-19 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04369733A true JPH04369733A (ja) | 1992-12-22 |
Family
ID=15406403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3146380A Pending JPH04369733A (ja) | 1991-06-19 | 1991-06-19 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04369733A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011048681A (ja) * | 2009-08-27 | 2011-03-10 | Toshiba Corp | プロセッサ |
-
1991
- 1991-06-19 JP JP3146380A patent/JPH04369733A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011048681A (ja) * | 2009-08-27 | 2011-03-10 | Toshiba Corp | プロセッサ |
| US8484520B2 (en) | 2009-08-27 | 2013-07-09 | Kabushiki Kaisha Toshiba | Processor capable of determining ECC errors |
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