JP2655619B2 - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
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- JP2655619B2 JP2655619B2 JP2171837A JP17183790A JP2655619B2 JP 2655619 B2 JP2655619 B2 JP 2655619B2 JP 2171837 A JP2171837 A JP 2171837A JP 17183790 A JP17183790 A JP 17183790A JP 2655619 B2 JP2655619 B2 JP 2655619B2
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- Japan
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- control storage
- error correction
- control
- error
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプログラム制御における複数の制御
記憶手段からの読み出しエラー処理に利用する。
記憶手段からの読み出しエラー処理に利用する。
本発明はビット幅の異なる命令語を保持する複数の制
御記憶手段から読み出されたマイクロ命令語によりプロ
グラムを実行するマイクロプログラム制御装置におい
て、 マイクロ命令語に誤りが検出されたときに、そのマイ
クロ命令語を選択して共有される誤り訂正回路の入力ビ
ット幅に揃えて出力し、誤りを訂正することにより、 誤り訂正回路を個別に設けることをなくしてハードウ
ェア量を削減し、一つの訂正回路で訂正を行い信頼性を
向上させるようにしたものである。
御記憶手段から読み出されたマイクロ命令語によりプロ
グラムを実行するマイクロプログラム制御装置におい
て、 マイクロ命令語に誤りが検出されたときに、そのマイ
クロ命令語を選択して共有される誤り訂正回路の入力ビ
ット幅に揃えて出力し、誤りを訂正することにより、 誤り訂正回路を個別に設けることをなくしてハードウ
ェア量を削減し、一つの訂正回路で訂正を行い信頼性を
向上させるようにしたものである。
従来この種のマイクロプログラム制御装置では、制御
記憶手段からの読み出しエラーが生じた場合、各ワード
ごとに備えられた訂正コードによって訂正し処理を継続
していた。
記憶手段からの読み出しエラーが生じた場合、各ワード
ごとに備えられた訂正コードによって訂正し処理を継続
していた。
第２図は、従来のマイクロプログラム制御装置の構成
を示すブロック図である。
を示すブロック図である。
従来装置は、訂正コードを付加したマイクロプログラ
ムを格納する制御記憶手段10、11と、この制御記憶手段
10、11それぞれのアドレスを格納するアドレスレジスタ
０、21と、制御記憶手段10、11から読み出したデータま
たは誤り訂正回路60、61の訂正データのいずれかを選択
するセレクタ30、31と、このセレクタ30、31の出力を格
納する制御記憶レジスタ40、41と、この制御記憶レジス
タ40、41のデータの誤り検出を行う誤り検出回路50、51
と、制御記憶レジスタ40、41のデータを訂正する誤り訂
正回路60、61とにより構成される。
ムを格納する制御記憶手段10、11と、この制御記憶手段
10、11それぞれのアドレスを格納するアドレスレジスタ
０、21と、制御記憶手段10、11から読み出したデータま
たは誤り訂正回路60、61の訂正データのいずれかを選択
するセレクタ30、31と、このセレクタ30、31の出力を格
納する制御記憶レジスタ40、41と、この制御記憶レジス
タ40、41のデータの誤り検出を行う誤り検出回路50、51
と、制御記憶レジスタ40、41のデータを訂正する誤り訂
正回路60、61とにより構成される。
その動作は、制御記憶手段10、11からアドレスレジス
タ20、21の示すワードのマイクロプログラムが読み出さ
れ、セレクタ30、31が制御記憶手段10、11の読み出しデ
ータをセレクトし、制御記憶レジスタ40、41にセットす
る。制御記憶レジスタ40、41にセットされたマイクロプ
ログラムデータは誤り検出回路50、51により周知のECC
方式（ECC方式については情報処理VoL.23 No.4「誤り検
出・訂正の応用」藤原英二・金田重郎共著社団法人情報
処理学会に詳しく述べられている）によって誤りを検出
する。誤りがあると誤り訂正回路60、61により訂正デー
タを作成し出力する。セレクタ30、31は誤り訂正回路6
0、61の訂正データをセレクトし、制御記憶レジスタ4
0、41にセットする。
タ20、21の示すワードのマイクロプログラムが読み出さ
れ、セレクタ30、31が制御記憶手段10、11の読み出しデ
ータをセレクトし、制御記憶レジスタ40、41にセットす
る。制御記憶レジスタ40、41にセットされたマイクロプ
ログラムデータは誤り検出回路50、51により周知のECC
方式（ECC方式については情報処理VoL.23 No.4「誤り検
出・訂正の応用」藤原英二・金田重郎共著社団法人情報
処理学会に詳しく述べられている）によって誤りを検出
する。誤りがあると誤り訂正回路60、61により訂正デー
タを作成し出力する。セレクタ30、31は誤り訂正回路6
0、61の訂正データをセレクトし、制御記憶レジスタ4
0、41にセットする。
このように各々の制御記憶手段10、11ごとに誤り訂正
回路60、61を有し、各々の制御記憶手段10、11の読み出
しエラーを訂正コードにより訂正をしながらマイクロプ
ログラムの実行を継続する。
回路60、61を有し、各々の制御記憶手段10、11の読み出
しエラーを訂正コードにより訂正をしながらマイクロプ
ログラムの実行を継続する。
上述した従来のマイクロプログラムの制御装置は、複
数の制御記憶手段に対応して、各々個別の訂正回路を有
する。そのために訂正回路のハードウェア量が多くな
り、信頼性を低下させる欠点がある。
数の制御記憶手段に対応して、各々個別の訂正回路を有
する。そのために訂正回路のハードウェア量が多くな
り、信頼性を低下させる欠点がある。
本発明はこのような欠点を除去するもので、ハードウ
ェア量を削減し、信頼性を向上させることができる装置
を提供することを目的とする。
ェア量を削減し、信頼性を向上させることができる装置
を提供することを目的とする。
本発明は、誤り訂正コードが付加されたマイクロ命令
語を格納するビット幅の異なる複数の制御記憶手段と、
この制御記憶手段にそれぞれ対応するアドレスを保持す
る複数のアドレスレジスタと、前記制御記憶手段から読
み出されたマイクロ命令語をそれぞれ保持する複数の制
御記憶レジスタと、この複数の制御記憶レジスタの出力
の一つを選択してビット幅の小さいデータに対しては固
定値を付加し同一のビット幅のデータとして出力する第
二のセレクタと、この第二のセレクタからの出力の誤り
訂正を行う誤り訂正回路と、この誤り訂正回路の出力と
前記制御記憶手段からの出力の一方を前記制御記憶レジ
スタのそれぞれの入力とする複数のセレクタとを備えた
ことを特徴とする。
語を格納するビット幅の異なる複数の制御記憶手段と、
この制御記憶手段にそれぞれ対応するアドレスを保持す
る複数のアドレスレジスタと、前記制御記憶手段から読
み出されたマイクロ命令語をそれぞれ保持する複数の制
御記憶レジスタと、この複数の制御記憶レジスタの出力
の一つを選択してビット幅の小さいデータに対しては固
定値を付加し同一のビット幅のデータとして出力する第
二のセレクタと、この第二のセレクタからの出力の誤り
訂正を行う誤り訂正回路と、この誤り訂正回路の出力と
前記制御記憶手段からの出力の一方を前記制御記憶レジ
スタのそれぞれの入力とする複数のセレクタとを備えた
ことを特徴とする。
前記誤り訂正回路は、前記第二のセレクタからの誤り
検出の出力を受けたときにマイクロプログラムによる制
御を抑止する手段を含み、前記記憶レジスタの内容につ
いてそれぞれ誤り検出を行う誤り検出回路を各記憶レジ
スタごとに備えることが望ましい。
検出の出力を受けたときにマイクロプログラムによる制
御を抑止する手段を含み、前記記憶レジスタの内容につ
いてそれぞれ誤り検出を行う誤り検出回路を各記憶レジ
スタごとに備えることが望ましい。
誤り検出回路により誤りが検出されたときに、誤りが
発生したマイクロ命令語を選択し、選択したマイクロ命
令語のビット幅との差分だけ固定値を付加し、誤り訂正
回路の入力ビット幅に揃えて出力する。この出力を受け
た誤り訂正回路はマイクロ命令語に付加された誤り訂正
コードにより訂正を行う。
発生したマイクロ命令語を選択し、選択したマイクロ命
令語のビット幅との差分だけ固定値を付加し、誤り訂正
回路の入力ビット幅に揃えて出力する。この出力を受け
た誤り訂正回路はマイクロ命令語に付加された誤り訂正
コードにより訂正を行う。
これにより、誤り訂正回路を個別に設けることをなく
してハードウェア量を削減し、一つの訂正回路で訂正を
行い信頼性を向上させることができる。
してハードウェア量を削減し、一つの訂正回路で訂正を
行い信頼性を向上させることができる。
次に、本発明実施例を図面に基づいて説明する。第１
図は本発明実施例の構成を示すブロック図である。
図は本発明実施例の構成を示すブロック図である。
本発明実施例は、誤り訂正コードが付加されたマイク
ロ命令語を格納するビット幅の異なる複数の制御記憶手
段110、120と、この制御記憶手段110、120にそれぞれ対
応するアドレスを保持する複数のアドレスレジスタ71
0、720と、制御記憶手段110、120から読み出されたマイ
クロ命令語をそれぞれ保持する複数の制御記憶レジスタ
210、220と、この複数の制御記憶レジスタ210、220の内
容についてそれぞれ誤り検出を行う誤り検出回路310、3
20とを各制御記憶レジスタ210、220ごとに備え、さら
に、複数の制御記憶レジスタ210、220の出力の一つを選
択してビット幅の小さいデータに対しては固定値を付加
し同一のビット幅のデータとして出力するセレクタ400
と、セレクタ400からの出力の誤り訂正を行う誤り訂正
回路500と、誤り訂正回路500の出力と制御記憶手段11
0、120からの出力の一方を制御記憶レジスタ210、220の
それぞれの入力とするセレクタ610、620とを備え、誤り
訂正回路500には、セレクタ400からの誤り検出の出力を
受けたときにマイクロプログラムによる制御を抑止する
手段を含む。
ロ命令語を格納するビット幅の異なる複数の制御記憶手
段110、120と、この制御記憶手段110、120にそれぞれ対
応するアドレスを保持する複数のアドレスレジスタ71
0、720と、制御記憶手段110、120から読み出されたマイ
クロ命令語をそれぞれ保持する複数の制御記憶レジスタ
210、220と、この複数の制御記憶レジスタ210、220の内
容についてそれぞれ誤り検出を行う誤り検出回路310、3
20とを各制御記憶レジスタ210、220ごとに備え、さら
に、複数の制御記憶レジスタ210、220の出力の一つを選
択してビット幅の小さいデータに対しては固定値を付加
し同一のビット幅のデータとして出力するセレクタ400
と、セレクタ400からの出力の誤り訂正を行う誤り訂正
回路500と、誤り訂正回路500の出力と制御記憶手段11
0、120からの出力の一方を制御記憶レジスタ210、220の
それぞれの入力とするセレクタ610、620とを備え、誤り
訂正回路500には、セレクタ400からの誤り検出の出力を
受けたときにマイクロプログラムによる制御を抑止する
手段を含む。
制御記憶手段110、120は、誤り訂正コード付マイクロ
命令語を格納し、制御記憶手段110に格納されているマ
イクロ命令語のビット幅は制御記憶手段120に格納され
ているマイクロ命令語のビット幅よりも大きい。
命令語を格納し、制御記憶手段110に格納されているマ
イクロ命令語のビット幅は制御記憶手段120に格納され
ているマイクロ命令語のビット幅よりも大きい。
また、誤り訂正コードはセレクタ400で付加される固
定値を含めた制御記憶手段110、120の１ワードに対して
生成され、制御記憶手段110、120に格納されている誤り
訂正コードのビット幅は等しい。
定値を含めた制御記憶手段110、120の１ワードに対して
生成され、制御記憶手段110、120に格納されている誤り
訂正コードのビット幅は等しい。
制御記憶レジスタ210、220はセレクタ610、620により
選択された制御記憶手段110、120から読み出した誤り訂
正コード付マイクロ命令語と誤り訂正回路500からの訂
正データとを格納する。その出力は制御信号線13、14に
より図外の被制御部、誤り検出回路310、320およびセレ
クタ400に送られる。
選択された制御記憶手段110、120から読み出した誤り訂
正コード付マイクロ命令語と誤り訂正回路500からの訂
正データとを格納する。その出力は制御信号線13、14に
より図外の被制御部、誤り検出回路310、320およびセレ
クタ400に送られる。
セレクタ400は、制御記憶レジスタ210、220からの出
力を選択し、制御記憶レジスタ220を選択した場合は固
定値を付加して誤り訂正回路500の入力ビット幅に揃え
た後に出力する。
力を選択し、制御記憶レジスタ220を選択した場合は固
定値を付加して誤り訂正回路500の入力ビット幅に揃え
た後に出力する。
語り訂正回路500は、セレクタ400の出力の訂正を行い
訂正されたデータはセレクタ610、620に送られる。アド
レスレジスタ710、720には、制御記憶手段110、120に対
応するアドレスが格納される。
訂正されたデータはセレクタ610、620に送られる。アド
レスレジスタ710、720には、制御記憶手段110、120に対
応するアドレスが格納される。
次に、このような構成された本発明実施例の動作につ
いて説明する。
いて説明する。
まず、アドレスレジスタ710、720から出力されたアド
レスにより指定された制御記憶手段110、120のマイクロ
命令語が読み出され、セレクタ610、620を介して制御記
憶レジスタ210、220に格納される。
レスにより指定された制御記憶手段110、120のマイクロ
命令語が読み出され、セレクタ610、620を介して制御記
憶レジスタ210、220に格納される。
次に、制御記憶レジスタ210、220の出力は、制御信号
線13、14を介して図外の被制御部に送られマイクロプロ
グラムによる制御が行われる。同時に制御記憶レジスタ
210、220の出力は、誤り検出回路310、320へ送られ誤り
検出が行われる。
線13、14を介して図外の被制御部に送られマイクロプロ
グラムによる制御が行われる。同時に制御記憶レジスタ
210、220の出力は、誤り検出回路310、320へ送られ誤り
検出が行われる。
誤り検出回路320により誤りが検出された場合、エラ
ー検出信号線24によりマイクロプログラムによる制御を
抑止する。セレクタ400は、エラー検出信号により制御
記憶レジスタ220の出力を選択し、選択した制御記憶レ
ジスタ220のマイクロ命令語に制御記憶レジスタ210のマ
イクロ命令語のビット幅との差分だけ固定値を付加し、
誤り訂正回路500の入力ビット幅に揃えて出力する。
ー検出信号線24によりマイクロプログラムによる制御を
抑止する。セレクタ400は、エラー検出信号により制御
記憶レジスタ220の出力を選択し、選択した制御記憶レ
ジスタ220のマイクロ命令語に制御記憶レジスタ210のマ
イクロ命令語のビット幅との差分だけ固定値を付加し、
誤り訂正回路500の入力ビット幅に揃えて出力する。
誤り訂正回路500は、セレクタ400からの入力をマイク
ロ命令語に付加された誤り訂正コードにより訂正を行
い、セレクタ610を介して制御記憶レジスタ210の内容を
訂正する。
ロ命令語に付加された誤り訂正コードにより訂正を行
い、セレクタ610を介して制御記憶レジスタ210の内容を
訂正する。
誤り検出回路310によりエラーが検出された場合も同
様の手順でセレクタ400により制御記憶レジスタ210の出
力を誤り訂正回路500に送り訂正を行い、セレクタ620を
介して制御記憶レジスタ220の内容を訂正する。
様の手順でセレクタ400により制御記憶レジスタ210の出
力を誤り訂正回路500に送り訂正を行い、セレクタ620を
介して制御記憶レジスタ220の内容を訂正する。
以上二つの制御記憶手段を有する装置について説明し
たが、三つ以上の制御記憶手段を有する装置も同様の構
成を採用し実現することができる。
たが、三つ以上の制御記憶手段を有する装置も同様の構
成を採用し実現することができる。
以上説明したように本発明によれば、誤り訂正回路を
共通にすることにより、ハードウェア量を削減し、信頼
性を向上させることができる効果がある。
共通にすることにより、ハードウェア量を削減し、信頼
性を向上させることができる効果がある。
第１図は本発明実施例の構成を示すブロック図。 第２図は従来例の構成を示すブロック図。 10、11、110、120……制御記憶手段、20、21、710、720
……アドレスレジスタ、30、31、400、610、620……セ
レクタ、40、41、210、220……制御記憶レジスタ、50、
51、310、320……誤り検出回路、60、61、500……誤り
訂正回路。
……アドレスレジスタ、30、31、400、610、620……セ
レクタ、40、41、210、220……制御記憶レジスタ、50、
51、310、320……誤り検出回路、60、61、500……誤り
訂正回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−179029（ＪＰ，Ａ) 特開 昭60−72036（ＪＰ，Ａ) 実開 昭61−37538（ＪＰ，Ｕ)
Claims (3)
- 【請求項１】誤り訂正コードが付加されたマイクロ命令
語を格納するビット幅の異なる複数の制御記憶手段と、 この制御記憶手段にそれぞれ対応するアドレスを保持す
る複数のアドレスレジスタと、 前記制御記憶手段から読み出されたマイクロ命令語をそ
れぞれ保持する複数の制御記憶レジスタと、 この複数の制御記憶レジスタの出力の一つを選択してビ
ット幅の小さいデータに対しては固定値を付加し同一の
ビット幅のデータとして出力する第二のセレクタと、 この第二のセレクタからの出力の誤り訂正を行う誤り訂
正回路と、 この誤り訂正回路の出力と前記制御記憶手段からの出力
の一方を前記制御記憶レジスタのそれぞれの入力とする
複数のセレクタと を備えたことを特徴とするマイクロプログラム制御装
置。 - 【請求項２】前記誤り訂正回路は、前記第二のセレクタ
からの誤り検出の出力を受けたときにマイクロプログラ
ムによる制御を抑止する手段を含む請求項１記載のマイ
クロプログラム制御装置。 - 【請求項３】前記記憶レジスタの内容についてそれぞれ
誤り検出を行う誤り検出回路を各記憶レジスタごとに備
えた請求項１記載のマイクロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171837A JP2655619B2 (ja) | 1990-06-29 | 1990-06-29 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171837A JP2655619B2 (ja) | 1990-06-29 | 1990-06-29 | マイクロプログラム制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0460845A JPH0460845A (ja) | 1992-02-26 |
| JP2655619B2 true JP2655619B2 (ja) | 1997-09-24 |
Family
ID=15930678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2171837A Expired - Lifetime JP2655619B2 (ja) | 1990-06-29 | 1990-06-29 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2655619B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010198657A (ja) * | 2009-02-23 | 2010-09-09 | Oki Semiconductor Co Ltd | メモリ装置 |
-
1990
- 1990-06-29 JP JP2171837A patent/JP2655619B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010198657A (ja) * | 2009-02-23 | 2010-09-09 | Oki Semiconductor Co Ltd | メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0460845A (ja) | 1992-02-26 |
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