JPH0460845A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプログラム制御における複数の制御記
憶手段からの読み出しエラー処理に利用する。

〔概要〕

本発明はビット幅の異なる命令語を保持する複数の制御
記憶手段から読み出されたマイクロ命令語によりプログ
ラムを実行するマイクロプログラム制御装置において、 マイクロ命令語に誤りが検出されたときに、そのマイク
ロ命令語を選択して共有される誤り訂正回路の入力ビツ
ト幅に揃えて出力し、誤りを訂正することにより、 誤り訂正回路を個別に設けることをなくして／％−ドウ
ェア量を削減し、一つの訂正回路で訂正を行い信頼性を
向上させるようにしたものである。

〔従来の技術〕

従来この種のマイクロプログラム制御装置では、制御記
憶手段からの読み出しエラーが生じた場合、各ワードご
とに備えられた訂正コードによって訂正し処理を継続し
ていた。

第２図は、従来のマイクロプログラム制御装置の構成を
示すブロック図である。

従来装置は、訂正コードを付加したマイクロプログラム
を格納する制御記憶手段１Ｏ１１１と、この制御記憶手
段１０．１１それぞれのアドレスを格納するアドレスレ
ジスタ２０．２１と、制御記憶手段１０．１１から読み
出したデータまたは誤り訂正回路６０．６１の訂正デー
タのいずれかを選択するセレクタ３０．３１と、このセ
レクタ３０．３１の出力を格納する制御記憶レジスタ４
０．４１と、この制御記憶レジスタ４０．４１のデータ
の誤り検出を行う誤り検出回路５０．５１と、制御記憶
レジスタ４０．４１のデータを訂正する誤り訂正回路６
０．６１とにより構成される。

その動作は、制御記憶手段１０．１１からアドレスレジ
スタ２０．２１の示すワードのマイクロプログラムが読
み出され、セレクタ３０．３１が制御記憶手段１０．１
１の読み出しデータをセレクトし、制御記憶レジスタ４
０．４１にセットする。制御記憶レジスタ４０．４１に
セットされたマイクロプログラムデータは誤り検出回路
５０．５１により周知のＥＣＣ方式（ＥＣＣ方式につい
ては情報処理ＶＯＬ、２３　Ｎｏ、４　　「誤り検出・
訂正の応用」藤原英二・金田重部共著社団法人情報処理
学会に詳しく述べられている）によって誤りを検出する
。誤りがあると誤り訂正回路６０．６１により訂正デー
タを作成し出力する。

セレクタ３０．３１は誤り訂正回路６０．６１の訂正デ
ータをセレクトし、制御記憶レジスタ４０．４１にセッ
トする。

このように各々の制御記憶手段１０．１１ごとに誤り訂
正回路６０．６１を有し、各々の制御記憶手段１０．１
１の読み出しエラーを訂正コードにより訂正をしながら
マイクロプログラムの実行を継続する。

〔発明が解決しようとする課題〕

上述した従来のマイクロプログラムの制御装置は、複数
の制御記憶手段に対応して、各々個別の訂正回路を有す
る。そのために訂正回路のハードウェア量が多くなり、
信頼性を低下させる欠点がある。

本発明はこのような欠点を除去するもので、ハードウェ
ア量を削減し、信頼性を向上させることができる装置を
提供することを目的とする。

〔課題を解決するための手段〕

本発明は、誤り訂正コードが付加されたマイクロ命令語
を格納するビット幅の異なる複数の制御記憶手段と、こ
の制御記憶手段にそれぞれ対応するアドレスを保持する
複数のアドレスレジスタと、前記制御記憶手段から読み
出されたマイクロ命令語をそれぞれ保持する複数の制御
記憶レジスタと、この複数の制御記憶レジスタの出力を
それぞれ入力してそれぞれ誤りを訂正する複数の誤り訂
正回路と、この誤り訂正回路の出力と前記制御記憶手段
からの出力の一方を前記制御記憶レジスタのそれぞれの
入力とする複数のセレクタとを備えたマイクロプログラ
ム制御装置において、前記複数の制御記憶レジスタの出
力の一つを選択してビット幅の小さいデータに対しては
固定値を付加し同一のビット幅のデータどして出力する
第二のセレクタを設け、前記複数の誤り訂正回路に代え
て、前記第二のセレクタからの出力の誤り訂正を行うひ
とつの誤り訂正回路を備えたことを特徴とする。

前記誤り訂正回路は、前記第二のセレクタからの誤り検
出の出力を受けたときにマイクロプログラムによる制御
を抑止する手段を含み、前記記憶レジスタの内容につい
てそれぞれ誤り検出を行う誤り検出回路を各記憶レジス
タごとに備えることが望ましい。

〔作用〕

誤り検出回路により誤りが検出されたときに、誤りが発
生したマイクロ命令語を選択し、選択したマイクロ命令
語のビット幅との差分だけ固定値を付加し、誤り訂正回
路の入力ビット幅に揃えて出力する。この出力を受けた
誤り訂正回路はマイクロ命令語に付加された誤り訂正コ
ードにより訂正を行う。

これにより、誤り訂正回路を個別に設けることをなくし
てハードウェア量を削減し、一つの訂正回路で訂正を行
い信頼性を向上させることができる。

〔実施例〕

次に、本発明実施例を図面に基づいて説明する。

第１図は本発明実施例の構成を示すブロック図である。

本発明実施例は、誤り訂正コードが（−１加されたマイ
クロ命令語を格納するビット幅の異なる複数の制御記憶
手段１１０．１２０と、この制御記憶手段１１０．１２
０にそれぞれ対応するアドレスを保持する複数のアドレ
スレジスタ７１０．７２０　と、制御記憶手段１１０．
１２０から読み出されたマイクロ命令語をそれぞれ保持
する複数の制御記憶レジスフ２１０．２２０　と、この
複数の制御記憶レジスタ２１０．２２０の内容について
それぞれ誤り検出を行う誤り検出回路３１０．３２０と
を各制御記憶レジスタ２１０．２２０ごとに備え、さら
に、複数の制御記憶レジスタ２１０．２２０の出力の一
つを選択してビット幅の小さいデータに対しては固定値
を付加し同一のビット幅のデータとして出力するセレク
タ４００　と、セレクタ４００からの出力の誤り訂正を
行う誤り訂正回路５００と、誤り訂正回路５００の出力
と制御記憶手段１１０．１２０からの出力の一方を制御
記憶レジスタ２１０．２２０のそれぞれの入力とするセ
レクタ６１０．６２０とを備え、誤り訂正回路５００に
は、セレクタ４００からの誤り検出の出力を受けたとき
にマイクロプログラムによる制御を抑止する手段を含む
。

制御記憶手段１１０．１２０は、誤り訂正コード付マイ
クロ命令語を格納し、制御記憶手段１１０に格納されて
いるマイクロ命令語のビット幅は制御記憶手段１２０に
格納されているマイクロ命令語のビット幅よりも大きい
。

また、誤り訂正コードはセレクタ４００で付加される固
定値を含緬た制御記憶手段１１０．１２０の１ワードに
対して生成され、制御記憶手段１１０．１２０に格納さ
れている誤り訂正コードのビット幅は等しい。

制御記憶レジスタ２１０．２２０　はセレクタ６１０．
６２０により選択された制御記憶手段１１０．１２０か
ら読み出した誤り訂正コード付マイクロ命令語と誤り訂
正回路５００からの訂正データとを格納する。

その出力は制御信号線１３．１４により図外の被制御部
、誤り検出回路３１０．３２０およびセレクタ４００に
送られる。

セレクタ４００　は、制御記憶レジスタ２１０．２２０
からの出力を選択し、制御記憶レジスフ２２０を選択し
た場合は固定値を付加して誤り訂正回路５００の入力ビ
ット幅に揃えた後に出力する。

語り訂正回路５００は、セレクタ４００の出力の訂正を
行い訂正されたデータはセレクタ６１０．６２０に送ら
れる。アドレスレジスタ７１０．７２０　には、制御記
憶手段１１０．１２０に対応するアドレスが格納される
。

次に、このような構成された本発明実施例の動作につい
て説明する。

まず、アドレスレジスタ７１０．７２０から出力された
アドレスにより指定された制御記憶手段１１０．１２０
のマイクロ命令語が読み出され、セレクタ６１０．６２
０を介して制御記憶レジスタ２１０．２２０に格納され
る。

次に、制御記憶レジスタ２１０．２２０の出力は、制御
信号線１３．１４を介して図外の被制御部に送られマイ
クロプログラムによる制御が行われる。同時に制御記憶
レジスタ２１０．２２０の出力は、誤り検出回路３１０
．３２０へ送られ誤り検出が行われる。

誤り検出回路３２０により誤りが検出された場合、エラ
ー検出信号線２４によりマイクロプログラムによる制御
を抑止する。セレクタ４００は、エラー検出信号により
制御記憶レジスタ２２０の出力を選択し、選択した制御
記憶レジスタ２２０のマイクロ命令語に制御記憶レジス
タ２１０のマイクロ命令語のビット幅との差分だけ固定
値を付加し、誤り訂正回路５００の入力ビツト幅に揃え
て出力する。

誤り訂正回路５００は、セレクタ４００からの入力をマ
イクロ命令語に付加された誤り訂正コードにより訂正を
行い、セレクタ６１０を介して制御記憶レジスタ２１０
の内容を訂正する。

誤り検出回路３１０によりエラーが検出された場合も同
様の手順でセレクタ４００により制御記憶レジスタ２１
０の出力を誤り訂正回路５００に送り訂正を行い、セレ
クタ６２０を介して制御記憶レジスタ２２０の内容を訂
正する。

以上二つの制御記憶手段を有する装置について説明した
が、三つ以上の制御記憶手段を有する装置も同様の構成
を採用し実現することができる。

〔発明の効果〕 以上説明したように本発明によれば、誤り訂正回路を共
通にすることにより、ハードウェア量を削減し、信頼性
を向上させることができる効果がある。

【図面の簡単な説明】

第１図は本発明実施例の構成を示すブロック図。 第２図は従来例の構成を示すブロック図。 １０．１１．１１０．１２０・・・制御記憶手段、２０
．２１．７１０　、？２０・・・アドレスレジスタ、３
０．３１．４００．６１０．６２０・・・セレクタ、４
０．４１．２１０．２２０・・・制御記憶レジスタ、５
０．５１．３１０．３２０・・・誤り検出回路、６０．
６１．５００・・・誤り訂正回路。

Claims (1)

1. 【特許請求の範囲】 １、誤り訂正コードが付加されたマイクロ命令語を格納
   するビット幅の異なる複数の制御記憶手段と、 この制御記憶手段にそれぞれ対応するアドレスを保持す
   る複数のアドレスレジスタと、 前記制御記憶手段から読み出されたマイクロ命令語をそ
   れぞれ保持する複数の制御記憶レジスタと、 この複数の制御記憶レジスタの出力をそれぞれ入力して
   それぞれ誤りを訂正する複数の誤り訂正回路と、 この誤り訂正回路の出力と前記制御記憶手段からの出力
   の一方を前記制御記憶レジスタのそれぞれの入力とする
   複数のセレクタと を備えたマイクロプログラム制御装置において、前記複
   数の制御記憶レジスタの出力の一つを選択してビット幅
   の小さいデータに対しては固定値を付加し同一のビット
   幅のデータとして出力する第二のセレクタを設け、 前記複数の誤り訂正回路に代えて、前記第二のセレクタ
   からの出力の誤り訂正を行うひとつの誤り訂正回路を備
   えた ことを特徴とするマイクロプログラム制御装置。 ２、前記誤り訂正回路は、前記第二のセレクタからの誤
   り検出の出力を受けたときにマイクロプログラムによる
   制御を抑止する手段を含む請求項１記載のマイクロプロ
   グラム制御装置。 ３、前記記憶レジスタの内容についてそれぞれ誤り検出
   を行う誤り検出回路を各記憶レジスタごとに備えた請求
   項１記載のマイクロプログラム制御装置。