JPH01175041A - 単−エラー検出・訂正方式 - Google Patents

単−エラー検出・訂正方式

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JPH01175041A
JPH01175041A JP62334719A JP33471987A JPH01175041A JP H01175041 A JPH01175041 A JP H01175041A JP 62334719 A JP62334719 A JP 62334719A JP 33471987 A JP33471987 A JP 33471987A JP H01175041 A JPH01175041 A JP H01175041A
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error
parity
control memory
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data
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JP62334719A
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Takayoshi Ohashi
大橋　孝喜
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    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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    • G06F11/26—Functional testing
    • G06F11/273—Tester hardware, i.e. output processing circuits
    • G06F11/2736—Tester hardware, i.e. output processing circuits using a dedicated service processor for test

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は制御記憶から出力されるデータのパリティ１ニ
ツクを行なって、パリティエラーを検出された場合には
、そのエラー訂正を行なうことができる単一エラー検出
・訂正方式に関する。
（従来の技術及びその問題点） 記憶素子のエラーへの対策として、従来からパリティ符
号、５ＥＣ−ＤＥＣ（Ｓｉｎｏｌｅｌ：　ｒｒｏｒ　　
ＣｏｒｒｅｃＮｎｏ　−Ｄ　ｏｕｂｌｅ　　Ｅ　ｒｒｏ
ｒＤ　ａｔｅｃｔｉｎｏ）などが用いられていた。
しかし、パリティ符号によりエラーを検出する場合はチ
ェックビット、チェック用ハードは少なくて済むが、エ
ラーを検出してもそのエラーを訂正できない。また、５
ＥＣ−ＤＥＤは単一のエラー訂正はできるが、チェック
ビット、チェック用バードウＬアが大きくなるという問
題点がある。
特に、５ＥＤ−ＤＥＤにおいて、例えばデータ部８バイ
トに対してチェック部１バイトというようにチェックビ
ットが大きくなるということは、高価な高速素子を必要
とする制御記憶などでは、コスト上が高くなるという問
題点がある。
本発明は上記の点に鑑みてなされたもので、その目的は
、高価な高速記憶素子と安価な低速記憶素子とを組合わ
せて使用することによって、性能を低下させることなく
、安価な単一エラー検出・訂正方式を提供することにあ
る。
［発明の構成］ （問題点を解決するための手段及び作用）サービスプロ
セッサ、パリティ符号化された制御記憶を有するマイク
ロプログラム制御型処理装置において、マイクロシーケ
ンサからの上記制御記憶を指定するアドレスデータと上
記サービスプロセッサからのアドレスデータを切換える
セレクタと、上記制御記憶から出力されるデータのパリ
ティをチェックするパリティチェッカと、制御記憶ワー
ドのエラー訂正に必要な制御記憶訂正データを有し、制
御記憶のパリティエラーが検出された場合にはサービス
プロセッサ内部で制御記憶訂正用データを用いてパリテ
ィエラーを訂正するようにした単一エラー検出・訂正方
式である。
（実施例） 以下図面を参照して本発明の一実施例に係わる巾−エラ
ー検出・訂正方式について説明する。第１図において、
１１はマイクロシーケンサである。
このマイクロシーケンサ１１は制御記憶１２のアドレス
をセレクタ１３に入力している。また、このセレクタ１
３にはサービスプロセッサ１４からのアドレスが入力さ
れる。上記セレクタ１３によりマイクロシーケンサ１１
あるいはサービスプロセッサ１４からのアドレスが選択
される。また、制御記憶１３から出力されるデータはパ
リティチェッカ１５によりパリティチェックされる共に
図示しない制御回路へ出力される。このパリティチェッ
カ１５によりパリティチェックされた結果は上記サービ
スプロセッサ１４に出力される。このサービスプロセッ
サ１４は内部にローカルメモリ１４ｍを持っているもの
で、このローカルメモリ１４ｍには制御記憶のワード単
位に対する訂正用データが保持されている。
次に、第２図（Ａ＞を参照して上記制御記憶１３に記憶
されるワード構成について説明する。
図示の如く、制御記憶１３のワード構成は６３ビツトの
データ部とパリティビット１ビツトから構成されている
。
また、上記ローカルメモリ１４ｍは第３図（Ａ）に示す
ようにサービスプロセッサ用のコード／データ領域に加
えて、制御記憶のワードのエラーを訂正するのに必要な
データを保持する領域１４８が設けられている。なお、
上記領域１４ｅの詳細な構成は第３図（Ｂ）に示してお
く。
次に、上記のように構成された本発明の一実施例の動作
について説明する。まず、セレクタ１２によりマイクロ
シーケンサ１１から出力されるアドレスデータは制御記
憶１３に送られて、そのアドレスが指定される。そして
、制御記憶１３．から読み出されたデータはパリティチ
ェッカ１５によりパリティエラーが検出される。そして
、例えば、制御記憶１３のアドレスｒ１８０）−ＩＪの
内容がパリティチェッカ１５によりパリティエラーが検
出された場合には、そのエラーをラインａを介する信号
によりサービスプロセッサ１４に出力している。そして
、サービスプロセッサ１４は制御記憶１３のアドレスｒ
１８０ＨＪの内容を読み出してラインｂを介してローカ
ルメモリ１４ｍの作業領域に読み出している。次に、サ
ービスプロセッサ１４は領域１４ｅからアドレスｒ１８
０Ｈｊより訂正データを読み出して、セレクタ１２を介
して制御記憶１３のアドレスＭ８０ＨＪに書き込んでい
る。このようにして、制御記１１３のデータにエラーが
ある場合には、訂正データを制御記憶１３に吉き換える
ようにしている。
［発明の効果］ 以上詳述したように本発明によれば、制御記憶から出力
されるデータのパリティチェックを行なって、パリティ
エラーを検出された場合には、そのエラー訂正を行なう
ようにし、その訂正データを比較的安価な低速記憶素子
を使用するサービスプロセッサ内のローカルメモリ上に
置くため、低コストで制ｍ＋記憶の単一エラーの検出及
び訂正を行なうことができる。さらに、エラー訂正を１
ナービスプロセッサのファームウェアで行なうために、
複雑なエラー訂正用ハードウェアが必要でない。
【図面の簡単な説明】
第１図は本発明の一実施例に係わる単一エラー検出・訂
正方式を実現するためのブロック図、第２図は制御記憶
の１ワードの構成を示す図、第３図はローカルメモリの
マツプを示す図である。 １１・・・マイクロシーケンサ、１２・・・セレクタ、
１３・・・制御記憶、１４・・・サービスプロセッサ、
１４ｍ・・・ローカルメモリ、１５・・・パリティチェ
ッカ。 出願人代理人　　弁理士　鈴江武彦 第１図

Claims (1)

    【特許請求の範囲】
  1. サービスプロセッサ、パリテイ符号化された制御記憶を
    有するマイクロプログラム制御型処理装置において、マ
    イクロシーケンサからの上記制御記憶を指定するアドレ
    スデータと上記サービスプロセッサからのアドレスデー
    タを切換えるセレクタと、上記制御記憶から出力される
    データのパリテイをチェックするパリテイチェッカと、
    制御記憶ワードのエラー訂正に必要な制御記憶訂正デー
    タを有し、制御記憶のパリテイエラーが検出された場合
    にはサービスプロセッサ内部で制御記憶訂正用データを
    用いてパリテイエラーを訂正する手段とを具備したこと
    を特徴とする単一エラー検出・訂正方式。
JP62334719A 1987-12-28 1987-12-28 単−エラー検出・訂正方式 Expired - Lifetime JP2606862B2 (ja)

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JP62334719A JP2606862B2 (ja) 1987-12-28 1987-12-28 単−エラー検出・訂正方式
US07/688,718 US5063565A (en) 1987-12-28 1991-04-23 Single-error detecting and correcting system

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2894566A1 (en) 2014-01-08 2015-07-15 Renesas Electronics Corporation Data processing apparatus using error detection in combination with error correction

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5228046A (en) * 1989-03-10 1993-07-13 International Business Machines Fault tolerant computer memory systems and components employing dual level error correction and detection with disablement feature
JPH04162300A (ja) * 1990-10-26 1992-06-05 Nec Corp 半導体メモリ
JPH04248198A (ja) * 1991-01-24 1992-09-03 Mitsubishi Electric Corp 携帯形半導体記憶装置
DE69533391D1 (de) * 1995-04-28 2004-09-23 St Microelectronics Srl Schaltung zur Erkennung einer Überspannung an einem elektrischen Verbraucher
EP0766174B1 (en) * 1995-09-29 2002-05-22 STMicroelectronics S.r.l. Memory device having improved yield and reliability
US7302619B1 (en) * 2004-07-06 2007-11-27 Mindspeed Technologies, Inc. Error correction in a cache memory
GB2428496A (en) * 2005-07-15 2007-01-31 Global Silicon Ltd Error correction for flash memory
US20070061669A1 (en) * 2005-08-30 2007-03-15 Major Karl L Method, device and system for detecting error correction defects
JP2008269746A (ja) * 2007-04-25 2008-11-06 Hitachi Ltd データ再生装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58169398A (ja) * 1982-03-30 1983-10-05 Fujitsu Ltd メモリ・システム
JPS58172760A (ja) * 1982-04-01 1983-10-11 Fujitsu Ltd コントロ−ルメモリのエラ−リカバリ方式
JPS6029843A (ja) * 1983-07-28 1985-02-15 Fujitsu Ltd マイクロプログラム制御装置
JPS60131055U (ja) * 1983-07-08 1985-09-02 三菱電機株式会社 メモリ装置
JPS6158041A (ja) * 1985-03-11 1986-03-25 Hitachi Ltd マイクロ命令実行制御方式
JPS61145648A (ja) * 1984-12-19 1986-07-03 Hitachi Ltd １チツプマイクロコンピユ−タ

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3568153A (en) * 1968-09-16 1971-03-02 Ibm Memory with error correction
US4117458A (en) * 1977-03-04 1978-09-26 Grumman Aerospace Corporation High speed double error correction plus triple error detection system
IT1089225B (it) * 1977-12-23 1985-06-18 Honeywell Inf Systems Memoria con dispositivo rivelatore e correttore a intervento selettivo
US4336611A (en) * 1979-12-03 1982-06-22 Honeywell Information Systems Inc. Error correction apparatus and method
US4319356A (en) * 1979-12-19 1982-03-09 Ncr Corporation Self-correcting memory system
US4523314A (en) * 1983-02-07 1985-06-11 Sperry Corporation Read error occurrence detector for error checking and correcting system
US4542454A (en) * 1983-03-30 1985-09-17 Advanced Micro Devices, Inc. Apparatus for controlling access to a memory
BR8503913A (pt) * 1984-08-18 1986-05-27 Fujitsu Ltd Sistema e processo de recuperacao de erros em um processador de dados do tipo de canalizacao tendo um dispositivo de memoria de controle e processo de recuperacao de erros em um processador de dados do tipo de canalizacao
JPS6246347A (ja) * 1985-08-24 1987-02-28 Hitachi Ltd 情報処理装置のエラ−処理方式
US4689792A (en) * 1985-09-03 1987-08-25 Texas Instruments Incorporated Self test semiconductor memory with error correction capability

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58169398A (ja) * 1982-03-30 1983-10-05 Fujitsu Ltd メモリ・システム
JPS58172760A (ja) * 1982-04-01 1983-10-11 Fujitsu Ltd コントロ−ルメモリのエラ−リカバリ方式
JPS60131055U (ja) * 1983-07-08 1985-09-02 三菱電機株式会社 メモリ装置
JPS6029843A (ja) * 1983-07-28 1985-02-15 Fujitsu Ltd マイクロプログラム制御装置
JPS61145648A (ja) * 1984-12-19 1986-07-03 Hitachi Ltd １チツプマイクロコンピユ−タ
JPS6158041A (ja) * 1985-03-11 1986-03-25 Hitachi Ltd マイクロ命令実行制御方式

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2894566A1 (en) 2014-01-08 2015-07-15 Renesas Electronics Corporation Data processing apparatus using error detection in combination with error correction
US9647693B2 (en) 2014-01-08 2017-05-09 Renesas Electronics Corporation Data processing apparatus
US9935658B2 (en) 2014-01-08 2018-04-03 Renesas Electronics Corporation Data processing apparatus
US10230402B2 (en) 2014-01-08 2019-03-12 Renesas Electronics Corporation Data processing apparatus

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US5063565A (en) 1991-11-05

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