JPS6158041A - マイクロ命令実行制御方式 - Google Patents
マイクロ命令実行制御方式Info
- Publication number
- JPS6158041A JPS6158041A JP60046515A JP4651585A JPS6158041A JP S6158041 A JPS6158041 A JP S6158041A JP 60046515 A JP60046515 A JP 60046515A JP 4651585 A JP4651585 A JP 4651585A JP S6158041 A JPS6158041 A JP S6158041A
- Authority
- JP
- Japan
- Prior art keywords
- error
- microinstruction
- parity
- read
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、マイクロプログラム制御装置において、１０
す御メモリＣＣ３）から読出されたマイクロ命令にエラ
ーが存在しても支障のないようにしたものに関する。
す御メモリＣＣ３）から読出されたマイクロ命令にエラ
ーが存在しても支障のないようにしたものに関する。
従来、メモリ装置の誤り検出訂正回ｙ、（Ｂｃｃ回路）
は、主記憶装置（ＭＳ）には比較的一般に装備されてい
たが、Ｃ５に関しては２６６回路を介すると性能が著し
く低下するため、装備されることは稀であった。このた
めＣ５における１ビツトエラーは、エラー回復処理に大
巾なオーバヘッドを生じるか、あるいはシステムダウン
の原因となっていた。
は、主記憶装置（ＭＳ）には比較的一般に装備されてい
たが、Ｃ５に関しては２６６回路を介すると性能が著し
く低下するため、装備されることは稀であった。このた
めＣ５における１ビツトエラーは、エラー回復処理に大
巾なオーバヘッドを生じるか、あるいはシステムダウン
の原因となっていた。
そこで本発明は、Ｃ５から読出したマイクロ命令にエラ
ーが有るかどうかのみを高速に実行しエラーが有る時の
みＥＣＣ回路によりエラー訂正した内容を使用してマイ
クロ命令を実行するようにしたものである。これにより
、大部分のエラーの無いマイクロ命令を従来通りの処理
速度で実行可能とし、かつエラーの有る場合はエラー訂
正可能とすることができる。
ーが有るかどうかのみを高速に実行しエラーが有る時の
みＥＣＣ回路によりエラー訂正した内容を使用してマイ
クロ命令を実行するようにしたものである。これにより
、大部分のエラーの無いマイクロ命令を従来通りの処理
速度で実行可能とし、かつエラーの有る場合はエラー訂
正可能とすることができる。
本発明では、例えばマイクロ命令にパリティピットとハ
ミングコードの両方を付加し、読出したマイクロ命令に
エラーが有るかどうかの判定は、パリティチェックによ
り高速に実行し、−エラーが有る場合のみハミングコー
ドを使用しエラー訂正を実行する。
ミングコードの両方を付加し、読出したマイクロ命令に
エラーが有るかどうかの判定は、パリティチェックによ
り高速に実行し、−エラーが有る場合のみハミングコー
ドを使用しエラー訂正を実行する。
以下本発明の一実施例について説明する。
第１図に本発明の一実施例のブロック図を、第２図にＣ
５に格納されている各々のマイクロ命令の形式をそれぞ
れ示す。
５に格納されている各々のマイクロ命令の形式をそれぞ
れ示す。
第１図を使用し本発明の概略的な動作を説明すると、ま
ず制御メモリアドレスレジスタ（Ｃ５ＡＲ） ２に次に
実行したいマイクロ命令の格納アドレスをセットすると
、Ｃ５１よりＣ３ＡＲ２で示されるアドレスのマイクロ
命令が読出される。読出されたマイクロ命令は、第２図
に示す如くマイクロ命令語部分と、マイクロ命令語に対
するパリチイピットと、マイノロ命令語に対するハミン
グコードより！ｔ４る。ハミングコードとは２ビツトエ
ラー検出可能、１とットエラー訂正可能なチェックコー
ドである。
ず制御メモリアドレスレジスタ（Ｃ５ＡＲ） ２に次に
実行したいマイクロ命令の格納アドレスをセットすると
、Ｃ５１よりＣ３ＡＲ２で示されるアドレスのマイクロ
命令が読出される。読出されたマイクロ命令は、第２図
に示す如くマイクロ命令語部分と、マイクロ命令語に対
するパリチイピットと、マイノロ命令語に対するハミン
グコードより！ｔ４る。ハミングコードとは２ビツトエ
ラー検出可能、１とットエラー訂正可能なチェックコー
ドである。
Ｃ５１より読出されたヌイクロ命令は、まずパリティエ
ラー検出回路（ｐｃｃ）５に入力されパリティが検査さ
れる。ｐｃｃ３においてパリティエラーが検出されない
と、直ちに読出されたマイクロ命令をそのまま制御メモ
リデータレジスタ（Ｃ３ＤＲ） ５にセクトすると共に
、マイクロ命令実行制御部（ＥＣ）６−にマイクロ命令
実行指示信号（ＥＸＥＣＵＴＥ ） ヲ送出−ｊル。Ｅ
Ｃ６ハＥＸＥＣＵＴＥ信号を受けると、直ちにＣ３ＤＲ
５にセットされたマイクロ命令を実行する。実行終了後
ＥＣ６は次に実行すべきマイクロ命令のアドレスをＣ３
ＡＲ２にセットする。
ラー検出回路（ｐｃｃ）５に入力されパリティが検査さ
れる。ｐｃｃ３においてパリティエラーが検出されない
と、直ちに読出されたマイクロ命令をそのまま制御メモ
リデータレジスタ（Ｃ３ＤＲ） ５にセクトすると共に
、マイクロ命令実行制御部（ＥＣ）６−にマイクロ命令
実行指示信号（ＥＸＥＣＵＴＥ ） ヲ送出−ｊル。Ｅ
Ｃ６ハＥＸＥＣＵＴＥ信号を受けると、直ちにＣ３ＤＲ
５にセットされたマイクロ命令を実行する。実行終了後
ＥＣ６は次に実行すべきマイクロ命令のアドレスをＣ３
ＡＲ２にセットする。
次にｐｃｃ ５において読出されたマイクロ命令にパリ
ティエラーを検出した場合は、ＥＣＣ４においてマイク
ロ命令に付加されているハミングコードにより、エラー
訂正を行った後に、ＥＣＣ４の出力をＣ３ＤＲ５にセッ
トすると共にＤＣＥＣＵＴＥ信号をＥＣｂに送出する。
ティエラーを検出した場合は、ＥＣＣ４においてマイク
ロ命令に付加されているハミングコードにより、エラー
訂正を行った後に、ＥＣＣ４の出力をＣ３ＤＲ５にセッ
トすると共にＤＣＥＣＵＴＥ信号をＥＣｂに送出する。
以下の動作はパリティエラーが無かった場合と同様であ
る。
る。
次にｐｃｃ ｓの周辺のより詳細な論理動作を説明する
。第３図にｐｃｃ５の周辺の論理図を、第４図にマイク
ロ命令実行制御に必要なＴＯ−Ｔ７までの８相の基本タ
イミングパルスのタイムチャートを、第５図にｐｃｃ
５においてパリティエラーが検出されなかった時の第３
図の動作タイムチャー）ｋ、第６図にｐｃｃ５において
パリティエラーが検出された時の第３図の動作タイムチ
ャートをそれぞれ示す。
。第３図にｐｃｃ５の周辺の論理図を、第４図にマイク
ロ命令実行制御に必要なＴＯ−Ｔ７までの８相の基本タ
イミングパルスのタイムチャートを、第５図にｐｃｃ
５においてパリティエラーが検出されなかった時の第３
図の動作タイムチャー）ｋ、第６図にｐｃｃ５において
パリティエラーが検出された時の第３図の動作タイムチ
ャートをそれぞれ示す。
（１） パリティエラーが無い場合（第５図）ＴＯの
タイミングでＣ５ＡＲ２に実行すべきマイクロ命令アド
レスがセットされると、一定時間後のＴ１のタイミング
でＣ５１から読出されたＣ３ＤＡＴＡが第３図のｐｃｃ
３内のパリティチェッカ（ＰＣ）４０１に入力され、
一定時間後にパリティエラーが無いという出力（ＰＣ４
ｏ１のＱの値）が”１°となる。これによりＴ２のタイ
ミングで制御フリップフロップ（ＦＦ）４０４がセット
され、タイミングＴ６でＡＮＤゲート（ＡＮＤ ） ４
０７．１７）出力が１″となる。ＡＮＤ４０７の出力に
よりＡＮＤゲート４０８によｔ） Ｃ３ＤＡＴＡがその
ままＯＲゲート（ＯＲ）４１２ｆ、介し℃Ｃ３ＤＲ５に
セットされると共に、ＯＲゲート（ＯＲ） ４１１ Ｋ
Ｌ リＥＸＥＣＵＴＥ 信号カＥＣ６ニ送出される。
タイミングでＣ５ＡＲ２に実行すべきマイクロ命令アド
レスがセットされると、一定時間後のＴ１のタイミング
でＣ５１から読出されたＣ３ＤＡＴＡが第３図のｐｃｃ
３内のパリティチェッカ（ＰＣ）４０１に入力され、
一定時間後にパリティエラーが無いという出力（ＰＣ４
ｏ１のＱの値）が”１°となる。これによりＴ２のタイ
ミングで制御フリップフロップ（ＦＦ）４０４がセット
され、タイミングＴ６でＡＮＤゲート（ＡＮＤ ） ４
０７．１７）出力が１″となる。ＡＮＤ４０７の出力に
よりＡＮＤゲート４０８によｔ） Ｃ３ＤＡＴＡがその
ままＯＲゲート（ＯＲ）４１２ｆ、介し℃Ｃ３ＤＲ５に
セットされると共に、ＯＲゲート（ＯＲ） ４１１ Ｋ
Ｌ リＥＸＥＣＵＴＥ 信号カＥＣ６ニ送出される。
ＥＣｂではこれによシ制御フリップフロップ（ＦＦ）４
０５がセットされマイクロ命令を実行し、次のマシンサ
イクルのＴＯのタイミングでＡＮＤゲート４１０によシ
、Ｃ５ＡＲ２に次に実行すべきマイクロ命令アドレスの
セット信号５ＥＴＣ５ＡＲが送出される。
０５がセットされマイクロ命令を実行し、次のマシンサ
イクルのＴＯのタイミングでＡＮＤゲート４１０によシ
、Ｃ５ＡＲ２に次に実行すべきマイクロ命令アドレスの
セット信号５ＥＴＣ５ＡＲが送出される。
（４） パリティエラーが有る場合（第６図）パリティ
エラーが無い場合と同様の手順でＣ３ＤＡＴＡがＰＣ４
０１に入力されると、今度は一定時間後にＰＣ４０１の
Ｑの値が“１°となる。これによりＴ２のタイミングで
制御フリップ７０ツブ４０２がセットされ、更にＴ６で
制御フリップフロップ（ＦＦ）ａｏ３がセットされる。
エラーが無い場合と同様の手順でＣ３ＤＡＴＡがＰＣ４
０１に入力されると、今度は一定時間後にＰＣ４０１の
Ｑの値が“１°となる。これによりＴ２のタイミングで
制御フリップ７０ツブ４０２がセットされ、更にＴ６で
制御フリップフロップ（ＦＦ）ａｏ３がセットされる。
ＦＦ４０３がセットされると、ＥＣＣ４の出力が確定し
た後の１３、すなわち次のマシンサイクルのＴ６でＡＮ
Ｄゲート４０６のＡＮＤがとれ、ＡＮＤゲ−ト４０９、
ＯＲ４１２（＋”介ｔ、ＣＥＣＣ４（Ｄ出力がＣ３ＤＲ
５にセットされると共に、ＯＲ４１１よりＥＣ６にＥＸ
ＥＣＵＴＥ信号が出る。以後の動作はパリティエラーが
無かった場合と同様である。
た後の１３、すなわち次のマシンサイクルのＴ６でＡＮ
Ｄゲート４０６のＡＮＤがとれ、ＡＮＤゲ−ト４０９、
ＯＲ４１２（＋”介ｔ、ＣＥＣＣ４（Ｄ出力がＣ３ＤＲ
５にセットされると共に、ＯＲ４１１よりＥＣ６にＥＸ
ＥＣＵＴＥ信号が出る。以後の動作はパリティエラーが
無かった場合と同様である。
以上、本発明の一実施例について説明したが本発明によ
れば、大部分のエラーの無いマイクロ命令は従来通りの
処理速度で実行可能となシ、しかもエラーの有るマイク
ロ命令はエラーを訂正したうえで実行可能となり、非常
に効率のよいマイクロプログラム制御装置を得ることが
できる。
れば、大部分のエラーの無いマイクロ命令は従来通りの
処理速度で実行可能となシ、しかもエラーの有るマイク
ロ命令はエラーを訂正したうえで実行可能となり、非常
に効率のよいマイクロプログラム制御装置を得ることが
できる。
第１図は本発明の一実施例のブロック図、第２図は第１
図のＣ５に格納されているマイクロ命令の形表を示す−
、第３図は第１図のＰＣＣの周辺の論理図、第４〜６図
は第３図の動作を説明第１図において、 １・・・・・・・・・・・・制御メモリＣＣ３）２・・
・・・・・・−・・制御メ七リアドレスレジスタ（Ｃ５
ＡＲ）３・・・・・・・・・・・・パリティエラー検出
回路（ｐｃｃ ）４・・・・・・・・・・・・誤り訂正
回路（ＥＣＣ）５・・・・・・・・・・・・ＩｌＩ Ｎ
メモリデータレジスタ（Ｃ３ＤＲ）６・・・・・・・・
・・・・マイクロ命令実行制御部ＣＥＣ）才 １ 図 ＋ ２ 圀 ７４ンＯ今／＋語 ｇごｊハミｊ７−コーＦ。 才 ３ 図 オ ４ 磨 ←−−１７５ンプ７＋２ル→ 才 ５ 図 才 乙 医］ 手続補正書（自発） 事件の表示 昭和 ６０ 年特許願第 ４６５１５号発明の名称
メモリ装置 補正をする者 １１件との関係 特 ３午 出 願 人名 ）ｈ、
” ＋５１ Ｑ ＋株式会ｒｔ 日 立
要 作 折代 理 人 Ｌ・・： 所 〒ｔｏｏ東京都千代田区丸の内
−丁目５番１号株式会社日立製作所内 ミス １「％・
２１２−１１１１ （入代）０補正ノ対象 明細書の全
文 明 細 書 １、発明の名称 メモリ装置 ２、特許請求の範囲 メモリと、当該メモリから読出したデータに対する誤り
検出回路と、前記読出しデータに対する誤り訂正回路で
あって前記誤り検出回路より速度の遅いものとを有し、
前記誤り検出回路において、前記読出しデータに誤りが
検出されない場合は直ちに当該読出しデータの使用を開
始し、誤りが検出された場合は前記誤り訂正回路におい
て誤りが訂正されるまで当該読出しデータの使用を待た
すことを特徴とするメモリ装置 ３、発明の詳細な説明 本発明は、メモリから読出されたデータにエラーが存在
しても支障のないようＫしたものに関する。 従来、メモリ装置の誤り検出訂正回路（ＦＣＣ回路）は
、主記憶装置（Ａ４８）には比較的一般に￥備前れてい
たが−マイクロプログラム制御装置における制御メモ！
Ｊ （Ｃ３）に°関しては、ＦＣＣ回路を介すると性能
が著しく低下するため、装備されることは稀であった。 このためＣ８における１ピツトエラーは、エラー回復処
理に大巾なオーバヘッドを生じるか、あるいはシステム
タウンの原因となっていた。 そこで本発明は、メモリから読出したデータにエラーが
有るかどうかのみを高速に判定し、エラーが有る時のみ
誤り訂正回路によりエラー訂正した自答を使用するよう
にしたものである。 これにより、大部分のエラーの無い読出しデータを従来
通りの速度で使用可能とし、かつエラーの有る場合はエ
ラー訂正したものを使用することができる。 本発明では、例えばマイクロ命令にパリティピットとハ
ミングコードの両刃を付加し、読出したマイクロ命令に
エラーが有るかどうかの判定は、パリティチェックによ
り高速に実行し、エラーが有る場合のみハミングコード
を使用しエラー訂正を実行する。 以下本発明の一実施例について説明する。 第１図に本発明の一実施例のブロック図を、第２図にＣ
８に格納されている各々のマイクロ命令の形式をそれぞ
れ示す。 第１図を使用し本発明の概略的な動作を説明すると、ま
ず制御メモリアドレスレジスタ（Ｃ８ＡＲ） ２に次に
実行したいマイクロ命令の格納アドレスをセットすると
、Ｃ８１よりＳＡＲ２で示されるアドレスのマイクロ命
令が読出される。 読出されたマイクロ命令は、第２図に示す如くマイクロ
命令語部分と、マイクロ命令語に対す゛るパリティビッ
トと、マイクロ命令語に対するハミングコードより成る
。ハミングコードとは２ビツトエラー検出可能、１ビツ
トエラー訂正可能なチェックコードである。 Ｃ８１より読出されたマイクロ命令は、まずパリティエ
ラー検出回路（ＦＣＣ）３に入力されパリティが検査さ
れる。ＦＣＣ３においてパリティエラーが検出されない
と、直ちに読出されたマイクロ命令をそのまま制御メモ
リデータレジスタ（Ｃ８Ｄ几）５にセットすると共に、
マイクロ命令実行制御部（ＥＣ）６にマイクロ命令実行
指示信号（ＥＸＥＣＵＴＥ）を送出する。ＥＣ６はＥＸ
ＥＣＵＴＥ信号を受けると、直ちにＣ３ＤＲ，５にセッ
トされたマイクロ命令を実行する。実行終了後ＥＣ（Ｓ
は次に実行すべきマイクロ命令のアドレスなＣ３ＡＲ２
にセントする。 次にＦＣＣ３において読出されたマイクロ命令にパリテ
ィエラーを検出した場合は、ＥＣＣ４においてマイクロ
命令に付加されているハミングコードにより、エラー訂
正を行った後に、ＥＣＣ４の出力をＣ３ＤＲ５にセント
すると共にＭＸＩＦ、ＣＵＴＥ信号をＥＣ６に送出する
。以下の動作はパリティエラーが無かった場合と同様で
ある。 次にＦＣＣ３の周辺のより詳細な論理動作を説明する。 第３図にＦＣＣ３の周辺の論理図を、第４図にマイクロ
命令実行制御に必要なＴＯ〜Ｔ７ま・での８相の基本タ
イミングパルスのタイムチャートを、第５図にＦＣＣ３
においてパリティエラーが検出されなかった時の第６図
の動作タイムチャートを、第６図にＰＣＣ３においてパ
リティエラーが検出された時の第３図の動作タイムチャ
ートをそれぞれ示す。 （１）パリティエラーが無い場合（第５図）ＴＯのタイ
ミングでＣ８ＡＲ，２に実行すべきマイクロ命令アドレ
スがセットされると、一定時間後のＴ１のタイミングで
Ｃ８１から読出されたＣ８ ＤＡＴＡが第６図のＰＯＣ
３内のパリティチェッカ（ＰＣ）ａｏｌに入力され、一
定時間後にパリティエラーが無いという出力（ＰＣ４０
１のＱの値−）が１１１となる。これによりＴ２のタイ
ミングで制御フリップフロップ（ＦＦ）４０４がセノト
サレ、タイミングＴ３でＡＮＤゲート（ＡＮＤ）４０７
の出力か１１′となる。ＡＮＤ４０７の出力によりＡＮ
Ｄゲート４０８によりＣ３ＤＡＴＡがそのまま０１（、
ゲート（ＯＲ＋）４１２を介してＣ８ＤＲ５にセットさ
れると共（τ、ＯＲゲート（ＯＲ）４１１によＱ ＥＸ
ＥＣＵＴＥ信号がＥＣ，ｓに送出される。ＥＣ６ではこ
れにより制御フリップフロップ（ＦＦ）４ｏｓがセット
されマイクロ命令を実行し、次のマシンサイクルのＴＯ
のタイミングでかＪゲート４１０により、Ｃ３ＡＲ２に
次に実行すべきマイクロ命令アドレスのセット信号５Ｅ
ＴＣ８ＡＲが送出される。 （１１）パリティエラーが有る場合（第６図）パリティ
エラーが無い場合と同様の手順でＣ３ＤＡＴＡがＰＣ４
０１に入力されると、今度は一定時間後にＰＣ４０１の
Ｑの値が１１′となる。これによりＴ２のタイミングで
制御フリップフロップ４０２がセットされ、更ＫＴ６で
制御フリップフロップ（Ｆ’Ｆ’）４０３がセットされ
る。ＦＦ４０３がセットされると、ＥＣＣａの出力が確
定した後のＴ３ 、 スなわち次のマシンサイクルのＴ
６でＡＩＮＤゲート４０６のＡＮＤがとれ、ＡＮＤゲー
ト４０９．０Ｒ４１２を介してＥＣＣ４の出力がＣ３Ｄ
Ｒ，５にセットされると共に、０Ｒ４１１よりＥＣ，５
にＥＸＥＣＵＴＥ信号が出る。以後の動作はパリティエ
ラーが無かった場合と同様である。 以上、本発明の一実施例について説明したが。 本発明によれば、大部分のエラーの無い読出しデータは
従来通りの速度で使用可能となり、しかもエラーの有る
場合はエラーを訂正したうえで使用するので、非常に効
率のよいメモリ装置を得ることができる。 ４、図面の簡単な説明 第１図は本発明の一実施例のブロック図、靜２図は第１
図のＣ８に格納されているマイクロ命令の形式を示す図
、第３図は第１図のＰＣＣの周辺の論理図、第４〜６図
は第３図の動作を説明するためのタイムチャートである
。 第１図において １・・・制御メ七り（Ｃ８）
図のＣ５に格納されているマイクロ命令の形表を示す−
、第３図は第１図のＰＣＣの周辺の論理図、第４〜６図
は第３図の動作を説明第１図において、 １・・・・・・・・・・・・制御メモリＣＣ３）２・・
・・・・・・−・・制御メ七リアドレスレジスタ（Ｃ５
ＡＲ）３・・・・・・・・・・・・パリティエラー検出
回路（ｐｃｃ ）４・・・・・・・・・・・・誤り訂正
回路（ＥＣＣ）５・・・・・・・・・・・・ＩｌＩ Ｎ
メモリデータレジスタ（Ｃ３ＤＲ）６・・・・・・・・
・・・・マイクロ命令実行制御部ＣＥＣ）才 １ 図 ＋ ２ 圀 ７４ンＯ今／＋語 ｇごｊハミｊ７−コーＦ。 才 ３ 図 オ ４ 磨 ←−−１７５ンプ７＋２ル→ 才 ５ 図 才 乙 医］ 手続補正書（自発） 事件の表示 昭和 ６０ 年特許願第 ４６５１５号発明の名称
メモリ装置 補正をする者 １１件との関係 特 ３午 出 願 人名 ）ｈ、
” ＋５１ Ｑ ＋株式会ｒｔ 日 立
要 作 折代 理 人 Ｌ・・： 所 〒ｔｏｏ東京都千代田区丸の内
−丁目５番１号株式会社日立製作所内 ミス １「％・
２１２−１１１１ （入代）０補正ノ対象 明細書の全
文 明 細 書 １、発明の名称 メモリ装置 ２、特許請求の範囲 メモリと、当該メモリから読出したデータに対する誤り
検出回路と、前記読出しデータに対する誤り訂正回路で
あって前記誤り検出回路より速度の遅いものとを有し、
前記誤り検出回路において、前記読出しデータに誤りが
検出されない場合は直ちに当該読出しデータの使用を開
始し、誤りが検出された場合は前記誤り訂正回路におい
て誤りが訂正されるまで当該読出しデータの使用を待た
すことを特徴とするメモリ装置 ３、発明の詳細な説明 本発明は、メモリから読出されたデータにエラーが存在
しても支障のないようＫしたものに関する。 従来、メモリ装置の誤り検出訂正回路（ＦＣＣ回路）は
、主記憶装置（Ａ４８）には比較的一般に￥備前れてい
たが−マイクロプログラム制御装置における制御メモ！
Ｊ （Ｃ３）に°関しては、ＦＣＣ回路を介すると性能
が著しく低下するため、装備されることは稀であった。 このためＣ８における１ピツトエラーは、エラー回復処
理に大巾なオーバヘッドを生じるか、あるいはシステム
タウンの原因となっていた。 そこで本発明は、メモリから読出したデータにエラーが
有るかどうかのみを高速に判定し、エラーが有る時のみ
誤り訂正回路によりエラー訂正した自答を使用するよう
にしたものである。 これにより、大部分のエラーの無い読出しデータを従来
通りの速度で使用可能とし、かつエラーの有る場合はエ
ラー訂正したものを使用することができる。 本発明では、例えばマイクロ命令にパリティピットとハ
ミングコードの両刃を付加し、読出したマイクロ命令に
エラーが有るかどうかの判定は、パリティチェックによ
り高速に実行し、エラーが有る場合のみハミングコード
を使用しエラー訂正を実行する。 以下本発明の一実施例について説明する。 第１図に本発明の一実施例のブロック図を、第２図にＣ
８に格納されている各々のマイクロ命令の形式をそれぞ
れ示す。 第１図を使用し本発明の概略的な動作を説明すると、ま
ず制御メモリアドレスレジスタ（Ｃ８ＡＲ） ２に次に
実行したいマイクロ命令の格納アドレスをセットすると
、Ｃ８１よりＳＡＲ２で示されるアドレスのマイクロ命
令が読出される。 読出されたマイクロ命令は、第２図に示す如くマイクロ
命令語部分と、マイクロ命令語に対す゛るパリティビッ
トと、マイクロ命令語に対するハミングコードより成る
。ハミングコードとは２ビツトエラー検出可能、１ビツ
トエラー訂正可能なチェックコードである。 Ｃ８１より読出されたマイクロ命令は、まずパリティエ
ラー検出回路（ＦＣＣ）３に入力されパリティが検査さ
れる。ＦＣＣ３においてパリティエラーが検出されない
と、直ちに読出されたマイクロ命令をそのまま制御メモ
リデータレジスタ（Ｃ８Ｄ几）５にセットすると共に、
マイクロ命令実行制御部（ＥＣ）６にマイクロ命令実行
指示信号（ＥＸＥＣＵＴＥ）を送出する。ＥＣ６はＥＸ
ＥＣＵＴＥ信号を受けると、直ちにＣ３ＤＲ，５にセッ
トされたマイクロ命令を実行する。実行終了後ＥＣ（Ｓ
は次に実行すべきマイクロ命令のアドレスなＣ３ＡＲ２
にセントする。 次にＦＣＣ３において読出されたマイクロ命令にパリテ
ィエラーを検出した場合は、ＥＣＣ４においてマイクロ
命令に付加されているハミングコードにより、エラー訂
正を行った後に、ＥＣＣ４の出力をＣ３ＤＲ５にセント
すると共にＭＸＩＦ、ＣＵＴＥ信号をＥＣ６に送出する
。以下の動作はパリティエラーが無かった場合と同様で
ある。 次にＦＣＣ３の周辺のより詳細な論理動作を説明する。 第３図にＦＣＣ３の周辺の論理図を、第４図にマイクロ
命令実行制御に必要なＴＯ〜Ｔ７ま・での８相の基本タ
イミングパルスのタイムチャートを、第５図にＦＣＣ３
においてパリティエラーが検出されなかった時の第６図
の動作タイムチャートを、第６図にＰＣＣ３においてパ
リティエラーが検出された時の第３図の動作タイムチャ
ートをそれぞれ示す。 （１）パリティエラーが無い場合（第５図）ＴＯのタイ
ミングでＣ８ＡＲ，２に実行すべきマイクロ命令アドレ
スがセットされると、一定時間後のＴ１のタイミングで
Ｃ８１から読出されたＣ８ ＤＡＴＡが第６図のＰＯＣ
３内のパリティチェッカ（ＰＣ）ａｏｌに入力され、一
定時間後にパリティエラーが無いという出力（ＰＣ４０
１のＱの値−）が１１１となる。これによりＴ２のタイ
ミングで制御フリップフロップ（ＦＦ）４０４がセノト
サレ、タイミングＴ３でＡＮＤゲート（ＡＮＤ）４０７
の出力か１１′となる。ＡＮＤ４０７の出力によりＡＮ
Ｄゲート４０８によりＣ３ＤＡＴＡがそのまま０１（、
ゲート（ＯＲ＋）４１２を介してＣ８ＤＲ５にセットさ
れると共（τ、ＯＲゲート（ＯＲ）４１１によＱ ＥＸ
ＥＣＵＴＥ信号がＥＣ，ｓに送出される。ＥＣ６ではこ
れにより制御フリップフロップ（ＦＦ）４ｏｓがセット
されマイクロ命令を実行し、次のマシンサイクルのＴＯ
のタイミングでかＪゲート４１０により、Ｃ３ＡＲ２に
次に実行すべきマイクロ命令アドレスのセット信号５Ｅ
ＴＣ８ＡＲが送出される。 （１１）パリティエラーが有る場合（第６図）パリティ
エラーが無い場合と同様の手順でＣ３ＤＡＴＡがＰＣ４
０１に入力されると、今度は一定時間後にＰＣ４０１の
Ｑの値が１１′となる。これによりＴ２のタイミングで
制御フリップフロップ４０２がセットされ、更ＫＴ６で
制御フリップフロップ（Ｆ’Ｆ’）４０３がセットされ
る。ＦＦ４０３がセットされると、ＥＣＣａの出力が確
定した後のＴ３ 、 スなわち次のマシンサイクルのＴ
６でＡＩＮＤゲート４０６のＡＮＤがとれ、ＡＮＤゲー
ト４０９．０Ｒ４１２を介してＥＣＣ４の出力がＣ３Ｄ
Ｒ，５にセットされると共に、０Ｒ４１１よりＥＣ，５
にＥＸＥＣＵＴＥ信号が出る。以後の動作はパリティエ
ラーが無かった場合と同様である。 以上、本発明の一実施例について説明したが。 本発明によれば、大部分のエラーの無い読出しデータは
従来通りの速度で使用可能となり、しかもエラーの有る
場合はエラーを訂正したうえで使用するので、非常に効
率のよいメモリ装置を得ることができる。 ４、図面の簡単な説明 第１図は本発明の一実施例のブロック図、靜２図は第１
図のＣ８に格納されているマイクロ命令の形式を示す図
、第３図は第１図のＰＣＣの周辺の論理図、第４〜６図
は第３図の動作を説明するためのタイムチャートである
。 第１図において １・・・制御メ七り（Ｃ８）
Claims (1)
- 複数のマイクロ命令を格納する制御メモリと当該制御メ
モリよりマイクロ命令を順次読出し実行する制御論理と
、読出したマイクロ命令に対する高速な誤り検出回路と
、読出したマイクロ命令に対する誤り訂正回路であって
、前記誤り検出回路より速度の遅いものとを有し、前記
誤り検出回路において、読出したマイクロ命令に誤りが
検出されない場合は、直ちにマイクロ命令の実行を開始
し、誤りが検出された場合は前記誤り訂正回路において
誤りが訂正されるまでマイクロ命令の実行を待たすこと
を特徴とするマイクロ命令実行制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60046515A JPS6158041A (ja) | 1985-03-11 | 1985-03-11 | マイクロ命令実行制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60046515A JPS6158041A (ja) | 1985-03-11 | 1985-03-11 | マイクロ命令実行制御方式 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53116563A Division JPS6052451B2 (ja) | 1978-09-25 | 1978-09-25 | マイクロ命令実行制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6158041A true JPS6158041A (ja) | 1986-03-25 |
Family
ID=12749403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60046515A Pending JPS6158041A (ja) | 1985-03-11 | 1985-03-11 | マイクロ命令実行制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6158041A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01175041A (ja) * | 1987-12-28 | 1989-07-11 | Toshiba Corp | 単−エラー検出・訂正方式 |
| JPH04117529A (ja) * | 1990-09-07 | 1992-04-17 | Koufu Nippon Denki Kk | マイクロプログラム制御装置 |
| JPH0744379A (ja) * | 1993-07-30 | 1995-02-14 | Nec Corp | マイクロプログラム制御装置 |
| US7689814B2 (en) | 2004-12-20 | 2010-03-30 | Sony Computer Entertainment Inc. | Methods and apparatus for disabling error countermeasures in a processing system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5175355A (ja) * | 1974-12-25 | 1976-06-29 | Fujitsu Ltd | |
| JPS5543658A (en) * | 1978-09-25 | 1980-03-27 | Hitachi Ltd | Control system for microorder execution |
-
1985
- 1985-03-11 JP JP60046515A patent/JPS6158041A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5175355A (ja) * | 1974-12-25 | 1976-06-29 | Fujitsu Ltd | |
| JPS5543658A (en) * | 1978-09-25 | 1980-03-27 | Hitachi Ltd | Control system for microorder execution |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01175041A (ja) * | 1987-12-28 | 1989-07-11 | Toshiba Corp | 単−エラー検出・訂正方式 |
| JPH04117529A (ja) * | 1990-09-07 | 1992-04-17 | Koufu Nippon Denki Kk | マイクロプログラム制御装置 |
| JPH0744379A (ja) * | 1993-07-30 | 1995-02-14 | Nec Corp | マイクロプログラム制御装置 |
| US7689814B2 (en) | 2004-12-20 | 2010-03-30 | Sony Computer Entertainment Inc. | Methods and apparatus for disabling error countermeasures in a processing system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0173515B1 (en) | Error recovery system in a data processor having a control storage | |
| EP0227749A1 (en) | ERROR-TOLERANT DATA PROCESSING SYSTEM AND METHOD THEREFOR. | |
| US4231089A (en) | Data processing system with apparatus for correcting microinstruction errors | |
| JPH044616B2 (ja) | ||
| JPS6158041A (ja) | マイクロ命令実行制御方式 | |
| US4594710A (en) | Data processing system for preventing machine stoppage due to an error in a copy register | |
| JPH04248629A (ja) | 演算処理システム | |
| JPS6052451B2 (ja) | マイクロ命令実行制御方式 | |
| JPH0535616A (ja) | データ転送システム | |
| JPS60142747A (ja) | 命令再実行制御方式 | |
| JPH02207355A (ja) | メモリ読出し方式 | |
| JPS60214043A (ja) | パイプライン制御回路 | |
| JPH04255032A (ja) | 制御記憶装置のエラー訂正方式 | |
| JPH0135369B2 (ja) | ||
| JPS63142449A (ja) | 制御メモリに対するパトロ−ルチエツク方式 | |
| JPS623471A (ja) | 磁気デイスク制御装置 | |
| JPH0136137B2 (ja) | ||
| JPS60238933A (ja) | 制御記憶装置のエラ−処理方式 | |
| JPS58158747A (ja) | プログラマブル・コントロ−ラ | |
| JPS58129555A (ja) | マイクロプログラム制御装置 | |
| JPH0371236A (ja) | エラー検出システム | |
| JPH0198033A (ja) | データ誤り検出回路 | |
| JPS58199499A (ja) | デ−タ処理装置 | |
| JPH0760391B2 (ja) | 誤り訂正機構 | |
| JPS588361A (ja) | マイクロプログラム制御装置 |