JPS58169398A - メモリ・システム - Google Patents
メモリ・システムInfo
- Publication number
- JPS58169398A JPS58169398A JP57051601A JP5160182A JPS58169398A JP S58169398 A JPS58169398 A JP S58169398A JP 57051601 A JP57051601 A JP 57051601A JP 5160182 A JP5160182 A JP 5160182A JP S58169398 A JPS58169398 A JP S58169398A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- control memory
- data
- control
- storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｃ発−の技術分野〕
本発−は、第１および第２の制御記憶を設けると共に、
第２の制御記憶と主記憶とを同一の大容量の記憶装置で
構成し、第１の制御記憶に対する１ａｏ１回路を省き、
大容量の記憶装置に対してＶ、ａａ開回路設けたメモリ
・システムに関するものである・ 〔従来技術と問題点〕 第ｆｉｌｌは制御記憶と主記憶とが分離されたメ毫す・
システムの賛来例を示すものである。第１ｍｌにおいて
、１はプロセッサ、２は制御記憶、３は主記憶、４はセ
レクタ、５と６はＷｏｏ １ｉｌｌをそれぞれ示してい
る。プロセラｔｌは、制御記憶２および主記憶３をアク
セスすることが出来る。制御記憶２には各種マイクープ
曹グツムが格納され、主記憶３にはマキクロ命令群やデ
ータが格納されている。ｍ御記憶２には例えば第０ＩＩ
ＪＩＩ＋ないし第ｎ−１番地が割繊てられ、主記憶３に
は第ａ讐地ないし第１番地が割繊てられている。主配憶
３はプロセッサｌばかりでなく、チャネルや働プ田七ツ
ナにようてもアクセスされる０ｗｏｏ＠＠ｓと６は、そ
れぞれ書込みデータに対して１００−−ドを付加する機
能を持ち、寵み出しデータに対して１ビツト・工２−訂
正２ビット・エラー検出の機能を有すｉものである。デ
ータ・パスには、チャネ１ ルや他プロセツサも接続され″ている。データ・パスは
双方向性のものである。
第２の制御記憶と主記憶とを同一の大容量の記憶装置で
構成し、第１の制御記憶に対する１ａｏ１回路を省き、
大容量の記憶装置に対してＶ、ａａ開回路設けたメモリ
・システムに関するものである・ 〔従来技術と問題点〕 第ｆｉｌｌは制御記憶と主記憶とが分離されたメ毫す・
システムの賛来例を示すものである。第１ｍｌにおいて
、１はプロセッサ、２は制御記憶、３は主記憶、４はセ
レクタ、５と６はＷｏｏ １ｉｌｌをそれぞれ示してい
る。プロセラｔｌは、制御記憶２および主記憶３をアク
セスすることが出来る。制御記憶２には各種マイクープ
曹グツムが格納され、主記憶３にはマキクロ命令群やデ
ータが格納されている。ｍ御記憶２には例えば第０ＩＩ
ＪＩＩ＋ないし第ｎ−１番地が割繊てられ、主記憶３に
は第ａ讐地ないし第１番地が割繊てられている。主配憶
３はプロセッサｌばかりでなく、チャネルや働プ田七ツ
ナにようてもアクセスされる０ｗｏｏ＠＠ｓと６は、そ
れぞれ書込みデータに対して１００−−ドを付加する機
能を持ち、寵み出しデータに対して１ビツト・工２−訂
正２ビット・エラー検出の機能を有すｉものである。デ
ータ・パスには、チャネ１ ルや他プロセツサも接続され″ている。データ・パスは
双方向性のものである。
第１９！ｌのようなメモリ拳システムは、償細性が高い
こと、及びプロセッサ１が制御記憶２をアクセスしつつ
処１を実行している間にチャネルや他プロセツサが主記
憶３をアクセスできること等の利点を有しているが、容
量の小さな制御記憶２に対しても］１００回路５が設け
られているので、ハードウェアが非常に大きくなるとい
う欠点を有している。
こと、及びプロセッサ１が制御記憶２をアクセスしつつ
処１を実行している間にチャネルや他プロセツサが主記
憶３をアクセスできること等の利点を有しているが、容
量の小さな制御記憶２に対しても］１００回路５が設け
られているので、ハードウェアが非常に大きくなるとい
う欠点を有している。
本発明は、上記の考察に基づくものであって、制御記憶
と主記憶とを備えるメモリ・システムにおいて、高い償
ＩＩ！ｋを保ちながらノ１−ドクエアを従来のメモリ・
システムに比し大幅に減少できるよ５Ｋしたメモリ・シ
ステムを提供することを目的としている。
と主記憶とを備えるメモリ・システムにおいて、高い償
ＩＩ！ｋを保ちながらノ１−ドクエアを従来のメモリ・
システムに比し大幅に減少できるよ５Ｋしたメモリ・シ
ステムを提供することを目的としている。
そしてそのため、本発明のメモリ１システムは独立して
拳作できるメ毫す装置として構成されたＩｌｌの制御記
憶、１１１の静、御記憶と同一のアドレス空間が１轟て
られた第２の制御記憶および主記憶を有す１１１１１１
Ｉ立して動作できる大容量の記憶装置、上記第１の制御
記憶および大容量の配憶装置をアクセスするプロセッサ
、上記主記憶をアクセスする他装置、書込みデータに対
してエラー検出コードを付加する機能およびエラー検出
訂正機能を有するところの上記大容量の記憶装置に対す
るエラー検出訂正回路、上記第１の制御記憶およびエラ
ー検出訂正回路に接続されたデータ・パス、上記第１の
制御記憶および大容量の記憶装置に対してアドレス情報
を送るアドレス書バス、並びにメモリ・アクセス制御機
構を真値し、腋メモリ・アタ七ス制御機構は、所定の状
態の下では、第１の制御記憶にデータをライトするとぎ
には同時に第３の制御記憶にも同一データを岡−のアド
レスにライトし、制御記憶に対するリード要求があった
ときには上記第１の制御記憶からのみデータを読出する
ための制御を行い、傭の所定状態の下では、上記第２の
制御記憶からデータをリードし、繊該データを上記第１
の制御記憶にライトするための制御を行い得るよう構成
されていることを轡黴とするものである。
拳作できるメ毫す装置として構成されたＩｌｌの制御記
憶、１１１の静、御記憶と同一のアドレス空間が１轟て
られた第２の制御記憶および主記憶を有す１１１１１１
Ｉ立して動作できる大容量の記憶装置、上記第１の制御
記憶および大容量の配憶装置をアクセスするプロセッサ
、上記主記憶をアクセスする他装置、書込みデータに対
してエラー検出コードを付加する機能およびエラー検出
訂正機能を有するところの上記大容量の記憶装置に対す
るエラー検出訂正回路、上記第１の制御記憶およびエラ
ー検出訂正回路に接続されたデータ・パス、上記第１の
制御記憶および大容量の記憶装置に対してアドレス情報
を送るアドレス書バス、並びにメモリ・アクセス制御機
構を真値し、腋メモリ・アタ七ス制御機構は、所定の状
態の下では、第１の制御記憶にデータをライトするとぎ
には同時に第３の制御記憶にも同一データを岡−のアド
レスにライトし、制御記憶に対するリード要求があった
ときには上記第１の制御記憶からのみデータを読出する
ための制御を行い、傭の所定状態の下では、上記第２の
制御記憶からデータをリードし、繊該データを上記第１
の制御記憶にライトするための制御を行い得るよう構成
されていることを轡黴とするものである。
以下、本発明を図面を参照しつつ説明する。第２図は本
尭−の１実施例のブロック図でありて、１１はプ冒セッ
サ、１２−１は第１の制御記憶、１２−２は第２の制御
記憶、１４はセレクタ、１５は２００回路、１６はメモ
リ装置をそれぞれ示している。また点線は、メモリ・ア
クセス要求線やり一ド／ライト信号線などの制御記号線
をそれぞれ示している。
尭−の１実施例のブロック図でありて、１１はプ冒セッ
サ、１２−１は第１の制御記憶、１２−２は第２の制御
記憶、１４はセレクタ、１５は２００回路、１６はメモ
リ装置をそれぞれ示している。また点線は、メモリ・ア
クセス要求線やり一ド／ライト信号線などの制御記号線
をそれぞれ示している。
第１の制御記憶１２−１は１個の独立したメモリ装置で
構廖されている。第２の制御記憶１２−２と主記憶１３
とな劇会わせたものが１個の独立したメモリ装置１６と
されている０本発明においては、第１１制御記憶１２−
ＩＫ対しては１００同賂が設けられておらず、第１の制
御記憶のデータ入出力部は直接にデータ・パスＫＩＩ続
されている。第１の制御記憶１２−１に格納されて〜す
るデータにはパリティ・ビットが付加されている。記憶
装置１６に対しては罵Ｏｃ嘲路１５が設けられ、データ
を書込む場合、データにｍｏａ＝ｔ−ドが付加されてメ
毫す装置１６ Ｋ書込まれ、メ毫り装置１６から読出さ
れたデータはＷＯＯ回路１６によりてチェックされる。
構廖されている。第２の制御記憶１２−２と主記憶１３
とな劇会わせたものが１個の独立したメモリ装置１６と
されている０本発明においては、第１１制御記憶１２−
ＩＫ対しては１００同賂が設けられておらず、第１の制
御記憶のデータ入出力部は直接にデータ・パスＫＩＩ続
されている。第１の制御記憶１２−１に格納されて〜す
るデータにはパリティ・ビットが付加されている。記憶
装置１６に対しては罵Ｏｃ嘲路１５が設けられ、データ
を書込む場合、データにｍｏａ＝ｔ−ドが付加されてメ
毫す装置１６ Ｋ書込まれ、メ毫り装置１６から読出さ
れたデータはＷＯＯ回路１６によりてチェックされる。
ｊｌｌｌの制御記憶１２−１および第２の制御記憶１２
−２ Ｋ対して同一のアドレス空間、例えば第０番地な
いし第ｎ−１番地が割当てられ、主記憶１３に対しては
第ｎ番地ないし＠Ｘ番地が割当てられている。
−２ Ｋ対して同一のアドレス空間、例えば第０番地な
いし第ｎ−１番地が割当てられ、主記憶１３に対しては
第ｎ番地ないし＠Ｘ番地が割当てられている。
通常動作時には、第１の制御記憶１２−ＩＫデータをラ
イトする場合には、同時に第２の制御記憶１２−２にも
同一のデータが同一のアドレスに書込まれる。したがり
て、第１の制御記憶１２−１と第２の制御記憶１２−２
は同一のデータを有することになる。
イトする場合には、同時に第２の制御記憶１２−２にも
同一のデータが同一のアドレスに書込まれる。したがり
て、第１の制御記憶１２−１と第２の制御記憶１２−２
は同一のデータを有することになる。
なお、第２の制御記憶に書込まれるデータには１１００
＠第１５ ｔｃ ヨ９ ｍｏｃｙ−トカ付加＄レルｓ
ａｔ動作時に：おける制御記憶のリードは第１の制御
記憶１２−１からのみ行われる。制御記憶にデータをラ
イトするとき、第２の制御記憶１２−２は主記憶１３と
同一のメモリ装置１６内にあるため、チャネルや他プロ
セツサとの競合が生じるが、制御記憶へデータをライト
するｊｌｌｌは小さいので、さはどａａｍ能力の低下を
きたすことはない、とくに問題となる場合Ｋ）ｔプａ
＊ ｖ ｔ １１の第８の制御記憶１２−３に対するリ
クエスト優先順位をチャネルや他プロセツサのリクエス
ト優先順位より高くすれば真い。
＠第１５ ｔｃ ヨ９ ｍｏｃｙ−トカ付加＄レルｓ
ａｔ動作時に：おける制御記憶のリードは第１の制御
記憶１２−１からのみ行われる。制御記憶にデータをラ
イトするとき、第２の制御記憶１２−２は主記憶１３と
同一のメモリ装置１６内にあるため、チャネルや他プロ
セツサとの競合が生じるが、制御記憶へデータをライト
するｊｌｌｌは小さいので、さはどａａｍ能力の低下を
きたすことはない、とくに問題となる場合Ｋ）ｔプａ
＊ ｖ ｔ １１の第８の制御記憶１２−３に対するリ
クエスト優先順位をチャネルや他プロセツサのリクエス
ト優先順位より高くすれば真い。
また、プロセッサ１１がメモリ装置６ヘリード／ライト
するとき、第１の制御記憶１２−１からのリードも同時
に行なうことができる。（第５図）さらに第１の制御記
憶１２−１からの読出しデータにパリティ・エラーが検
出された場合には、割込みがプロセッサ１１にかけられ
る。プロセッサ１１に２＞ｋｆｆられる。プロセッサ１
１は割込み原因を調べ、第１の制御記憶１２−１からの
読出データにパリティ・エラーが発生したことを認識す
ると、第２の制御記憶１２−２から鋏轟するデータを読
出し、第１の制御記憶のエラーを修復する。この場合、
第２の制御記憶１２−２の読出アドレスがエラー発生ア
ドレスと同一であることは言５までもない。
するとき、第１の制御記憶１２−１からのリードも同時
に行なうことができる。（第５図）さらに第１の制御記
憶１２−１からの読出しデータにパリティ・エラーが検
出された場合には、割込みがプロセッサ１１にかけられ
る。プロセッサ１１に２＞ｋｆｆられる。プロセッサ１
１は割込み原因を調べ、第１の制御記憶１２−１からの
読出データにパリティ・エラーが発生したことを認識す
ると、第２の制御記憶１２−２から鋏轟するデータを読
出し、第１の制御記憶のエラーを修復する。この場合、
第２の制御記憶１２−２の読出アドレスがエラー発生ア
ドレスと同一であることは言５までもない。
以上の説明から明らかなように、主記憶の容量に比べて
ずりと小ｉ′な容量の制御記憶にまで１１！ＯＯ回路を
付加し、高信頼のメモリ構成を実現していた従来方式に
比べ、本発明によれば、小さなハードウェアで従来と同
程度の高信頼メモリ構成を実現することが出来る。
ずりと小ｉ′な容量の制御記憶にまで１１！ＯＯ回路を
付加し、高信頼のメモリ構成を実現していた従来方式に
比べ、本発明によれば、小さなハードウェアで従来と同
程度の高信頼メモリ構成を実現することが出来る。
第１図は制御記憶と主記憶とが分離されたメモリ・シス
テムの従来例を示す図、第２図は本発明の１実施例のブ
ロック向である。 １１・・・プロセッサ、１２−１・・・第１の制御記憶
、１２−２・・・第２の制御記憶、１４・・・セレクタ
、１５・・・ｍｏｃ回路、１６・・・メモリ装置。 特許出願人 富士通株式金社 代理人弁濡士 京 谷 四 部 才１図 ！ 才２図
テムの従来例を示す図、第２図は本発明の１実施例のブ
ロック向である。 １１・・・プロセッサ、１２−１・・・第１の制御記憶
、１２−２・・・第２の制御記憶、１４・・・セレクタ
、１５・・・ｍｏｃ回路、１６・・・メモリ装置。 特許出願人 富士通株式金社 代理人弁濡士 京 谷 四 部 才１図 ！ 才２図
Claims (1)
- 独立して動作できるメモリ装置として構成された第１の
制御記憶、該第１の制御記憶と同一のアドレス空間が割
幽てられた第２′の制御記憶および主記憶を有する独立
して動作できる大容量の記憶装置、上記ＩＩｌの制御記
憶および大容量の記憶装置ｔ−アク竜スするプ四セッナ
、上記主記憶をアクセスする倫装置、書込みデータに対
してエラー検出コードを付加する機能およびエラー検出
訂正機能を有するところの上記大容量の記憶装置に対す
るエラー検出訂正−路、上記第１の制御記憶およびエラ
ー検出訂正回路Ｋｌ！続されたデータ・パス上記第１の
制御記憶および大容量の記憶装置に対してアドレス情報
を送るアドレス・パス、並びにメ篭り・アタ−にス制御
機構を＾備ｔ１諌メ４す・アクセス制御機構は、所定の
状態の下では、第１の制御記憶にデータをライトすると
きには同時に籐２の制御記憶にも同一データを同一のア
ドレスにライトし、制御記憶に対するリード要求があり
たときには上記第１の制御記憶からのみデータを読出す
るための制御を行い、他の所定状態の下では、上記第２
の制御記憶からデータをリードし、轟腋データを上記第
１の制御記憶にライトするための制御を行い得るよう構
成されていることを特徴とするメモリ・シ哀テム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57051601A JPS58169398A (ja) | 1982-03-30 | 1982-03-30 | メモリ・システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57051601A JPS58169398A (ja) | 1982-03-30 | 1982-03-30 | メモリ・システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58169398A true JPS58169398A (ja) | 1983-10-05 |
Family
ID=12891416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57051601A Pending JPS58169398A (ja) | 1982-03-30 | 1982-03-30 | メモリ・システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169398A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01175041A (ja) * | 1987-12-28 | 1989-07-11 | Toshiba Corp | 単−エラー検出・訂正方式 |
| JPH01191945A (ja) * | 1988-01-27 | 1989-08-02 | Nec Corp | マイクロプログラム制御装置 |
-
1982
- 1982-03-30 JP JP57051601A patent/JPS58169398A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01175041A (ja) * | 1987-12-28 | 1989-07-11 | Toshiba Corp | 単−エラー検出・訂正方式 |
| JPH01191945A (ja) * | 1988-01-27 | 1989-08-02 | Nec Corp | マイクロプログラム制御装置 |
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