JPS63239546A - 半導体記憶回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は記憶装置、特に半導体記憶回路に関する。

〔従来の技術〕

従来、この種の半導体記憶回路は書き込みデータ及び読
み出しデータはそのまま記憶回路にアクセスされる構成
となっていた。

〔発明が解決しようとする問題点〕

上述した従来の半導体記憶回路は記憶回路に書き込みデ
ータ及び読み出しデータがアクセスされる構成となって
いるので、記憶回路に１ビツト不良が発生した場合など
においてデータが破壊されるという欠点がある。

本発明の目的は前記問題点を解消した半導体記憶回路を
提供することにある。

〔問題点を解決するための手段〕

本発明は半導体記憶回路のデータ入力及び出力部にデー
タレジスタと、該データレジスタのビット位置を並べか
えるデータ変換レジスタと、ビット位置を並べかえ情報
を検出するテスト回路とを有することを特徴とする半導
体記憶回路である。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

１は記憶回路をアクセスするアドレス、２はアドレスバ
ッファ、３は記憶回路、４はデータレジスタ、５はテス
ト回路、６はビット位置の並べかえを行うデータ変換レ
ジスタ、８はデータ変換情報、７は本記憶回路の入出力
データである（入出力データのビット長は記憶回路のビ
ット長よりも短い）。

次に第１図及び第２図（ａ）　、　（ｂ）　、　（ｃ）
により本実施例の動作を説明する。例えば、第２図ωに
示すようにメモリ空間中のＡＯ番地、Ｄビットに障害が
あるとする。ＡＯ番地にデータ書込時、テスト回路５は
アドレス１がアドレスバッファに入力された時点で記憶
回路３のＡＯ番地の全ビットの読み書きを行いテストす
る。このとき、テスト回路５により検出されたビットＤ
の障害情報はデータ変換情報８としてデータ変換レジス
タ６へ送出される。データ変換レジスタ６はデータ変換
情報８により入力される書き込みデータ７のビット位置
の並びかえを行いデータレジスタ４を介して記憶回路３
に送出する。

次にデータ変換レジスタにおけるビットの並びかえにつ
いて説明する。第２図（ｃ）において、Ｄｎはデータ７
のビットの並びを示している。本ビットはデータ変換レ
ジスタ６により、第２図（ｂ）に示すようにデータ変換
情報８をもとに並びかえられる、つまり第２図（ａ）に
示す障害ビットを避けて書き込まれる。この情報はテス
ト回路５に保持されデータ読み出し時に使用される。

〔発明の効果〕

以上説明したように本発明はデータ入出力部にデータレ
ジスタとそのレジスタのビット位置を並べかえるデータ
変換レジスタと並びかえ情報を検出するテスト回路を有
することにより、記憶回路内のビット単位の障害が発生
した場合において障害を救済しデータの読み書きができ
る効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図（ａ）
　、　（ｂ）　、　（ｃ）は本発明の詳細な説明図であ
る。 １・・・アドレス　　　　　２・・・アドレスバッファ
３・・・記憶回路　　　　　４・・・データレジスタ５
・・・テスト回路　　　　６・・・データ変換レジスタ
７・・・入出力データ　　　８・・・データ変換情報Ｄ
・・−ビット障害

Claims (1)

【特許請求の範囲】
1. （１）半導体記憶回路のデータ入力及び出力部にデータ
   レジスタと、該データレジスタのビット位置を並べかえ
   るデータ変換レジスタと、ビット位置を並べかえ情報を
   検出するテスト回路とを有することを特徴とする半導体
   記憶回路。