JPH02199565A - 主記憶装置 - Google Patents
主記憶装置Info
- Publication number
- JPH02199565A JPH02199565A JP1017473A JP1747389A JPH02199565A JP H02199565 A JPH02199565 A JP H02199565A JP 1017473 A JP1017473 A JP 1017473A JP 1747389 A JP1747389 A JP 1747389A JP H02199565 A JPH02199565 A JP H02199565A
- Authority
- JP
- Japan
- Prior art keywords
- memory unit
- circuit
- address
- sent
- unit storage
- Prior art date
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- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 13
- 238000006243 chemical reaction Methods 0.000 abstract description 15
- 230000005055 memory storage Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、複数の情報処理装置に共通バスを介して接続
される主記憶装置に関する。
される主記憶装置に関する。
［従来の技術］
従来、複数の情報処理装置に共通バスを介して接続され
た主記憶装置では、メモリユニット記憶部からのデータ
に２ビツトエラー等が発生してメモリユニット記憶部が
故障した場合、その故障したメモリユニット記憶部を切
離して、それ以外のメモリユニット記憶部を使用するよ
うな構成制御は、上位装置である情報処理装置側で処理
され、処理後のメモリユニットアドレスが主記憶装置に
送出されていた。
た主記憶装置では、メモリユニット記憶部からのデータ
に２ビツトエラー等が発生してメモリユニット記憶部が
故障した場合、その故障したメモリユニット記憶部を切
離して、それ以外のメモリユニット記憶部を使用するよ
うな構成制御は、上位装置である情報処理装置側で処理
され、処理後のメモリユニットアドレスが主記憶装置に
送出されていた。
［発明が解決しようとする課題］
上述した従来の構成制御の方法では、主記憶装置を使用
する全ての情報処理装置が主記憶装置のエラーを起こし
ているメモリユニット記憶部の把握とメモリユニットア
ドレスのアドレス変換の手段を持つ必要があるという欠
点がある。
する全ての情報処理装置が主記憶装置のエラーを起こし
ているメモリユニット記憶部の把握とメモリユニットア
ドレスのアドレス変換の手段を持つ必要があるという欠
点がある。
［課題を解決するための手段］
本発明による主記憶装置は、複数の情報処理装置に共通
バスを介して接続され、複数のメモリユニット記憶部を
有し、前記情報処理装置から送出される入力メモリユニ
ットアドレスによって指示された１つのメモリユニット
記憶部が読出し、書込み動作を行なう主記憶装置におい
て、故障したメモリユニット記憶部を示すメモリユニッ
ト情報を記憶し、該メモリユニット情報から前記故障し
たメモリユニット記憶部を避けるためのアドレス変換信
号を出力する手段と、前記アドレス変換信号に従って前
記入力′メモリユニットアドレスを変換し、変換された
メモリユニットアドレスを出力する手段とを有し、変換
されたメモリユニットアドレスによって指示された１つ
のメモリユニット記憶部が読出し、書込み動作を行なう
ようにしたことを特徴とする。
バスを介して接続され、複数のメモリユニット記憶部を
有し、前記情報処理装置から送出される入力メモリユニ
ットアドレスによって指示された１つのメモリユニット
記憶部が読出し、書込み動作を行なう主記憶装置におい
て、故障したメモリユニット記憶部を示すメモリユニッ
ト情報を記憶し、該メモリユニット情報から前記故障し
たメモリユニット記憶部を避けるためのアドレス変換信
号を出力する手段と、前記アドレス変換信号に従って前
記入力′メモリユニットアドレスを変換し、変換された
メモリユニットアドレスを出力する手段とを有し、変換
されたメモリユニットアドレスによって指示された１つ
のメモリユニット記憶部が読出し、書込み動作を行なう
ようにしたことを特徴とする。
［実施例］
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例による主記憶装置の構成を示
すブロック図である。本実施例は４つのメモリユニット
記憶部４５．６．７を持つ主記憶装置の例である。
すブロック図である。本実施例は４つのメモリユニット
記憶部４５．６．７を持つ主記憶装置の例である。
エラーメモリユニット履歴回路１は、図示しない情報処
理装置（ＣＰＵ）から図示しない共通バスを介して故障
したメモリユニット記憶部を示すメモリユニット情報を
含むエラー履歴書込信号１９を受信し、メモリユニット
情報から故障したメモリユニット記憶部を避けるための
アドレス変換信号］２を送出する。
理装置（ＣＰＵ）から図示しない共通バスを介して故障
したメモリユニット記憶部を示すメモリユニット情報を
含むエラー履歴書込信号１９を受信し、メモリユニット
情報から故障したメモリユニット記憶部を避けるための
アドレス変換信号］２を送出する。
メモリユニットアドレス変換回路２は、情報処理装置か
ら共通バスを介して入力メモリユニット・アドレス１０
．ｌｌを受信し、入力メモリユニットアドレス１０．１
１をアドレス変換信号１２に従って変換し、変換された
メモリユニットアドレス１３．１４を出力する。
ら共通バスを介して入力メモリユニット・アドレス１０
．ｌｌを受信し、入力メモリユニットアドレス１０．１
１をアドレス変換信号１２に従って変換し、変換された
メモリユニットアドレス１３．１４を出力する。
タイミング発生回路３は変換されたメモリユニットアド
レス１３．１４を受信し、タイミング信号１５〜１８を
送出する。
レス１３．１４を受信し、タイミング信号１５〜１８を
送出する。
メモリユニット記憶部４〜７はタイミング信号１５〜１
８を各々受信し、読出し、書込み等の動作を行なう。
８を各々受信し、読出し、書込み等の動作を行なう。
次に第１図を参照して主記憶装置の動作について説明す
る。
る。
メモリユニット記憶部４〜７が全てエラーがない状態の
場合、上位の情報処理装置から送られてくる入力メモリ
ユニットアドレスｉｏ、ｘ１はそのままメモリユニット
アドレス変換回路２を介して変換されたメモリユニット
アドレス１３．１４として送出される。タイミング発生
回路３は、変換されたメモリユニットアドレス１３．１
４の示すメモリユニット記憶部に対してタイミング信号
１５〜１８のいずれか１つを送出する。
場合、上位の情報処理装置から送られてくる入力メモリ
ユニットアドレスｉｏ、ｘ１はそのままメモリユニット
アドレス変換回路２を介して変換されたメモリユニット
アドレス１３．１４として送出される。タイミング発生
回路３は、変換されたメモリユニットアドレス１３．１
４の示すメモリユニット記憶部に対してタイミング信号
１５〜１８のいずれか１つを送出する。
メモリユニット記憶部４〜７からのデータのいずれかに
２ビツト玉ラー等のエラーが発生してメモリユニット記
憶部が故障した場合、上位の情報処理装置よりエラー履
歴書込信号１９が送出され、エラーメモリユニット履歴
回路１に故障したメモリユニット記憶部を示すメモリユ
ニット情報が葆持され、それによりエラーメモリユニッ
ト履歴回路１はアドレス変換信号１２をメモリユニット
アドレス変換回路２へ送出する。上位の情報処理装置か
ら送出されてくる入力メモリユニットアドレス１０．１
１は、メモリユニットアドレス変換回路２でアドレス変
換信号１２により故障したメモリユニット記憶部を避け
るよう辷変換され、変換されたメモリユニットアドレス
１３．１４がメモリユニットアドレス変換回路２からタ
イミング発生回路３へ送出される。これにより、タイミ
ング発生回路３は、変換されたメモリユニットアドレス
１３．１４’の示すメモリユニット記憶部４〜７の１つ
に対してタイミング信号１５〜１８のいずれか１つを出
力する。
２ビツト玉ラー等のエラーが発生してメモリユニット記
憶部が故障した場合、上位の情報処理装置よりエラー履
歴書込信号１９が送出され、エラーメモリユニット履歴
回路１に故障したメモリユニット記憶部を示すメモリユ
ニット情報が葆持され、それによりエラーメモリユニッ
ト履歴回路１はアドレス変換信号１２をメモリユニット
アドレス変換回路２へ送出する。上位の情報処理装置か
ら送出されてくる入力メモリユニットアドレス１０．１
１は、メモリユニットアドレス変換回路２でアドレス変
換信号１２により故障したメモリユニット記憶部を避け
るよう辷変換され、変換されたメモリユニットアドレス
１３．１４がメモリユニットアドレス変換回路２からタ
イミング発生回路３へ送出される。これにより、タイミ
ング発生回路３は、変換されたメモリユニットアドレス
１３．１４’の示すメモリユニット記憶部４〜７の１つ
に対してタイミング信号１５〜１８のいずれか１つを出
力する。
［発明の効果］
以上説明したように、本発明は、バス接続される主記憶
装置のメモリユニット記憶部からのデータに２ビツトエ
ラー等が発生してメモリユニット記憶部が故障した場合
、その故障したメモリユニット記憶部を避けるように、
メモリユニットアドレスを変換する回路を設けることに
より、バス接続により本主記憶装置を使用する複数の情
報処理装置の構成制御のための負担を軽くできるという
効果がある。
装置のメモリユニット記憶部からのデータに２ビツトエ
ラー等が発生してメモリユニット記憶部が故障した場合
、その故障したメモリユニット記憶部を避けるように、
メモリユニットアドレスを変換する回路を設けることに
より、バス接続により本主記憶装置を使用する複数の情
報処理装置の構成制御のための負担を軽くできるという
効果がある。
第１図は本発明の一実施例による主記憶装置の構成を示
すブロック図である。 １・・・エラーメモリユニット履歴回路、２・・・メモ
リユニットアドレス変換回路、３・・・タイミング発生
回路、４〜７・・・メモリユニット記憶部、１０゜１１
・・・入力メモリユニットアドレス、１２・・・アドレ
ス変換信号、１３．１４・・・変換されたメモリユニッ
トアドレス、１５〜１８・・・タイミング信号、１９・
・・エラー履歴書込信号。
すブロック図である。 １・・・エラーメモリユニット履歴回路、２・・・メモ
リユニットアドレス変換回路、３・・・タイミング発生
回路、４〜７・・・メモリユニット記憶部、１０゜１１
・・・入力メモリユニットアドレス、１２・・・アドレ
ス変換信号、１３．１４・・・変換されたメモリユニッ
トアドレス、１５〜１８・・・タイミング信号、１９・
・・エラー履歴書込信号。
Claims (1)
- 【特許請求の範囲】 １、複数の情報処理装置に共通バスを介して接続され、
複数のメモリユニット記憶部を有し、前記情報処理装置
から送出されてくる入力メモリユニットアドレスによっ
て指示された１つのメモリユニット記憶部が読出し、書
込み動作を行なう主記憶装置において、 故障したメモリユニット記憶部を示すメモリユニット情
報を記憶し、該メモリユニット情報から前記故障したメ
モリユニット記憶部を避けるためのアドレス変換信号を
出力する手段と、 前記アドレス変換信号に従って前記入力メモリユニット
アドレスを変換し、変換されたメモリユニットアドレス
を出力する手段と を有することを特徴とする主記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1017473A JPH02199565A (ja) | 1989-01-30 | 1989-01-30 | 主記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1017473A JPH02199565A (ja) | 1989-01-30 | 1989-01-30 | 主記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02199565A true JPH02199565A (ja) | 1990-08-07 |
Family
ID=11944982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1017473A Pending JPH02199565A (ja) | 1989-01-30 | 1989-01-30 | 主記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02199565A (ja) |
-
1989
- 1989-01-30 JP JP1017473A patent/JPH02199565A/ja active Pending
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