JPH1064299A - ランダムアクセスメモリの試験の方法 - Google Patents
ランダムアクセスメモリの試験の方法Info
- Publication number
- JPH1064299A JPH1064299A JP8233573A JP23357396A JPH1064299A JP H1064299 A JPH1064299 A JP H1064299A JP 8233573 A JP8233573 A JP 8233573A JP 23357396 A JP23357396 A JP 23357396A JP H1064299 A JPH1064299 A JP H1064299A
- Authority
- JP
- Japan
- Prior art keywords
- parity
- test
- random access
- access memory
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】効率的なランダムアクセスメモリの試験の方法
の提供。 【解決手段】パリティ生成回路及びパリティチェック回
路２は奇数パリティ又は偶数パリティの各モードで動作
でき、かつ各モードはパリティモード指示信号３からの
信号入力により選択するように生成し、メモリ試験手段
５により、特定データパターンでメモリ１のライト・リ
ード試験をした後、その特定データパターンの反転デー
タパターンで試験する際に、パリティ生成回路及びパリ
ティチェック回路２にパリティモード指示信号３に基づ
きパリティのモードを変更してメモリのライト・リード
試験を行う。
の提供。 【解決手段】パリティ生成回路及びパリティチェック回
路２は奇数パリティ又は偶数パリティの各モードで動作
でき、かつ各モードはパリティモード指示信号３からの
信号入力により選択するように生成し、メモリ試験手段
５により、特定データパターンでメモリ１のライト・リ
ード試験をした後、その特定データパターンの反転デー
タパターンで試験する際に、パリティ生成回路及びパリ
ティチェック回路２にパリティモード指示信号３に基づ
きパリティのモードを変更してメモリのライト・リード
試験を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、ランダムアクセス
メモリ（「ＲＡＭ」という）の試験方式に関し、特に、
偶数ビット＋１パリティビット構成のメモリの試験方式
に関する。
メモリ（「ＲＡＭ」という）の試験方式に関し、特に、
偶数ビット＋１パリティビット構成のメモリの試験方式
に関する。
【０００２】
【従来の技術】ＲＡＭの故障は、主に特定ビットの
“０”固定、あるいは“１”固定状態で検出されること
が多く、一般に、ＲＡＭの試験においては、こうした異
常状態を検出することで、良品・不良品の選別が行われ
ている。また、メモリを使用中に、故障が発生した場
合、異常が検出できるように、誤り検出機能が予め実装
されているものもある。
“０”固定、あるいは“１”固定状態で検出されること
が多く、一般に、ＲＡＭの試験においては、こうした異
常状態を検出することで、良品・不良品の選別が行われ
ている。また、メモリを使用中に、故障が発生した場
合、異常が検出できるように、誤り検出機能が予め実装
されているものもある。
【０００３】こうした誤り検出方式の中で、最も一般的
な方式が、パリティチェック方式である。このパリティ
チェック方式は、各メモリのバイト毎に、冗長ビットを
１つ付加し、バイトを構成する各ビットと冗長ビットと
を加算して“０”すなわち偶数パリティ、又は“１”す
なわち奇数パリティとなるように、冗長ビットを生成す
るような回路を付加し、ＲＡＭのメモリセルへのデータ
の書き込みの際に、冗長ビットの値も含めてＲＡＭに記
憶させ、ＲＡＭからのデータ読み出しの際に、パリティ
チェックを行うことにより、異常を検出する。
な方式が、パリティチェック方式である。このパリティ
チェック方式は、各メモリのバイト毎に、冗長ビットを
１つ付加し、バイトを構成する各ビットと冗長ビットと
を加算して“０”すなわち偶数パリティ、又は“１”す
なわち奇数パリティとなるように、冗長ビットを生成す
るような回路を付加し、ＲＡＭのメモリセルへのデータ
の書き込みの際に、冗長ビットの値も含めてＲＡＭに記
憶させ、ＲＡＭからのデータ読み出しの際に、パリティ
チェックを行うことにより、異常を検出する。
【０００４】一般的な具体例として、（８ビットデー
タ）＋（１パリティビット）構成のＲＡＭを試験する
際、ＲＡＭの全ビットを試験するには、特定データパタ
ーンをライトした後、リードしてその内容を確認し
（「ライト・リード試験」という）、この特定データパ
ターンの各ビットを反転させたデータパターンで同じく
ライト・リード試験することが最低限必要とされる。
タ）＋（１パリティビット）構成のＲＡＭを試験する
際、ＲＡＭの全ビットを試験するには、特定データパタ
ーンをライトした後、リードしてその内容を確認し
（「ライト・リード試験」という）、この特定データパ
ターンの各ビットを反転させたデータパターンで同じく
ライト・リード試験することが最低限必要とされる。
【０００５】しかしながら、それぞれのデータパターン
で生成されるパリティデータは、“０”または“１”固
定となり、パリティビット自体の試験が不足するので、
さらにパリティビットの試験のために、特定データパタ
ーンのうち１ビットを反転させたデータパターンでライ
ト・リード試験を行う必要がある。すなわち、パリティ
ビットを試験するためのＲＡＭライト・リード試験が必
要とされる。
で生成されるパリティデータは、“０”または“１”固
定となり、パリティビット自体の試験が不足するので、
さらにパリティビットの試験のために、特定データパタ
ーンのうち１ビットを反転させたデータパターンでライ
ト・リード試験を行う必要がある。すなわち、パリティ
ビットを試験するためのＲＡＭライト・リード試験が必
要とされる。
【０００６】なお、パリティチェック方式に関連する技
術として、例えば特開平４−２２７５４９号公報には、
データと共にアドレスにもパリティチェックを行うこと
により、メモリサイクルの初期にエラーを検知でき、デ
ータが誤ったメモリ内に格納される前に補正または動作
の停止を行うようにしたメモリチップ用のパリティテス
ト方法が提案されている。また、特開昭６２−６７９４
２号公報には、パリティチェック機能を有するデータ記
憶回路の障害検出回路において、パリティ発生回路とパ
リティチェック回路との動作の正常性を試験する際に、
単に、パリティ則指定情報をメモリ回路の正常性のテス
トの場合と反転させることにより、複雑な処理手順を簡
略化することを可能とする方式が提案されている。
術として、例えば特開平４−２２７５４９号公報には、
データと共にアドレスにもパリティチェックを行うこと
により、メモリサイクルの初期にエラーを検知でき、デ
ータが誤ったメモリ内に格納される前に補正または動作
の停止を行うようにしたメモリチップ用のパリティテス
ト方法が提案されている。また、特開昭６２−６７９４
２号公報には、パリティチェック機能を有するデータ記
憶回路の障害検出回路において、パリティ発生回路とパ
リティチェック回路との動作の正常性を試験する際に、
単に、パリティ則指定情報をメモリ回路の正常性のテス
トの場合と反転させることにより、複雑な処理手順を簡
略化することを可能とする方式が提案されている。
【０００７】
【発明が解決しようとする課題】上記した従来のパリテ
ィチェック方式は下記記載の問題点を有している。
ィチェック方式は下記記載の問題点を有している。
【０００８】近年ＤＲＡＭ等ランダムアクセスメモリの
大容量化が進み、メモリの試験時間が長時間化してい
る。特に、上記従来の方式においては、パリティビット
試験するためのＲＡＭライト・リード試験に要する試験
時間は、無視できなくなっている、という問題点を有し
ている。
大容量化が進み、メモリの試験時間が長時間化してい
る。特に、上記従来の方式においては、パリティビット
試験するためのＲＡＭライト・リード試験に要する試験
時間は、無視できなくなっている、という問題点を有し
ている。
【０００９】その理由は、メモリのライト・リード試験
時間は、メモリの容量に比例して長くなるからである。
また、パリティビットの試験のために、特にメモリ全体
のライト・リード試験を行うのは、非効率である。
時間は、メモリの容量に比例して長くなるからである。
また、パリティビットの試験のために、特にメモリ全体
のライト・リード試験を行うのは、非効率である。
【００１０】ところで上記特開平４−２２７５４９号公
報に提案される方法は、データパリティのみならずアド
レスパリティを経済的且つ精度よくチェックするもので
あるが、メモリの試験としては従来技術と変わらず、メ
モリの試験時間そのものは従来技術と変わらず、上記問
題点を解決することはできない。
報に提案される方法は、データパリティのみならずアド
レスパリティを経済的且つ精度よくチェックするもので
あるが、メモリの試験としては従来技術と変わらず、メ
モリの試験時間そのものは従来技術と変わらず、上記問
題点を解決することはできない。
【００１１】また、上記特開昭６２−６７９４２号公報
で開示された技術ではメモリの試験時間そのものは従来
技術と変わらず、上記問題点を解決することはできな
い。その理由は、上記特開昭６２−６７９４２号公報に
提案される回路方式は、パリティチェック回路そのもの
を効率的に試験するものであるが、メモリに対する試験
としては従来と変わらないためである。
で開示された技術ではメモリの試験時間そのものは従来
技術と変わらず、上記問題点を解決することはできな
い。その理由は、上記特開昭６２−６７９４２号公報に
提案される回路方式は、パリティチェック回路そのもの
を効率的に試験するものであるが、メモリに対する試験
としては従来と変わらないためである。
【００１２】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、パリティビットも
含めた効率的なメモリの試験の方法を、比較的簡易な方
法で実現するランダムアクセスメモリの試験の方法を提
供することにある。
なされたものであって、その目的は、パリティビットも
含めた効率的なメモリの試験の方法を、比較的簡易な方
法で実現するランダムアクセスメモリの試験の方法を提
供することにある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明のランダムアクセスメモリの試験方法は、奇
数パリティ及び偶数パリティの各モードで切替動作可能
とされたパリティ生成手段及びパリティチェック手段を
備え、所定のデータパターンでランダムアクセスメモリ
のライト・リード試験を行った後、該所定のデータパタ
ーンの反転データパターンで試験する際に、前記パリテ
ィ生成手段及びパリティチェック手段のパリティのモー
ドを切替えて前記ランダムアクセスメモリのライト・リ
ード試験を行う、ことを特徴とする。
め、本発明のランダムアクセスメモリの試験方法は、奇
数パリティ及び偶数パリティの各モードで切替動作可能
とされたパリティ生成手段及びパリティチェック手段を
備え、所定のデータパターンでランダムアクセスメモリ
のライト・リード試験を行った後、該所定のデータパタ
ーンの反転データパターンで試験する際に、前記パリテ
ィ生成手段及びパリティチェック手段のパリティのモー
ドを切替えて前記ランダムアクセスメモリのライト・リ
ード試験を行う、ことを特徴とする。
【００１４】本発明の概要を以下に説明する。本発明
は、ランダムアクセスメモリにパリティ生成手段並びに
パリティチェック手段を付加して構成される。
は、ランダムアクセスメモリにパリティ生成手段並びに
パリティチェック手段を付加して構成される。
【００１５】また、パリティ生成手段及びパリティチェ
ック手段は奇数パリティもしくは偶数パリティの各モー
ドで動作でき、かつ各モードは信号入力により選択する
様に構成する。
ック手段は奇数パリティもしくは偶数パリティの各モー
ドで動作でき、かつ各モードは信号入力により選択する
様に構成する。
【００１６】さらに、特定データパターンでメモリのラ
イト・リード試験をした後、その特定データパターンの
反転データパターンで試験する際にパリティ生成手段及
びパリティチェック手段に信号入力してパリティのモー
ドを変更してメモリにのライト・リード試験を行う。
イト・リード試験をした後、その特定データパターンの
反転データパターンで試験する際にパリティ生成手段及
びパリティチェック手段に信号入力してパリティのモー
ドを変更してメモリにのライト・リード試験を行う。
【００１７】本発明においては、メモリ試験手段は、試
験データパターンを反転させて再度メモリのライト・リ
ード試験を始める際に、パリティ生成手段及びパリティ
チェック手段に信号入力し、奇数又は偶数のパリティモ
ードを反転させる。その後のメモリのライト・リード試
験ではパリティビットが反転しているので、メモリのパ
リティビットの反転試験も同様に行われる。
験データパターンを反転させて再度メモリのライト・リ
ード試験を始める際に、パリティ生成手段及びパリティ
チェック手段に信号入力し、奇数又は偶数のパリティモ
ードを反転させる。その後のメモリのライト・リード試
験ではパリティビットが反転しているので、メモリのパ
リティビットの反転試験も同様に行われる。
【００１８】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、偶数データビットに１パリティビットが付加されて
なるランダムアクセスメモリの試験の方法において、ラ
ンダムアクセスメモリ（図１の１）に対してパリティを
生成して供給するパリティ生成手段、及びランダムアク
セスメモリから読み出されたパリティをチェックするパ
リティチェク手段（図１の２）を備え、このパリティ生
成手段及びパリティチェック手段は、モード切替信号
（図１の３）により、奇数パリティ又は偶数パリティの
各モードで切替動作する。そして、所定のデータパター
ンでランダムアクセスメモリのライト・リード試験をし
た後、所定のデータパターンの反転データパターンで試
験する際に、パリティ生成手段及びパリティチェック手
段にモード切替信号（図１の３）を供給してパリティの
モードを変更し、ランダムアクセスメモリのライト・リ
ード試験ライト・リード試験を行う。
に説明する。本発明は、その好ましい実施の形態におい
て、偶数データビットに１パリティビットが付加されて
なるランダムアクセスメモリの試験の方法において、ラ
ンダムアクセスメモリ（図１の１）に対してパリティを
生成して供給するパリティ生成手段、及びランダムアク
セスメモリから読み出されたパリティをチェックするパ
リティチェク手段（図１の２）を備え、このパリティ生
成手段及びパリティチェック手段は、モード切替信号
（図１の３）により、奇数パリティ又は偶数パリティの
各モードで切替動作する。そして、所定のデータパター
ンでランダムアクセスメモリのライト・リード試験をし
た後、所定のデータパターンの反転データパターンで試
験する際に、パリティ生成手段及びパリティチェック手
段にモード切替信号（図１の３）を供給してパリティの
モードを変更し、ランダムアクセスメモリのライト・リ
ード試験ライト・リード試験を行う。
【００１９】このように、本発明の実施の形態において
は、メモリ試験手段（図１の５）により、所定のデータ
パターンを反転させて再度ランダムアクセスメモリのラ
イト・リード試験を始める際に、パリティ生成手段及び
パリティチェック手段に切替制御信号を入力し、奇数又
は偶数のパリティモードを反転させ、その後のメモリの
ライト・リード試験ではパリティビットが反転している
ので、ランダムアクセスメモリのパリティビットの反転
試験も同様になされ、パリティビットを試験するための
ＲＡＭライト・リード試験を不要とし、試験時間を短縮
化するものである。
は、メモリ試験手段（図１の５）により、所定のデータ
パターンを反転させて再度ランダムアクセスメモリのラ
イト・リード試験を始める際に、パリティ生成手段及び
パリティチェック手段に切替制御信号を入力し、奇数又
は偶数のパリティモードを反転させ、その後のメモリの
ライト・リード試験ではパリティビットが反転している
ので、ランダムアクセスメモリのパリティビットの反転
試験も同様になされ、パリティビットを試験するための
ＲＡＭライト・リード試験を不要とし、試験時間を短縮
化するものである。
【００２０】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例を以下に説明する。
図１は、本発明の一実施例に係るメモリ試験システムの
構成を示す図である。図２は、本発明の実施例の動作を
説明するためのフローチャートである。
詳細に説明すべく、本発明の実施例を以下に説明する。
図１は、本発明の一実施例に係るメモリ試験システムの
構成を示す図である。図２は、本発明の実施例の動作を
説明するためのフローチャートである。
【００２１】本発明の一実施例においては、試験対象の
メモリデバイスであるランダムアクセスメモリ１は、
（８ビット）＋（１パリティビット）構成のメモリであ
るとものする。
メモリデバイスであるランダムアクセスメモリ１は、
（８ビット）＋（１パリティビット）構成のメモリであ
るとものする。
【００２２】図１を参照して、メモリ試験手段５は、ラ
ンダムアクセスメモリ１を試験するための論理装置であ
る。
ンダムアクセスメモリ１を試験するための論理装置であ
る。
【００２３】メモリ試験手段５は、ランダムアクセスメ
モリ１へのライト／リード時、データバス４を介してア
クセスする。
モリ１へのライト／リード時、データバス４を介してア
クセスする。
【００２４】パリティ生成・試験回路２は、データバス
４′を介してランダムアクセスメモリ１と接続し、デー
タバス４を介してメモリ試験手段５と接続する。
４′を介してランダムアクセスメモリ１と接続し、デー
タバス４を介してメモリ試験手段５と接続する。
【００２５】パリティ生成・試験回路２は、メモリ試験
手段５がランダムアクセスメモリ１に対してライトする
際、パリティモード指示信号３の指示に従い、奇数また
は偶数のデータパリティを生成し、ランダムアクセスメ
モリ１にパリティビットを含めたデータを格納する。
手段５がランダムアクセスメモリ１に対してライトする
際、パリティモード指示信号３の指示に従い、奇数また
は偶数のデータパリティを生成し、ランダムアクセスメ
モリ１にパリティビットを含めたデータを格納する。
【００２６】逆に、メモリ試験手段５がランダムアクセ
スメモリ１に対してリードする際、パリティモード指示
信号３の指示に従い、奇数または偶数のパリティチェッ
クを読み出しデータに対して行う。この時、パリティエ
ラーとなった場合、エラー発生を表示するため、例えば
ＬＥＤ（発光ダイオード）６を点灯させるものとする。
スメモリ１に対してリードする際、パリティモード指示
信号３の指示に従い、奇数または偶数のパリティチェッ
クを読み出しデータに対して行う。この時、パリティエ
ラーとなった場合、エラー発生を表示するため、例えば
ＬＥＤ（発光ダイオード）６を点灯させるものとする。
【００２７】次に、本発明の実施例の動作を、図１及び
図２の流れ図を参照して説明する。
図２の流れ図を参照して説明する。
【００２８】最初に、メモリ試験手段５は、パリティモ
ード指示信号３をＯＦＦして、パリティ生成・試験回路
２を偶数パリティモードで動作するよう指示する（ステ
ップ１０１）。
ード指示信号３をＯＦＦして、パリティ生成・試験回路
２を偶数パリティモードで動作するよう指示する（ステ
ップ１０１）。
【００２９】次に、メモリ試験手段５は、ランダムアク
セスメモリ１の全領域にデータ“ＯＯ”Ｈ（ヘキサデシ
マル表示）を書き込む（ステップ１０２）。
セスメモリ１の全領域にデータ“ＯＯ”Ｈ（ヘキサデシ
マル表示）を書き込む（ステップ１０２）。
【００３０】この時、ランダムアクセスメモリ１の各パ
リティビットは、パリティ生成・試験回路２の作用によ
り、すべて“０”が書き込まれているはずである。
リティビットは、パリティ生成・試験回路２の作用によ
り、すべて“０”が書き込まれているはずである。
【００３１】次に、メモリ試験手段５は、ランダムアク
セスメモリ１の全領域からデータを読み出す（ステップ
１０３）。
セスメモリ１の全領域からデータを読み出す（ステップ
１０３）。
【００３２】この時、ランダムアクセスメモリ１に故障
が内在し、パリティビット以外のビットが“１”になっ
ていれば、メモリ試験手段５によって異常が検出でき
（ステップ１０４）、パリティビットが“１”になって
いれば、パリティ生成・試験回路２によって異常が検出
される。
が内在し、パリティビット以外のビットが“１”になっ
ていれば、メモリ試験手段５によって異常が検出でき
（ステップ１０４）、パリティビットが“１”になって
いれば、パリティ生成・試験回路２によって異常が検出
される。
【００３３】次に、メモリ試験手段５は、パリティモー
ド指示信号３をＯＮにして、パリティ生成・試験回路２
を奇数パリティモードで動作するよう指示する（ステッ
プ１０５）。
ド指示信号３をＯＮにして、パリティ生成・試験回路２
を奇数パリティモードで動作するよう指示する（ステッ
プ１０５）。
【００３４】次に、メモリ試験手段５は、ランダムアク
セスメモリ１の全領域にデータ“ＦＦ”Ｈ（ヘキサデシ
マル表示）を書き込む（ステップ１０６）。
セスメモリ１の全領域にデータ“ＦＦ”Ｈ（ヘキサデシ
マル表示）を書き込む（ステップ１０６）。
【００３５】この時、ランダムアクセスメモリ１の各パ
リティビットはパリティ生成・試験回路２の作用によ
り、すべて“１”が書き込まれているはずである。
リティビットはパリティ生成・試験回路２の作用によ
り、すべて“１”が書き込まれているはずである。
【００３６】次に、メモリ試験手段５は、ランダムアク
セスメモリ１の全領域からデータを読み出す（ステップ
１０７）。
セスメモリ１の全領域からデータを読み出す（ステップ
１０７）。
【００３７】この時、ランダムアクセスメモリ１に故障
が内在し、パリティビット以外のビットが“０”になっ
ていれば、メモリ試験手段５によって異常が検出でき
（ステップ１０８）、一方パリティビットが“０”にな
っていればパリティ生成・試験回路２によって異常が検
出される。
が内在し、パリティビット以外のビットが“０”になっ
ていれば、メモリ試験手段５によって異常が検出でき
（ステップ１０８）、一方パリティビットが“０”にな
っていればパリティ生成・試験回路２によって異常が検
出される。
【００３８】以下では、本発明の実施例をさらに具体的
に説明する。
に説明する。
【００３９】図１を参照して、メモリ試験手段５は、内
部バス５１を有し、データバス４と、パリティモード指
示信号３と、マイクロプロセッサ５２と、ＲＯＭ（リー
ドオンリメモリ）５３と、が内部バス５１に接続してい
る。
部バス５１を有し、データバス４と、パリティモード指
示信号３と、マイクロプロセッサ５２と、ＲＯＭ（リー
ドオンリメモリ）５３と、が内部バス５１に接続してい
る。
【００４０】マイクロプロセッサ５２は、ＲＯＭ５３か
らプログラムを読み出しその命令に従い動作する。マイ
クロプロセッサ５２の動作を指示するのは、ＲＯＭ５３
に内蔵されたプログラムコードである。
らプログラムを読み出しその命令に従い動作する。マイ
クロプロセッサ５２の動作を指示するのは、ＲＯＭ５３
に内蔵されたプログラムコードである。
【００４１】メモリ試験手段５は、ＲＯＭ５３からソフ
トウェア命令をフェッチ、及び実行していくことによ
り、以下の試験を実現する。最初にマイクロプロセッサ
５２は、パリティモード指示信号３をＯＦＦにして、パ
リティ生成・試験回路２を偶数パリティモードで動作す
るよう指示する（図２のステップ１０１）。
トウェア命令をフェッチ、及び実行していくことによ
り、以下の試験を実現する。最初にマイクロプロセッサ
５２は、パリティモード指示信号３をＯＦＦにして、パ
リティ生成・試験回路２を偶数パリティモードで動作す
るよう指示する（図２のステップ１０１）。
【００４２】次に、マイクロプロセッサ５２はランダム
アクセスメモリ１の全領域にデータ“ＯＯ”Ｈ（ヘキサ
デシマル表示）を書き込む（図２のステップ１０２）。
この時、ランダムアクセスメモリ１の各パリティビット
は、上記したようにパリティ生成・試験回路２の作用に
より、すべて“０”が書き込まれているはずである。
アクセスメモリ１の全領域にデータ“ＯＯ”Ｈ（ヘキサ
デシマル表示）を書き込む（図２のステップ１０２）。
この時、ランダムアクセスメモリ１の各パリティビット
は、上記したようにパリティ生成・試験回路２の作用に
より、すべて“０”が書き込まれているはずである。
【００４３】次に、マイクロプロセッサ５２はランダム
アクセスメモリ１の全領域からデータを読み出す（図２
のステップ１０３）。この時、ランダムアクセスメモリ
１に故障が内在し、パリティビット以外のビットが
“１”になっていればマイクロプロセッサ５２の比較動
作によって異常が検出でき（図２のステップ１０４）、
パリティビットが“１”になっていれば、パリティ生成
・試験回路２によって異常が検出され、ＬＥＤ６が点灯
する。
アクセスメモリ１の全領域からデータを読み出す（図２
のステップ１０３）。この時、ランダムアクセスメモリ
１に故障が内在し、パリティビット以外のビットが
“１”になっていればマイクロプロセッサ５２の比較動
作によって異常が検出でき（図２のステップ１０４）、
パリティビットが“１”になっていれば、パリティ生成
・試験回路２によって異常が検出され、ＬＥＤ６が点灯
する。
【００４４】次に、マイクロプロセッサ５２はパリティ
モード指示信号３をＯＮにして、パリティ生成・試験回
路２を奇数パリティモードで動作するよう指示する（ス
テップ１０５）。次に、マイクロプロセッサ５２はラン
ダムアクセスメモリ１の全領域にデータ“ＦＦ”Ｈを書
き込む（ステップ１０６）。この時、ランダムアクセス
メモリ１の各パリティビットはパリティ生成・試験回路
２の作用により、すべて“１”が書き込まれているはず
である。
モード指示信号３をＯＮにして、パリティ生成・試験回
路２を奇数パリティモードで動作するよう指示する（ス
テップ１０５）。次に、マイクロプロセッサ５２はラン
ダムアクセスメモリ１の全領域にデータ“ＦＦ”Ｈを書
き込む（ステップ１０６）。この時、ランダムアクセス
メモリ１の各パリティビットはパリティ生成・試験回路
２の作用により、すべて“１”が書き込まれているはず
である。
【００４５】次に、マイクロプロセッサ５２はランダム
アクセスメモリ１の全領域からデータを読み出す（図２
のステップ１０７）。この時、ランダムアクセスメモリ
１に故障が内在し、パリティビット以外のビットが
“０”になっていれば、マイクロプロセッサ５２の比較
動作によって異常が検出でき（図２のステップ１０
８）、パリティビットが“０”になっていればパリティ
生成・試験回路２によって異常が検出され、ＬＥＤ６が
点灯する。但し、もともとパリティチェック方式では、
偶数個のビット誤りを検出することはできない。ここ
で、パリティビットを含めた３個のビットが“０”にな
っていれば、パリティエラーかつデータ異常が検出さ
れ、パリティビットを含めた２個のビットが“０”にな
っていれば、パリティエラーは検出できず、データ異常
が検出される。
アクセスメモリ１の全領域からデータを読み出す（図２
のステップ１０７）。この時、ランダムアクセスメモリ
１に故障が内在し、パリティビット以外のビットが
“０”になっていれば、マイクロプロセッサ５２の比較
動作によって異常が検出でき（図２のステップ１０
８）、パリティビットが“０”になっていればパリティ
生成・試験回路２によって異常が検出され、ＬＥＤ６が
点灯する。但し、もともとパリティチェック方式では、
偶数個のビット誤りを検出することはできない。ここ
で、パリティビットを含めた３個のビットが“０”にな
っていれば、パリティエラーかつデータ異常が検出さ
れ、パリティビットを含めた２個のビットが“０”にな
っていれば、パリティエラーは検出できず、データ異常
が検出される。
【００４６】
【発明の効果】以上説明したように、本発明によれば、
メモリの試験時間を大幅に短縮できる、という効果を奏
する。
メモリの試験時間を大幅に短縮できる、という効果を奏
する。
【００４７】その理由は、本発明においては、メモリ試
験手段により、試験データパターンを反転させて再度メ
モリのライト・リード試験を始める際に、パリティ生成
回路並びにパリティチェック回路に信号入力し、奇数も
しくは偶数のパリティモードを反転させ、その後のメモ
リのライト・リード試験ではパリティビットが反転して
いるので、メモリのパリティビットの反転試験も同様に
なされ、パリティビットを試験するためのＲＡＭライト
・リード試験を不要とし、試験時間を上記した従来方式
の約２／３にできる。
験手段により、試験データパターンを反転させて再度メ
モリのライト・リード試験を始める際に、パリティ生成
回路並びにパリティチェック回路に信号入力し、奇数も
しくは偶数のパリティモードを反転させ、その後のメモ
リのライト・リード試験ではパリティビットが反転して
いるので、メモリのパリティビットの反転試験も同様に
なされ、パリティビットを試験するためのＲＡＭライト
・リード試験を不要とし、試験時間を上記した従来方式
の約２／３にできる。
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例の動作を示すフローチャート
である。
である。
１ ランダムアクセスメモリ ２ パリティ生成・試験回路 ３ パリティモード指示信号 ４ データバス ５ メモリ試験手段 ５１ 内部バス ５２ マイクロプロセッサ ５３ ＲＯＭ ６ ＬＥＤ １０１〜１０８ 制御手順を示す動作ステップ
Claims (3)
- 【請求項１】複数データビットにパリティビットが付加
されてなるランダムアクセスメモリの試験の方法におい
て、 奇数パリティ及び偶数パリティの各モードで切替動作可
能とされたパリティ生成手段及びパリティチェック手段
を備え、 所定のデータパターンで前記ランダムアクセスメモリの
ライト・リード試験を行った後、該所定のデータパター
ンの反転データパターンで試験する際に、前記パリティ
生成手段及びパリティチェック手段のパリティのモード
を切替えて前記ランダムアクセスメモリのライト・リー
ド試験を行う、ことを特徴とするランダムアクセスメモ
リの試験の方法。 - 【請求項２】複数データビットにパリティビットが付加
されてなるランダムアクセスメモリの試験の方式におい
て、 前記ランダムアクセスメモリに対してパリティを生成し
て供給するパリティ生成手段及び前記ランダムアクセス
メモリから読み出されたパリティをチェックするパリテ
ィチェク手段を備え、 前記パリティ生成手段及び前記パリティチェック手段
は、奇数パリティ及び偶数パリティの各モードで切替可
能に動作し、 所定のデータパターンで前記ランダムアクセスメモリの
ライト・リード試験をした後、前記所定のデータパター
ンの反転データパターンで試験する際に、前記パリティ
生成手段及び前記パリティチェック手段にモード切替信
号を供給してパリティのモードを変更し、 前記ランダムアクセスメモリのライト・リード試験ライ
ト・リード試験を行うメモリ試験手段を、備えたことを
特徴とするランダムアクセスメモリの試験方式。 - 【請求項３】前記ランダムアクセスメモリが、偶数デー
タビットに１パリティビットが付加されて構成されるこ
とを特徴とする請求項２記載のランダムアクセスメモリ
の試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8233573A JP2910692B2 (ja) | 1996-08-15 | 1996-08-15 | ランダムアクセスメモリの試験の方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8233573A JP2910692B2 (ja) | 1996-08-15 | 1996-08-15 | ランダムアクセスメモリの試験の方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1064299A true JPH1064299A (ja) | 1998-03-06 |
| JP2910692B2 JP2910692B2 (ja) | 1999-06-23 |
Family
ID=16957196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8233573A Expired - Fee Related JP2910692B2 (ja) | 1996-08-15 | 1996-08-15 | ランダムアクセスメモリの試験の方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2910692B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011108325A (ja) * | 2009-11-18 | 2011-06-02 | Nec Computertechno Ltd | 故障検出回路 |
| CN114999559A (zh) * | 2022-08-03 | 2022-09-02 | 合肥康芯威存储技术有限公司 | 一种存储芯片的测试方法、系统及存储介质 |
-
1996
- 1996-08-15 JP JP8233573A patent/JP2910692B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011108325A (ja) * | 2009-11-18 | 2011-06-02 | Nec Computertechno Ltd | 故障検出回路 |
| CN114999559A (zh) * | 2022-08-03 | 2022-09-02 | 合肥康芯威存储技术有限公司 | 一种存储芯片的测试方法、系统及存储介质 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2910692B2 (ja) | 1999-06-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6259639B1 (en) | Semiconductor integrated circuit device capable of repairing defective parts in a large-scale memory | |
| US5109360A (en) | Row/column address interchange for a fault-tolerant memory system | |
| KR20050061459A (ko) | 메모리 모듈의 셀프 테스트 및 복구를 위한 시스템 및 방법 | |
| JPH07191915A (ja) | コンピュータ・システム、メモリ・カード、及びその操作方法 | |
| KR920001104B1 (ko) | 어드레스 라인 오류 테스트 방법 | |
| JP4353329B2 (ja) | 半導体記憶装置及びそのテスト方法 | |
| KR20080010868A (ko) | 램 테스트 및 고장처리 시스템 | |
| JP2910692B2 (ja) | ランダムアクセスメモリの試験の方法 | |
| JPH05165734A (ja) | 主記憶装置の固定障害診断装置 | |
| JP2006277133A (ja) | 半導体集積回路及びメモリデータチェック方法 | |
| KR19990032660A (ko) | 시스템 메모리 제어장치 | |
| JPH10207786A (ja) | メモリシステム | |
| JP2001092724A (ja) | メモリ診断方法及び装置 | |
| JPH0528056A (ja) | メモリ装置 | |
| JPH06110721A (ja) | メモリ制御装置 | |
| JP3482999B2 (ja) | メモリチップ縮退制御装置 | |
| JPH04341998A (ja) | メモリ回路 | |
| JPH0922387A (ja) | メモリ装置 | |
| JPH0561777A (ja) | 記憶制御回路 | |
| JPH07325763A (ja) | 自己修復型メモリ回路 | |
| JPH07295895A (ja) | 計算機のメモリ回路 | |
| JPH07262794A (ja) | 記憶装置 | |
| JP2002215471A (ja) | メモリポート、記憶装置、情報処理システム | |
| JPH10161939A (ja) | メモリ制御装置 | |
| JPH06139155A (ja) | 記憶装置の診断方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990309 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080409 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090409 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100409 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110409 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |