JPH10207786A

JPH10207786A - メモリシステム

Info

Publication number: JPH10207786A
Application number: JP9024283A
Authority: JP
Inventors: Yoshiaki Nagasawa; 好章永澤; Yutaka Akagi; 裕赤木
Original assignee: KANEBO DENSHI KK; Kanebo Ltd
Current assignee: KANEBO DENSHI KK; Kanebo Ltd
Priority date: 1997-01-22
Filing date: 1997-01-22
Publication date: 1998-08-07

Abstract

(57)【要約】【目的】元来不良チップとして処理されるメモリを用
いて、その不良箇所を救済するコントローラを設けて不
良メモリを利用可能とすることにより、実質的な歩留り
を向上させ、メモリ製造工程におけるコストの低減を図
る。【構成】複数個の不良メモリ、その不良箇所救済用デ
ータを格納する冗長メモリ、及びそれらの情報に基づき
ＥＣＣ演算を行い入出力データを制御するコントローラ
を備えており、システムアクセス時に不良メモリデータ
及び不良箇所救済用データ情報に基づき正常な系を形成
するメモリシステム。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリシステムに
関するものであって、特に不良箇所を含むメモリを使用
して構成されたメモリシステムに関するものであり、初
期不良として廃棄されるメモリデバイスの救済手段に有
効な技術に関するものである。

【０００２】

【従来の技術】メモリチップに発生した不良アドレスに
対しては、ウェハの段階で発生した不良に対しては、全
アドレス検査を行い予め用意されている冗長回路に代替
するいわゆるリタンダンシーといわれる技術が一般的に
行われている。その後のアセンブリ及び各種テストの段
階で発生した不良に対しては、通常は初期不良品として
取り扱い、廃棄されることとなる。かかるアセンブリ及
び各種テストの工程で発生する不良率は、概略１０〜３
０％と非常に高いものであり、メモリ製造の歩留まり率
の向上の妨げとなっている。

【０００３】そして、近年、メモリの大容量化に伴いこ
の不良デバイス複数個用いてメモリシステムを構成し、
その不良箇所を予め準備しておいた代替デバイスに置き
換えることにより、不良メモリを利用する方法が考案さ
れている。互いに重複しないアドレスに不良部分を有す
る複数個の不良メモリを組み合わせて不良アドレスへの
アクセス時には良メモリに代替する技術や、特開平８−
１６４８６号公報に開示される技術がある。開示された
公報に記載された発明は、メモリ内蔵コントローラを用
いて不良アドレスアクセス時に内蔵の良メモリに代替さ
せることにより代替制御を行うものである。詳しくは、
ＤＲＡＭと同じ入力インターフェイスを持ち、不良のＸ
アドレスを記憶する回路及び不良とされたＤＲＡＭに対
応したデータバスをＯＥ信号を使って制御し不良ＤＲＡ
Ｍと内部のメモリデータとの代替を行うことを特徴とす
るものである。つまり、モジュール単位でその不良デバ
イスに応じた不良情報をＰＬＤ（プログラマブル・ロジ
ック・デバイス）やＲＯＭなどの外部記憶装置、フラッ
シュメモリ等の記憶素子に記憶させておき、記憶した不
良情報に該当するアドレスのアクセス時に内蔵の良メモ
リに代替させるものである。

【０００４】

【発明が解決しようとする課題】しかしながら、重複し
ないアドレスに不良部分を有するメモリを組み合わせて
用いることは、少数の不良メモリを扱うのであれば比較
的有効な手法であるが多数のデバイスを処理する際は実
用性に問題がある。つまり、相互に独立したブロックに
不良が存在するデバイスを対象デバイスとし予め決めら
れた場所に配置する方法で同時に２デバイス以上の不良
ブロックをアクセスしないようにアクセス場所を操作
し、それぞれ不良ブロックのアクセス時には準備してお
いた代替デバイスの良好ブロックに置き換えることでモ
ジュールとして正常な動作を行わせているわけである
が、この方法では固定ブロックの条件にあう不良デバイ
スは対象デバイスとして代替救済が可能であるがこの条
件にあわないものは不良デバイスとして使用できず効率
が悪い。

【０００５】また、特開平８−１６４８６号公報に記載
された発明では、これら不良デバイスの条件をコントロ
ーラに内蔵させたフラッシュメモリに記憶させその記憶
情報に基づき代替制御させる手法があるがモジュール単
位でプログラミングが必要でありかつプログラミング手
段が高価なものになりがちであり実用性にいずれも問題
がある。

【０００６】かかる問題点に鑑み、本発明は、特に特殊
なデバイスや手法を用いることなく、対象の不良デバイ
スの歩留りを向上させ、さらにこれに加えたモジュール
構成及びその代替制御を行うコントローラも既存の良モ
ジュールのみによるメモリと同様のもので対応でき、生
産性の向上及び不良デバイスの有効救済を現実的に可能
とするモジュール及びその代替制御コントローラを提供
することを目的とする。

【０００７】

【課題を解決するための手段】上記の課題を解決するた
めの本願発明の請求項１に係る発明は、複数の不良メモ
リデバイスを用いて所望の記憶容量を実現するメモリシ
ステムであって、その一部に不良ブロックを有する複数
の不良メモリデバイスと、ＥＣＣ符号である単一シンボ
ル訂正リードソロモン符号の符号化回路及び復号化回路
を有するコントローラと、前記符号に基づく冗長データ
を記憶するメモリデバイスとを有することを要旨とする
ものである。

【０００８】

【発明の実施の形態】本願発明において開示される発明
を、添付した図を用いて説明する。尚、以下の説明では
ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）を用いたモジュールにて概要を説明するが本願発明
の内容はＤＲＡＭモジュールに限定されるものではない
ことを明記しておく。

【０００９】

【実施例１】図１は、本願発明の請求項１に係る不良デ
バイス救済用メモリシステムの第１の実施例を示す。こ
の図１において、本発明の一実施例であるメモリシステ
ムは、１Ｍ（メガ）ＤＲＡＭ（２５６Ｋｗｏｒｄ×４ｂ
ｉｔ）構成の不良ＤＲＡＭ（１）〜（８）と、その不良
ブロックを代替する不良ＤＲＡＭと同じ構成の冗長ＤＲ
ＡＭ（９）〜（１０）と、そのデータ入出力を制御し外
部からのアクセス内容に応じてリアルタイムにＥＣＣ
（ＥｒｒｏｒＣｈｅｃｋｉｎｇａｎｄＣｏｒｒｅ
ｃｔｉｎｇ：エラー検出・訂正）演算を行うコントロー
ラ（１１）で構成されるものである。実施例１において
は、いわゆる３２ビットのコンピュータシステムにおい
て本願発明を適用した一例であって、不良メモリを活用
するためのＥＣＣ符号として単一シンボル訂正ＲＳ（Ｒ
ｅｅｄ−Ｓｏｌｏｍｏｎ）符号を用いて正常な系を構成
するものであり、以下これについて説明をする。

【００１０】図１においてコントローラ（１１）以外
は、すべて不良メモリで構成されている。もちろん、良
品が混在していても一切差し支えはないものである。Ｒ
Ｓ符号としてＧＦ（２⁴ ）の元を根とし既約多項式Ｇ
（Ｘ）＝Ｘ⁴ ＋Ｘ＋１，生成多項式（Ｘ−α）（Ｘ−
１）の単一シンボル訂正モデルを扱うことにする。本符
号は４ビットを１シンボルとして扱い、情報１３シンボ
ル、冗長２シンボルの計１５シンボル単位で演算を行う
ことができるものである。本実施例１の場合には、外部
からの情報データＭＤ［３１：０］の３２ビット８シン
ボルを情報シンボルに割り振ることとするため、残り５
シンボルの不足が生じるが、この不足したデータには必
ず”０”を割り振ることにする。この各情報に対して外
部からのライト時にはコントローラは、符号化を行い冗
長データＤＭＤ［７：０］の８ビットを生成し、冗長Ｄ
ＲＡＭ（９）及び（１０）に割り振る。リード時は外部
からのアクセスに基づき不良データＦＭＤ［３１：０］
の３２ビット及び冗長データＤＭＤ［７：０］の８ビッ
トを読み込み訂正演算を行う。

【００１１】その際、エラーがなければＦＭＤ［３１：
０］のデータを外部データバスＭＤ［３１：０］にその
まま出力すればよい。もし、アクセスした番地において
不良ＤＲＡＭの何れかが不良番地であれば読み込んだ際
にエラーを検出できるため、冗長データに基づきエラー
のシンボルを訂正しＭＤ［３１：０］に出力すればよ
い。この演算単位は対象とする外部バス幅に対して３２
ビットである必要はなく、１６ビットであればその情報
シンボルを１６ビットに割り振り残りの９シンボルに”
０”を割り振れば簡易に対応させることが可能である。
また、演算モデルを変更すれば同様に１３シンボル以上
のデータにも対応可能である。

【００１２】図２に本発明に係る不良デバイスの混在を
可能にするシステム制御用ＬＳＩの実施例を示す。外部
からのコントロール信号（ＲＡＳ、ＣＡＳ、ＷＥ）を受
けアクセス内容を認識し不良デバイス群（１）〜（８）
及び冗長デバイス群（９）〜（１０）に対するデータの
双方向制御を行う入出力制御部（１２）、外部からのラ
イトデータに従って所定の演算を行い冗長データを生成
する符号化部（１３）、不良デバイスデータＦＭＤ［３
１：０］及び冗長データＤＭＤ［７：０］に従ってエラ
ー検出及び訂正動作を行う復号化部（１４）から構成さ
れるものである。

【００１３】本実施例に係るＬＳＩにおいては、データ
の入出力単位は３２ビット単位であるため、この３２ビ
ットをＥＣＣ演算における情報ビットに割り振り、符号
化及び復号化を行う。一般的なＤＲＡＭのメモリシステ
ムにおいては、ライトアクセスはＣＡＳ信号のイネーブ
ル時のＷＥ信号のイネーブルで決定され、その際のデー
タをライトデータとしてメモリに取り込む。本実施例に
係るＬＳＩは予め規定の演算則に基づき剰余シンボルと
して符号化をおこない冗長データＤＭＤ［７：０］を出
力し、不良デバイスへのデータに関しては、図２に示す
ように符号化演算に用いるとともに、ＦＭＤ［３１：
０］として不良デバイス群（１）〜（８）の各４ビット
に対応付けて出力すればよい。

【００１４】このセットを外部からのＣＡＳ信号のイネ
ーブルまでに完了しておくことにより、不良デバイス及
び冗長デバイスへのライト動作は問題なく行われる。

【００１５】次に、リード動作について説明する。リー
ド動作では図１の構成よりＣＡＳ信号のイネーブルに同
期して不良デバイスデータＦＭＤ［３１：０］及び冗長
デバイスデータＤＭＤ［７：０］を本実施例のＬＳＩに
取り込むことができるため、そのデータを図２に示した
ように復号化部（１４）に取り込む。

【００１６】本例記載の符号のアルゴリズムからいわゆ
るシンドローム演算、誤り位置演算及び誤りの大きさ演
算を行い訂正動作の必要のあるシンボルについて上記の
演算結果に基づき訂正動作を行うこととなる。

【００１７】具体的な動作について、図３、図４に示す
タイミングチャートに基づいて説明する。図３は、いわ
ゆる３２ビットシステムにおいて本実施例のＬＳＩを用
いてシステムを構成した際のリードアクセス時のタイミ
ングチャートを示し、図４は、ライトアクセス時の一例
を示す。一般的なＤＲＡＭアクセスの詳細の説明につい
ては、公知であるためここでは省略する。

【００１８】今、リードアクセスにおいて所定のロウ、
カラムアドレスが指定された後に不良ＤＲＡＭ（１）〜
（８）及び冗長ＤＲＡＭ（９）〜（１０）は、ＦＭＤ
［３１：０］及びＤＭＤ［７：０］のデータをＬＳＩに
対して出力する。ＬＳＩではその４０ビットのデータよ
りエラー検出訂正動作を行うため通常のシステムのリー
ド時間に対して演算時間（図３及び図４における（Ａ）
の部分）を経た後、ＭＤ［３１：０］に出力する。本デ
ータはいわゆる単一シンボル訂正のＲＳ符号の復号動作
を行うため、図１のシステムにおいて任意アドレスに対
し各ＤＲＡＭ（１）〜（１０）のいずれか１個のデバイ
スの不良であればすべての不良を救済できる。

【００１９】図１に示したように、不良デバイス（１）
〜（８）及び冗長デバイス（９）〜（１０）には４ビッ
ト構成のデバイスを使った際のシステムにて説明を行っ
たが、これらのデバイスは４ビット構成に限定されるも
のではなく、一般的な８ビットや１６ビットのデバイス
を用いても容易に構成は可能である。その際、４ビット
１シンボルの単一シンボル訂正ＲＳ符号のＥＣＣ演算を
用いていれば任意アドレスアクセス時の許容されるエラ
ー内容が異なるが、本願発明においては、この適用する
ＥＣＣ符号に関して特に制限はないので適用するＥＣＣ
符号並びにそのシステム構成に自由度を許容可能であ
る。

【００２０】通常、メモリデバイスの不良として、単一
ビット若しくは複数ビットがランダムに存在するビット
不良とロウ、カラムラインがライン単位で不良となるラ
イン不良に大別することができる。これら多種多様な不
良が存在するメモリデバイスに対して、従来の技術に示
されるような予め不良アドレスが既知でなければならな
い救済手法では、そのアドレスを調べる手間やそのアド
レスの信頼度に対して問題があった。しかしながら、本
願発明のようにＥＣＣ符号を用いた系を構成することに
よりアドレスを調べる手間が不要であり、ランダムに選
んで構成したとしても、図１に示す構成の場合それぞれ
のデバイスにランダム４ビット不良が存在すると仮定し
て計算すると、単一シンボル訂正ＲＳ符号を用いると９
９．７％以上の確率で救済可能である。よって、出荷後
におきる不良に対しても既存のエラーアドレスと同一ア
ドレスで他のシンボルがエラーにならない限り全く問題
ない。

【００２１】但し、図１の点線で囲まれた制御ブロック
部（１５）を持たない一般的良品ＤＲＡＭシステムのア
クセスの際に比較して一度全デバイスのデータ入出力が
一度コントローラを経由するため、その分のアクセスタ
イム特性及びライト時のデータセットアップ特性に関し
て若干の劣化はある。

【００２２】従って、図１のような基本構成とすること
により、若干の特性劣化のみで不良デバイスの混在もし
くは不良デバイスのみで、正常な系が容易に構成でき、
かつ不良デバイスを用いながら実装後の不良に対しても
信頼度の高いシステムが構成できる。

【００２３】

【実施例２】図５に、本発明に係わるメモリ装置の第２
の実施例を示す。この図においても、説明の便宜上、１
ＭＤＲＡＭ（２５６Ｋｗｏｒｄ×４ｂｉｔ）構成の不良
ＤＲＡＭ（１）〜（８）と、その不良ＤＲＡＭと同じ構
成の冗長ＤＲＡＭ（９）〜（１０）、及びそのデータ入
出力を制御し外部からのアクセス内容に応じてリアルタ
イムにＥＣＣ演算を行うコントローラ（１１）で構成さ
れるものとする。

【００２４】前述の実施例１で示した例は、３２ビット
単位の制御が前提であり、このうちの任意バイトに対し
ての制御には言及していない。実際には、ＥＣＣ符号の
特性上、その演算単位にあった単位での制御が必要であ
るが、昨今の様々なシステムを考慮すれば、それだけで
は不十分である。通常、３２ビットのアーキテクチャー
を持つシステムにおける、任意のバイトにのみ必要な場
合に対応した、良品システムの一例を図１０に示す。ま
た、そのアクセスのタイミングについてタイミングチャ
ートとして図１１、図１２に示す。尚、本良品システム
における詳細の説明は公知のものであるため説明は省略
する。以下に、３２ビットバスにおけるバイトアクセス
システムへの適用例を説明する。

【００２５】一般的には、適用の手法としては、各バイ
ト毎にＣＡＳ信号を割り振り、それを個別に制御するこ
とにより実現している。その際、前述の図１の構成例で
はＣＡＳ信号が１本であるのに対して、本実施例では、
複数のＣＡＳ信号ＣＡＳ［３：０］を個別のバイト単位
に割り振ることになる。ＣＡＳ０のみイネーブルであれ
ば、外部が要求するデータは不良ＤＲＡＭ（１）、
（２）のデータであり、ＭＤ［３１：０］のうち下位８
ビットＭＤ［７：０］のみが有効データとなる。そのよ
うな制御を行うシステムに対し外部からのアクセスがバ
イトアクセスの場合であっても、本願発明の目的の１つ
である不良デバイスを用いて正常な系を構成する手段に
ＥＣＣ符号を用いる場合には、その演算の特性上必ず一
定の演算長（本実施例の場合には１５シンボル）が必要
となる。この演算長を合わせつつ外部に対しては図１
１、図１２に示した良品システムと同様の動作を可能に
したものである。

【００２６】図６にバイト制御を考慮したコントローラ
の一例を示す。前述の固定長システムに対して、不良デ
バイス（１）〜（８）に対して、ＦＲＡＳ、ＦＣＡＳ、
ＦＷＥの制御信号及び冗長デバイス（９）〜（１０）に
対して、ＤＲＡＳ、ＤＣＡＳ、ＤＷＥ、ＤＡなどの制御
信号がＬＳＩにて制御される特徴を有するものである。
具体的には、リード、ライトアクセスについて図７、図
８のタイミングチャートをもとに説明をしていく。

【００２７】図７において、ＲＡＳ０のイネーブルに同
期しＦＲＡＳ［１：０］及びＤＲＡＳがイネーブルにな
り、そのときのＡ［８：０］及びＤＡ［８：０］を取り
込み各デバイスではロウアドレスがセットされる。その
後、いわゆるＲＡＳ−ＣＡＳレーテンシーのタイミング
を経て、カラムアドレス及びＣＡＳ０が順次セット、イ
ネーブルになるため、そのＣＡＳ０に同期してＦＣＡＳ
［３：０］、ＤＣＡＳがセットされ、ＦＭＤ［３１：
０］、ＤＭＤ［７：０］を同時にコントローラ（１１）
に読み込む。すなわち、リードアクセスをコントローラ
が受け付ければそれが複数バイト、単一バイトのアクセ
スに関係なく構成デバイス（１）〜（８）に対して同時
にリードアクセスを行うように、図６に示す入出力制御
部にて動作させる。この読み込んだデータを基にして、
復号化部（１４）にて、復号化演算を実施し、訂正実行
部（１６）にて訂正動作完了後のデータＭＤＯ［３１：
０］を生成する。外部からのアクセスがリード動作であ
りアクセスされたバイトがＣＡＳ０にて制御されるＭＤ
［７：０］であることが既知のため、ＭＤＢＣ［０］を
イネーブルにし外部に対してＭＤＯ［７：０］を出力す
ることができる。

【００２８】但し、本実施例においても構成デバイスの
データリード後に復号化演算を行うため演算時間分の時
間（図７における（Ｃ）の部分）が、通常の良品システ
ムに比較して長く必要になる。

【００２９】続いてライト動作を図８のタイミングチャ
ート及び図６のコントローラのブロック図を参照しなが
ら説明していく。リード動作と同様に、ＲＡＳ０のイネ
ーブルに同期しＦＲＡＳ［１：０］及びＤＲＡＳをイネ
ーブルになりそのときのロウアドレスが構成デバイスに
セットされる。ライト動作の場合には、次に、カラムア
ドレス、ＷＥ、ＣＡＳ０が外部よりセットされる。バイ
ト制御と適用するリードソロモン符号の演算長の関係よ
り１バイトのライトデータに対して他の３バイトデータ
も含めて冗長データを決める必要がある。すなわち、図
８において、（Ａ）点でのライト対象バイトを入出力制
御部にて判断し、不良ＤＲＡＭ（１）〜（８）へのアク
セスを制御する必要がある。ここで、ライト対象のデー
タは不良ＤＲＡＭ（１）〜（２）に割り振ったバイトで
あるため、そのライト制御信号ＦＷＥ０のみイネーブル
にし他のＦＷＥ［３：１］の信号はリードモードにそれ
ぞれセットする（図８における（Ｂ）点）。その後、Ｆ
ＣＡＳ［３：０］をイネーブルにすれば不良ＤＲＡＭ
（１）〜（２）に対してはライト動作、不良ＤＲＡＭ
（３）〜（８）に対してはリード動作を同時に行うこと
ができることとなる（図８における（Ｃ）点）。

【００３０】この時点で不良ＤＲＡＭ（１）〜（２）に
対するライト動作は完了するが、冗長データのセット
は、いわゆるＣＡＳアクセス時間（図中（Ｆ））を経
て、コントローラにＦＭＤ［３１：８］を通じて読み込
むことが可能なため、タイミングのマージンを見計らい
冗長ＤＲＡＭ（９）〜（１０）に対するＤＷＥをセット
するとともにそのエッジでＦＭＤ［３１：８］を保持し
その後のデータホールドを確保する。このタイミングの
合わせ込みはＦＣＡＳ信号から遅延回路の手段を用いて
も他のタイミング信号に同期させても構わない。

【００３１】そのＤＷＥに同期してＦＭＤ［３１：８］
及びＭＤ［７：０］より符号化されたＤＭＤ［７：０］
をセットしておけば所定のタイミングを見計らいＤＣＡ
Ｓをイネーブルにし冗長ＤＲＡＭ９〜１０へのライト動
作が完了する（図中（Ｇ）点）。本実施例のタイミング
チャートでは、外部に対してＣＡＳ０後ＲＡＳ０ホール
ドタイム（図８における（Ｈ）の部分）を余分にとり、
冗長データライト時における次のデータアクセスを出来
ないような設定となっているが、ＣＡＳ０のイネーブル
が十分にあれば当然必要なくなり、またＤＲＡＳイネー
ブルのタイミングを補正することにより解決できる。

【００３２】従って、任意のバイトアクセスに対して、
そのアドレスの残りのデータをリードし冗長データを生
成することにより、絶えず最新のアドレスデータに対す
る冗長データをセットするため、先に述べたリード動作
において一連の復号化用データを取り出すことが可能に
なる。本願記載の任意バイトアクセスを応用したシステ
ムとして、８ビットシステムで応用した例を図９に示
す。基本的動作としては前述の図７、図８で説明したも
のと同一である。図９に示したシステムは、任意バイト
を指定する手段としてＣＡＳ信号を利用した例を示した
が、任意バイトを指定する信号はＲＡＳ信号であっても
構わない。すなわち、演算に用いた符号の情報シンボル
の範囲内であれば外部バス幅やバンク制御手法へのいか
んに関わらず自由度を許容するシステムを提供できる。

【００３３】以上詳述したように、本願発明に係る実施
例を具体的に説明してきたが、これらの実施例に限定さ
れるものではなく、このほかにも様々なシステム形態な
らびにＬＳＩ形状が構成可能である。例えば、冗長デバ
イスをＬＳＩに内蔵させシステムの小型化を図るような
ものであっても良い。また、一般的に、メモリデバイス
の不良はその製造環境並びに製造工程により比較的似た
形態をとることが多いため、適用するＥＣＣ符号をその
不良形態に一番適したものに選択しても良い。また、良
品のみを用いたシステムに適用しシステムの信頼性の向
上を図る目的で使用しても良い。また、その構成デバイ
スに対して様々なインターフェース形状を有するＤＲＡ
Ｍに対してインターフェース形状の調整を図りプログラ
マブルに対応させても良い。また、いわゆるメモリデバ
イス単体において従来のリタンダンシーによる不良救済
手段のかわりにＲＳ符号を用いて更に強力な不良救済手
段として用いても良い。

【００３４】

【発明の効果】本願発明の請求項１に係る発明によれ
ば、上記手段によれば不良デバイスの使用に際して特に
高価なシステムを必要とせず良品デバイスを用いたシス
テムと同等の動作が可能であり有効に活用させる事がで
き、且つＥＣＣ制御を全データに対して行うことにより
偶発的に起きたシステム内での不良に対しても確率的に
対処可能となるため実質的に歩留りの向上及びコスト低
減の実現を図ると共にシステムの信頼性の向上を実現で
きる。

【図面の簡単な説明】

【図１】本発明の３２ビットシステム構成の一実施例を
示す図である。

【図２】本発明の３２ビットシステム制御用ＬＳＩの一
実施例を示す図である。

【図３】本発明の３２ビットシステム時のリードアクセ
スタイミング図である。

【図４】本発明の３２ビットシステム時のライトアクセ
スタイミング図である。

【図５】本発明のバイト制御可能な３２ビットシステム
構成の一実施例を示す図である。

【図６】本発明のバイト制御可能な３２ビットシステム
制御用ＬＳＩの一実施例を示す図である。

【図７】本発明のバイト制御可能な３２ビットシステム
時のリードアクセスタイミング図である。

【図８】本発明のバイト制御可能な３２ビットシステム
時のライトアクセスタイミング図である。

【図９】本発明の８ビットシステム構成の一実施例を示
す図である。

【図１０】従来のバイト制御可能な３２ビットシステム
構成の一実施例を示す図である。

【図１１】従来のバイト制御可能な３２ビットシステム
時のリードアクセスタイミング図である。

【図１２】従来のバイト制御可能な３２ビットシステム
時のライトアクセスタイミング図である。

【符号の説明】

１〜８不良デバイス９〜１０冗長デバイス１１コントローラ１２入出力制御部１３符号化部１４復号化部１５制御ブロック１６訂正実行部

Claims

【特許請求の範囲】

【請求項１】複数の不良メモリデバイスを用いて所望
の記憶容量を実現するメモリシステムであって、その一
部に不良ブロックを有する複数の不良メモリデバイス
と、ＥＣＣ符号である単一シンボル訂正リードソロモン
符号の符号化回路及び復号化回路を有するコントローラ
と、前記符号に基づく冗長データを記憶するメモリデバ
イスとを有することを特徴とする不良メモリデバイス救
済メモリシステム。