KR20190106274A - 메모리 칩 및 그것을 포함하는 테스트 시스템 - Google Patents

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Abstract

메모리 칩은 복수의 메모리 영역들을 포함하는 메모리 영역 그룹; 및 상기 메모리 영역들에 대해 라이트 동작 및 리드 동작을 수행함으로써 상기 메모리 영역들의 영역 플래그들을 각각 생성하되, 상기 영역 플래그들 각각은 대응하는 메모리 영역이 결함 영역인지 여부를 나타내고, 상기 영역 플래그들에 근거하여 상기 메모리 영역 그룹의 리패어 필요성을 나타내는 그룹 플래그를 생성하도록 구성된 주변부를 포함한다.

Description

메모리 칩 및 그것을 포함하는 테스트 시스템{MEMORY CHIP AND TEST SYSTEM INCLUDING THE SAME}
본 발명은 메모리 칩에 관한 것으로, 더욱 상세하게는 테스트 동작을 수행할 수 있는 메모리 칩에 관한 것이다.
메모리 시스템은 호스트 장치의 라이트 요청에 응답하여, 호스트 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 메모리 시스템은 호스트 장치의 리드 요청에 응답하여, 저장된 데이터를 호스트 장치로 제공하도록 구성될 수 있다.
메모리 시스템은 메모리 칩을 포함할 수 있다. 메모리 칩은 결함있는 메모리 부분을 포함할 수 있고, 해당 결함있는 메모리 부분은 여분의 정상 메모리 부분으로 리패어될 수 있다. 메모리 칩에서 리패어를 위한 여분의 메모리 영역은 한정될 수 있다. 따라서, 메모리 칩의 여분의 메모리 영역을 효율적으로 사용할 경우, 생산 단계에서 메모리 칩의 수율은 증가할 수 있다.
본 발명의 실시 예는 에러 정정 능력을 고려하여 테스트 동작을 수행함으로써 생산 수율을 증가시키는 메모리 칩 및 그것을 포함하는 테스트 시스템을 제공하는 데 있다.
본 발명의 실시 예는 테스트 동작의 수행 시간을 단축할 수 있는 메모리 칩 및 그것을 포함하는 테스트 시스템을 제공하는 데 있다.
본 발명의 실시 예에 따른 메모리 칩은 복수의 메모리 영역들을 포함하는 메모리 영역 그룹; 및 상기 메모리 영역들에 대해 라이트 동작 및 리드 동작을 수행함으로써 상기 메모리 영역들의 영역 플래그들을 각각 생성하되, 상기 영역 플래그들 각각은 대응하는 메모리 영역이 결함 영역인지 여부를 나타내고, 상기 영역 플래그들에 근거하여 상기 메모리 영역 그룹의 리패어 필요성을 나타내는 그룹 플래그를 생성하도록 구성된 주변부를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 칩은 메모리 영역 그룹들 각각은 복수의 메모리 영역들을 포함하고, 상기 메모리 영역 그룹들에서 동시에 액세스가능한 메모리 영역들이 메모리 영역 세트로 그룹핑됨으로써 상기 메모리 영역 그룹들은 복수의 메모리 영역 세트들을 포함하는, 상기 메모리 영역 그룹들; 및 상기 메모리 영역 세트들에 대해 라이트 동작 및 리드 동작을 수행함으로써 상기 메모리 영역 세트들의 세트 플래그들을 각각 생성하되, 상기 세트 플래그들 각각은 대응하는 메모리 영역 세트가 결함 세트인지 여부를 나타내고, 상기 세트 플래그들에 근거하여 상기 메모리 영역 그룹들의 리패어 필요성을 나타내는 멀티 그룹 플래그를 생성하도록 구성된 주변부를 포함할 수 있다.
본 발명의 실시 예에 따른 테스트 시스템은 복수의 메모리 영역들을 포함하는 메모리 영역 그룹; 및 상기 메모리 영역들에 대해 라이트 동작 및 리드 동작을 수행함으로써 상기 메모리 영역들의 영역 플래그들을 각각 생성하되, 상기 영역 플래그들 각각은 대응하는 메모리 영역이 결함 영역인지 여부를 나타내고, 상기 영역 플래그들에 근거하여 그룹 플래그를 생성하도록 구성된 주변부를 포함하는 메모리 칩; 및 상기 메모리 칩을 제어하고, 상기 그룹 플래그에 따라 상기 메모리 영역 그룹을 리패어하도록 구성된 테스트 장치를 포함할 수 있다.
본 발명의 실시 예에 따른 테스트 시스템은 메모리 영역 그룹들 각각은 복수의 메모리 영역들을 포함하고, 상기 메모리 영역 그룹들에서 동시에 액세스가능한 메모리 영역들이 메모리 영역 세트로 그룹핑됨으로써 상기 메모리 영역 그룹들은 복수의 메모리 영역 세트들을 포함하는, 상기 메모리 영역 그룹들; 및 상기 메모리 영역 세트들에 대해 라이트 동작 및 리드 동작을 수행함으로써 상기 메모리 영역 세트들의 세트 플래그들을 각각 생성하되, 상기 세트 플래그들 각각은 대응하는 메모리 영역 세트가 결함 세트인지 여부를 나타내고, 상기 세트 플래그들에 근거하여 상기 메모리 영역 그룹들의 리패어 필요성을 나타내는 멀티 그룹 플래그를 생성하도록 구성된 주변부를 포함하는 메모리 칩; 및 상기 메모리 칩을 제어하고, 상기 멀티 그룹 플래그에 따라 상기 메모리 영역 그룹들을 리패어하도록 구성된 테스트 장치를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 칩 및 그것을 포함하는 테스트 시스템은 에러 정정 능력을 고려하여 테스트 동작을 수행함으로써 생산 수율을 증가시킬 수 있다.
본 발명의 실시 예에 따른 메모리 칩 및 그것을 포함하는 테스트 시스템은 테스트 동작의 수행 시간을 단축할 수 있다.
도1은 본 발명의 실시 예에 따른 메모리 칩을 포함한 테스트 시스템을 개략적으로 도시하는 블록도,
도2는 본 발명의 실시 예에 따라 도1의 메모리부의 구성을 예시적으로 도시하는 블록도,
도3은 본 발명의 실시 예에 따른 주변부를 상세하게 도시한 블록도,
도4는 본 발명의 실시 예에 따라 도3의 영역 플래그 생성부를 상세하게 도시한 블록도,
도5는 본 발명의 실시 예에 따라 도4의 비교부의 구성을 예시적으로 도시한 블록도,
도6은 본 발명의 실시 예에 따라 도3의 그룹 플래그 생성부를 구체적으로 도시한 블록도,
도7a 내지 도7e는 본 발명의 실시 예에 따라 도1의 주변부가 메모리 영역 그룹에 대해 테스트 동작을 수행하는 방법을 도시하는 도면들,
도8은 본 발명의 실시 예에 따른 주변부를 상세하게 도시한 블록도,
도9는 본 발명의 실시 예에 따라 도8의 영역 플래그 생성부를 상세하게 도시한 블록도,
도10은 본 발명의 실시 예에 따라 도8의 세트 플래그 생성부를 상세하게 도시한 블록도,
도11은 본 발명의 실시 예에 따라 도8의 멀티 그룹 플래그 생성부를 구체적으로 도시한 블록도,
도12a 내지 도12e는 본 발명의 실시 예에 따라 도9의 주변부가 메모리 영역 그룹들에 대해 테스트 동작을 동시에 수행하는 방법을 도시하는 도면들,
도13은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 도시하는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, '연결되는/결합되는'이란 표현은 다른 구성 요소와 직접적으로 연결되거나 다른 구성 요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 '포함한다' 또는 '포함하는'으로 언급된 구성 요소, 단계, 동작 및 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 메모리 칩(20)을 포함한 테스트 시스템(1)을 개략적으로 도시하는 블록도이다.
도1을 참조하면, 테스트 시스템(1)은 테스트 장치(10) 및 메모리 칩(20)을 포함할 수 있다.
테스트 장치(10)는 메모리 칩(20)의 주변부(200)를 제어함으로써 메모리 칩(20)의 메모리부(100)에 대해 테스트 동작을 수행할 수 있다. 테스트 장치(10)는 테스트 동작을 수행함으로써 메모리부(100)에서 결함있는 영역을 리패어할 수 있다. 구체적으로, 테스트 장치(10)는 테스트 동작을 수행함으로써 주변부(200)로부터 테스트 동작이 수행된 영역에 대한 플래그를 전송받고, 플래그에 따라 해당 영역을 리패어할 수 있다. 플래그는 테스트 동작이 수행된 영역의 리패어 필요성을 나타낼 수 있다.
아래에서 자세하게 살펴볼 바와 같이, 테스트 장치(10)는 테스트 동작을 소정 단위의 메모리 영역 그룹에 대해 수행할 수 있다. 주변부(200)는 테스트 장치(10)의 제어에 따라 메모리 영역 그룹에 대한 테스트 동작을 수행하여 메모리 영역 그룹의 리패어 필요성을 나타내는 그룹 플래그를 생성하고 테스트 장치(10)로 전송할 수 있다.
실시 예에 따라, 테스트 장치(10)는 복수의 메모리 영역 그룹들에 대해 동시에 테스트 동작을 수행할 수 있다. 주변부(200)는 테스트 장치(10)의 제어에 따라 복수의 메모리 영역 그룹들에 대해 동시에 테스트 동작을 수행하여 메모리 영역 그룹들의 리패어 필요성을 나타내는 멀티 그룹 플래그를 생성하고 테스트 장치(10)로 전송할 수 있다. 즉, 본 발명은 실시 예에 따라 테스트 단위를 확장하여 테스트 시간 감소 및 파워 절감에 효과가 있다.
메모리 칩(20)은 메모리부(100) 및 주변부(200)를 포함할 수 있다.
메모리부(100)는 데이터가 저장될 수 있는 복수의 메모리 셀들을 포함할 수 있다. 메모리부(100)의 상세한 구성은 도2를 통해 자세하게 설명될 것이다.
주변부(200)는 테스트 장치(10)의 제어에 따라 메모리부(100)의 적어도 하나의 메모리 영역 그룹에 대해 테스트 동작을 수행하고, 플래그를 생성하여 테스트 장치(10)로 전송할 수 있다. 주변부(200)의 실시 예들은 도3 및 도8을 참조하여 상세하게 설명될 것이다.
메모리 칩(20)은, 예를 들어, 웨이퍼 단계 또는 패키지 단계의 칩일 수 있다. 즉, 테스트 장치(10)는 웨이퍼 단계 또는 패키지 단계의 메모리 칩(20)에 대해 본 발명의 테스트 동작을 수행할 수 있다.
메모리 칩(20)은 휘발성 또는 비휘발성 메모리 칩일 수 있다. 예를 들어, 메모리 칩(20)은 DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory) 등의 휘발성 메모리 칩일 수 있다. 예를 들어, 메모리 칩(20)은 낸드 플래시(NAND Flash) 또는 노어 플래시(NOR Flash)와 같은 플래시 메모리 장치, FeRAM(Ferroelectrics Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 ReRAM(Resistive Random Access Memory) 등의 비휘발성 메모리 칩일 수 있다.
한편, 도1에서 테스트 시스템(1)은 하나의 메모리 칩(20)을 포함하는 것으로 도시한다. 그러나 본 발명에 따른 테스트 시스템(1)은 복수의 메모리 칩들을 포함할 수 있고, 이러한 경우 테스트 장치(10)는 복수의 메모리 칩들에 대해 동시에/병렬적으로 테스트 동작을 수행할 수 있다.
도2는 본 발명의 실시 예에 따라 도1의 메모리부(100)의 구성을 예시적으로 도시하는 블록도이다.
도2를 참조하면, 메모리부(100)는 제1 메모리 뱅크(BK1), 제1 리패어 영역(X1), 제2 메모리 뱅크(BK2), 및 제2 리패어 영역(X2)을 포함할 수 있다. 한편, 도2는 메모리부(100)가 2개의 메모리 뱅크들(BK1, BK2)과 2개의 리패어 영역들(X1, X2)을 포함하는 것으로 도시하지만, 실시 예에 따라 메모리 칩(20)은 3개 이상의 메모리 뱅크들과 메모리 뱅크들에 각각 대응하는 3개 이상의 리패어 영역들을 포함할 수 있다.
제1 메모리 뱅크(BK1)는 복수의 메모리 영역들을 포함할 수 있다. 도2는 제1 메모리 뱅크(BK1)에 포함된 복수의 메모리 영역들 중 메모리 영역들(R11~R14)을 예시적으로 도시한다. 메모리 영역은 메모리 칩(20)의 리드 동작의 단위일 수 있다. 즉, 각 메모리 영역에 저장된 데이터는 외부, 예를 들어, 도1의 테스트 장치(10) 또는 다른 컨트롤러로부터 전송된 하나의 리드 커맨드에 의해 함께 리드될 수 있다. 각 메모리 영역은 리드 커맨드에 의해 함께 리드 액세스되는 복수의 메모리 셀들(미도시됨)을 포함할 수 있다. 메모리 영역의 단위는 상술한 메모리 칩(20)의 타입이나 메모리 셀들의 물리적인 연결 구조에 따라 특정될 수 있다.
제1 메모리 뱅크(BK1)에 포함된 복수의 메모리 영역들(R11~R14)은 리패어 단위로 각각 그룹핑될 수 있고, 제1 메모리 뱅크(BK1)는 복수의 메모리 영역 그룹들을 포함할 수 있다. 예를 들어, 메모리 영역들(R11~R14)은 하나의 리패어 단위를 구성하고 메모리 영역 그룹(G11)으로 그룹핑될 수 있다.
리패어 단위는 제1 메모리 뱅크(BK1)에서 소정 부분이 허용불가능한 결함을 포함하는 것으로 판단될 때 제1 리패어 영역(X1)의 정상 부분으로 대체하기 위한 단위일 수 있다. 예를 들어, 메모리 영역 그룹(G11)은 테스트 장치(10)의 테스트 동작의 결과에 따라 제1 리패어 영역(X1)에서 동일한 리패어 단위의 리패어 메모리 영역 그룹(XG11)으로 대체될 수 있다. 리패어 메모리 영역 그룹(XG11)의 사이즈는 메모리 영역 그룹(G11)의 사이즈와 동일할 수 있다. 즉, 외부의 컨트롤러가 메모리 영역 그룹(G11)에서 어느 하나의 메모리 영역을 액세스할 것을 명령할 때, 메모리 칩(20)은 리패어 메모리 영역 그룹(XG11)에서 대응하는 리패어 메모리 영역을 대신 액세스할 수 있다.
한편, 메모리 영역 그룹(G11)으로 그룹핑된 메모리 영역들(R11~R14)은 동일한 라인에 연결될 수 있다.
메모리 영역 그룹(G11)으로 그룹핑된 메모리 영역들(R11~R14)은 동일한 로우 어드레스 또는 동일한 컬럼 어드레스에 대응할 수 있다.
한편, 메모리 영역 그룹(G11)은 일부의 결함 영역들과 일부의 정상 영역들을 포함할 수 있다. 본 발명에서, 메모리 영역 그룹(G11)은 결함 영역들의 개수에 따라 정상 영역 그룹으로 간주되고 리패어되지 않을 수 있다. 즉, 메모리 칩(20) 내부 또는 외부의 에러 정정 기능을 고려하여, 메모리 영역 그룹(G11)의 결함 영역들이 정정가능할 개수로 존재한다면, 메모리 영역 그룹(G11)은 정상 영역 그룹으로 간주될 수 있다. 메모리 영역 그룹(G11)은 그대로 사용되고, 리패어 메모리 영역 그룹(XG11)으로 대체되지 않을 수 있다.
이로써, 리패어 메모리 영역 그룹(XG11)은 보다 효율적으로 활용될 수 있다. 예를 들어, 리패어 메모리 영역 그룹(XG11)은 메모리 영역 그룹(G11)보다 더 많은 결함을 가진 다른 메모리 영역 그룹을 위해 대체될 수 있다. 이는, 한정된 용량의 제1 리패어 영역(X1)을 효율적으로 사용할 수 있음을 의미한다. 즉, 본 발명에 따르면, 메모리 칩(20)의 폐기를 막아 생산 수율을 증가시킬 수 있다.
제1 리패어 영역(X1)은 복수의 리패어 메모리 영역들을 포함할 수 있다. 도2는 제1 리패어 영역(X1)에 포함된 복수의 리패어 메모리 영역들 중 리패어 메모리 영역들(Y11~Y14)을 예시적으로 도시한다. 제1 리패어 영역(X1)은 제1 메모리 뱅크(BK1)의 결함있는 메모리 영역 그룹을 리패어하는 데 사용될 수 있다.
제1 메모리 뱅크(BK1)와 유사하게, 제1 리패어 영역(X1)에 포함된 복수의 리패어 메모리 영역들은 리패어 단위로 각각 그룹핑될 수 있고, 제1 리패어 영역(X1)은 복수의 리패어 메모리 영역 그룹들을 포함할 수 있다. 예를 들어, 리패어 메모리 영역들(Y11~Y14)은 리패어 단위를 구성하고 리패어 메모리 영역 그룹(XG11)으로 그룹핑될 수 있다.
제2 메모리 뱅크(BK2)는 복수의 메모리 영역들을 포함할 수 있다. 제2 메모리 뱅크(BK2)의 구조는 제1 메모리 뱅크(BK1)의 구조와 실질적으로 동일하므로, 상세한 설명은 생략될 것이다.
제2 리패어 영역(X2)은 복수의 리패어 메모리 영역들을 포함할 수 있다. 제2 리패어 영역(X2)의 구조는 제1 리패어 영역(X1)의 구조와 실질적으로 동일할 수 있다. 제2 리패어 영역(X2)은 제1 리패어 영역(X1)에 대해 상술한 바와 유사하게, 제2 메모리 뱅크(BK2)의 결함있는 메모리 영역 그룹을 리패어하는 데 사용될 수 있다. 예를 들어, 제2 메모리 뱅크(BK2)의 리패어 메모리 영역 그룹(XG21)은 제2 메모리 뱅크(BK2)에서 결함있는 메모리 영역 그룹(G21)을 리패어하는 데 사용될 수 있다.
도3은 본 발명의 실시 예에 따른 주변부(200A)를 상세하게 도시한 블록도이다. 주변부는 도1의 주변부(200)의 실시 예일 수 있다. 도3은 주변부(200A)의 동작을 설명하기 위해 도1의 메모리부(100), 메모리부(100)의 메모리 영역 그룹(G11) 및 테스트 장치(10)도 함께 도시한다.
도3을 참조하면, 주변부(200A)는 테스트 장치(10)의 제어에 따라 메모리부(100)의 메모리 영역 그룹(G11)에 대해 테스트 동작을 수행할 수 있다. 구체적으로, 주변부(200A)는 테스트 장치(10)의 제어에 따라 테스트 동작을 수행할 때, 메모리 영역 그룹(G11)의 메모리 영역들(R11~R14) 각각의 영역 플래그(RF)를 생성할 수 있다. 그리고, 주변부(200A)는 메모리 영역들(R11~R14)의 영역 플래그들에 근거하여 메모리 영역 그룹(G11)의 그룹 플래그(GF)를 생성하고, 그룹 플래그(GF)를 테스트 장치(10)로 전송할 수 있다.
주변부(200A)는 제어부(210A), 영역 플래그 생성부(220A), 및 그룹 플래그 생성부(240A)를 포함할 수 있다. 제어부(210A), 영역 플래그 생성부(220A), 및 그룹 플래그 생성부(240A)는 하드웨어, 소프트웨어, 및 그것들의 조합으로 구현될 수 있다.
제어부(210A)는 테스트 장치(10)의 제어에 따라 메모리 칩(20)의 제반 동작을 제어할 수 있다. 제어부(210A)는 테스트 장치(10)로부터 제어 신호(CTS)를 입력받고 제어 신호(CTS)에 근거하여 동작할 수 있다.
제어 신호(CTS)는, 예를 들어, 메모리 영역 그룹(G11)에 대한 테스트 동작의 시작을 지시하는 테스트 신호를 포함할 수 있다.
제어 신호(CTS)는, 예를 들어, 테스트 동작을 위해 라이트 데이터 청크 그룹(WDG)을 메모리 영역 그룹(G11)에 라이트하도록 지시하는 라이트 신호를 포함할 수 있다. 제어부(210A)는 라이트 신호와 함께 라이트 데이터 청크 그룹(WDG)을 테스트 장치(10)로부터 전송받을 수 있다.
한편, 라이트 데이터 청크 그룹(WDG)은 메모리 영역 그룹(G11)의 사이즈에 대응하는 데이터일 수 있다. 라이트 데이터 청크 그룹(WDG)은 메모리 영역들(R11~R14)에 각각 라이트될 라이트 데이터 청크들로 구성될 수 있다. 즉, 라이트 데이터 청크는 메모리 영역의 단위에 대응할 수 있다.
제어 신호(CTS)는, 예를 들어, 테스트 동작을 위해 메모리 영역들(R11~R14) 각각으로부터 리드 데이터 청크(RD)를 리드하도록 지시하는 리드 커맨드를 포함할 수 있다. 리드 데이터 청크(RD)는 메모리 영역의 단위에 대응할 수 있다.
제어 신호(CTS)는, 예를 들어, 제어부(210A)가 메모리 영역들(R11~R14)을 각각 액세스할 수 있도록 메모리 영역들(R11~R14)의 어드레스들을 포함할 수 있다.
실시 예에 따라, 제어 신호(CTS)는 본 발명에서 설명되는 제어부(210A)의 동작들을 제어할 수 있는 다양한 신호들을 포함할 수 있다.
또한, 제어부(210A)는 테스트 장치(10)로부터 제1 기준 개수(TH1) 및 제2 기준 개수(TH2)를 전송받을 수 있다. 제1 기준 개수(TH1)는, 후술될 바와 같이 영역 플래그 생성부(220A)가 메모리 영역들(R11~R14) 각각의 영역 플래그(RF)를 결정하는데 참조하도록, 영역 플래그 생성부(220A)로 전송될 수 있다. 제2 기준 개수(TH2)는, 후술될 바와 같이 그룹 플래그 생성부(240A)가 메모리 영역 그룹(G11)의 그룹 플래그(GF)를 결정하는데 참조하도록, 그룹 플래그 생성부(240A)로 전송될 수 있다. 제1 기준 개수(TH1) 및 제2 기준 개수(TH2)는 동일하거나 서로 다를 수 있다.
제어부(210A)는 테스트 장치(10)의 제어에 따라 테스트 동작이 수행될 때, 다음과 같이 동작할 수 있다. 우선 제어부(210A)는 테스트 장치(10)의 제어에 따라 메모리 영역 그룹(G11)에 라이트 데이터 청크 그룹(WDG)을 라이트할 수 있다. 메모리부(100)의 구조에 따라 제어부(210A)는 메모리 영역들(R11~R14)에 대해 라이트 동작을 동시에 또는 순차적으로 각각 수행할 수 있다.
그리고 제어부(210A)는 테스트 장치(10)의 제어에 따라 메모리 영역들(R11~R14) 각각으로부터 리드 데이터 청크(RD)를 리드하고 영역 플래그 생성부(220A)로 전송할 수 있다. 즉, 영역 플래그(RF)는 메모리 영역의 단위로 생성되기 때문에, 제어부(210A)는 메모리 영역의 단위로 리드 동작을 수행하여 리드 데이터 청크(RD)를 리드할 수 있다. 결국 제어부(210A)는 메모리 영역들(R11~R14)로부터 리드 데이터 청크들을 순차적으로 각각 리드하고 영역 플래그 생성부(220A)로 순차적으로 각각 전송할 수 있다.
이때, 제어부(210A)는 각 메모리 영역에 라이트했던 라이트 데이터 청크(WD)를 해당 메모리 영역으로부터 리드된 리드 데이터 청크(RD)와 함께 전송할 수 있다.
그리고 제어부(210A)는 영역 플래그 생성부(220A)가 메모리 영역들(R11~R14) 각각의 영역 플래그(RF)를 생성하고 그룹 플래그 생성부(240A)가 메모리 영역 그룹(G11)의 그룹 플래그(GF)를 생성하도록 제어할 수 있다.
영역 플래그 생성부(220A)는 제어부(210A)로부터 전송된 라이트 데이터 청크(WD), 리드 데이터 청크(RD), 및 제1 기준 개수(TH1)에 근거하여 메모리 영역들(R11~R14) 각각의 영역 플래그(RF)를 생성하고 그룹 플래그 생성부(240A)로 전송할 수 있다. 영역 플래그(RF)는 대응하는 메모리 영역이 결함 영역인지 여부를 나타낼 수 있다. 예를 들어, 영역 플래그(RF)는 대응하는 메모리 영역이 정상 영역일 때 제1 값, 예를 들어, "0"으로 생성되고, 결함 영역일 때 제2 값, 예를 들어, "1"로 생성될 수 있다. 결국, 영역 플래그 생성부(220A)는 메모리 영역들(R11~R14)의 영역 플래그들을 순차적으로 생성하여 그룹 플래그 생성부(240A)로 전송할 수 있다.
그룹 플래그 생성부(240A)는 영역 플래그 생성부(220A)로부터 전송된 메모리 영역들(R11~R14) 각각의 영역 플래그(RF) 및 제어부(210A)로부터 전송된 제2 기준 개수(TH2)에 근거하여 메모리 영역 그룹(G11)의 그룹 플래그(GF)를 생성하고 테스트 장치(10)로 출력할 수 있다. 그룹 플래그(GF)는 메모리 영역 그룹(G11)이 리패어되어야 하는지 여부를 나타낼 수 있다. 예를 들어, 그룹 플래그(GF)는 메모리 영역 그룹(G11)이 리패어될 필요가 없을 때 제1 값, 예를 들어, "0"으로 생성되고, 리패어되어야 할 때 제2 값, 예를 들어, "1"로 생성될 수 있다.
도4는 본 발명의 실시 예에 따라 도3의 영역 플래그 생성부(220A)를 상세하게 도시한 블록도이다.
도4를 참조하면, 영역 플래그 생성부(220A)는 도3의 메모리 영역 그룹(G11)의 각 메모리 영역의 라이트 데이터 청크(WD)와 리드 데이터 청크(RD)를 제어부(210A)로부터 입력받고, 해당 메모리 영역의 영역 플래그(RF)를 생성할 수 있다. 상술한 바와 같이, 영역 플래그(RF)는 대응하는 메모리 영역이 결함 영역 또는 정상 영역인지를 나타낼 수 있다.
결함 영역은 해당 메모리 영역에 포함된 결함 셀들의 개수에 따라 결정될 수 있다. 결함 셀은 해당 메모리 셀로부터 리드된 리드 비트가 해당 메모리 셀에 라이트되었던 라이트 비트와 상이한 메모리 셀일 수 있다. 본 발명에서 결함 영역은, 에러 정정 기능을 고려하여, 허용가능한 개수를 초과하는 결함 셀들을 포함하는 메모리 영역일 수 있다. 따라서, 메모리 영역은 하나 이상의 결함 셀들을 포함하더라도, 그 결함 셀들의 개수가 에러 정정 기능을 고려하여 허용될 수 있으면 결함 영역으로 판단되지 않고 정상 영역으로 판단될 수 있다.
구체적으로, 영역 플래그 생성부(220A)는 비교부(221A), 결함 셀 카운터(222A), 및 영역 플래그 결정부(223A)를 포함할 수 있다.
비교부(221A)는 각 메모리 영역의 라이트 데이터 청크(WD)와 리드 데이터 청크(RD)를 입력받고 판단 데이터(DTD)를 출력할 수 있다. 비교부(221A)는 라이트 데이터 청크(WD)와 리드 데이터 청크(RD)를 비교하고, 라이트 데이터 청크(WD)와 리드 데이터 청크(RD)의 일치 여부를 나타내는 판단 데이터(DTD)를 생성할 수 있다. 판단 데이터(DTD)는 각 메모리 영역에 포함된 결함 셀들의 정보를 포함할 수 있다.
도5는 본 발명의 실시 예에 따라 도4의 비교부(221A)의 구성을 예시적으로 도시한 블록도이다.
도5를 참조하면, 비교부(221A)는 복수의 연산부들(XOR)을 포함할 수 있다.
연산부들(XOR)은, 예를 들어, 라이트 데이터 청크(WD)와 리드 데이터 청크(RD)를 배타적 오어 비트와이즈 연산함으로써 판단 데이터(DTD)를 생성할 수 있다. 연산부들(XOR) 각각은, 대응하는 메모리 셀에 대해, 라이트 데이터 청크(WD) 중 대응하는 라이트 비트, 및 리드 데이터 청크(RD) 중 대응하는 리드 비트를 입력받고, 라이트 비트 및 리드 비트를 배타적 오어 연산함으로써 판단 데이터(DTD)의 대응하는 판단 비트를 출력할 수 있다. 예를 들어, 연산부(XOR1)는 라이트 데이터 청크(WD)의 첫번째 라이트 비트 및 리드 데이터 청크(RD)의 첫번째 리드 비트를 입력받고, 라이트 비트 및 리드 비트를 배타적 오어 연산함으로써 판단 데이터(DTD)의 첫번째 판단 비트를 출력할 수 있다.
따라서, 각 메모리 셀의 라이트 비트와 리드 비트가 일치할 때, 즉, 해당 메모리 셀이 정상 셀일 때, 판단 비트는 제1 값, 예를 들어, "0"으로 생성될 수 있다. 각 메모리 셀에 대해 라이트 비트와 리드 비트가 상이할 때, 즉, 해당 메모리 셀이 결함 셀일 때, 판단 비트는 제2 값, 예를 들어, "1"로 생성될 수 있다.
다시 도4를 참조하면, 결함 셀 카운터(222A)는 비교부(221A)로부터 각 메모리 영역의 판단 데이터(DTD)를 입력받고, 각 메모리 영역의 결함 셀 개수(NUM1)를 출력할 수 있다. 구체적으로, 결함 셀 카운터(222A)는 판단 데이터(DTD) 중 제2 값들, 즉, "1"들을 카운트하고 카운트된 결과를 결함 셀 개수(NUM1)로서 출력할 수 있다.
영역 플래그 결정부(223A)는 결함 셀 카운터(222A)로부터 각 메모리 영역의 결함 셀 개수(NUM1)를 입력받고 각 메모리 영역의 영역 플래그(RF)를 출력할 수 있다. 영역 플래그 결정부(223A)는 결함 셀 개수(NUM1)를 제어부(210A)로부터 전송된 제1 기준 개수(TH1)와 비교함으로써 영역 플래그(RF)를 결정할 수 있다. 상술한 바와 같이 제1 기준 개수(TH1)는 각 메모리 영역에서 용인될 수 있는 결함 셀들의 개수일 수 있다.
따라서, 영역 플래그 결정부(223A)는, 각 메모리 영역의 결함 셀 개수(NUM1)가 제1 기준 개수(TH1) 이하일 때, 즉, 메모리 영역이 정상 영역일 때 영역 플래그(RF)를 제1 값, 즉, "0"으로 생성할 수 있다. 영역 플래그 결정부(223A)는, 각 메모리 영역의 결함 셀 개수(NUM1)가 제1 기준 개수(TH1) 초과일 때, 즉, 메모리 영역이 결함 영역일 때 영역 플래그(RF)를 제2 값, 즉, "1"로 생성할 수 있다.
실시 예에 따라, 제1 기준 개수(TH1)는 테스트 동작이 시작된 뒤 영역 플래그 결정부(223A)에 포함된 메모리 소자에 저장되고 각 메모리 영역의 결함 셀 개수(NUM1)가 영역 플래그 결정부(223A)로 입력될 때마다 결함 셀 개수(NUM1)와 비교될 수 있다.
도6은 본 발명의 실시 예에 따라 도3의 그룹 플래그 생성부(240A)를 구체적으로 도시한 블록도이다.
도6을 참조하면, 그룹 플래그 생성부(240A)는 도3의 메모리 영역 그룹(G11)에 포함된 메모리 영역들(R11~R14) 각각의 영역 플래그(RF)를 입력받고 메모리 영역 그룹(G11)의 그룹 플래그(GF)를 출력할 수 있다. 상술한 바와 같이, 그룹 플래그(GF)는 메모리 영역 그룹(G11)이 리패어되어야 하는지 여부를 나타낼 수 있다.
그룹 플래그(GF)는 메모리 영역 그룹(G11)에 포함된 결함 영역들의 개수에 따라 결정될 수 있다. 그룹 플래그 생성부(240A)는 메모리 영역 그룹(G11)에 포함된 각 메모리 영역의 영역 플래그(RF)에 근거하여 메모리 영역 그룹(G11)이 에러 정정 기능을 고려하여 허용가능한 개수를 초과하는 결함 영역들을 포함하는지를 판단하고, 판단 결과에 따라 메모리 영역 그룹(G11)의 그룹 플래그(GF)를 출력할 수 있다. 메모리 영역 그룹(G11)은, 하나 이상의 결함 영역들을 포함하더라도 그 결함 영역들의 개수가 허용가능하면 정상 영역 그룹으로 판단될 수 있다.
구체적으로, 그룹 플래그 생성부(240A)는 결함 영역 카운터(241A) 및 그룹 플래그 결정부(242A)를 포함할 수 있다.
결함 영역 카운터(241A)는 메모리 영역 그룹(G11)의 각 메모리 영역의 영역 플래그(RF)를 입력받고 메모리 영역 그룹(G11)의 결함 영역 개수(NUM2)를 출력할 수 있다. 결함 영역 개수(NUM2)는 메모리 영역 그룹(G11)의 메모리 영역들(R11~R14) 중 결함 영역들의 개수일 수 있다.
구체적으로, 결함 영역 카운터(241A)는 메모리 영역 그룹(G11)의 메모리 영역들(R11~R14)의 영역 플래그들을 순차적으로 입력받을 수 있다. 결함 영역 카운터(241A)는 입력된 영역 플래그(RF)가 제2 값, 즉, "1"일 때 카운트를 증가시킬 수 있다. 결함 영역 카운터(241A)는 메모리 영역 그룹(G11)의 마지막 메모리 영역(R14)의 영역 플래그(RF)를 입력받고 영역 플래그(RF)에 따라 카운트한 뒤, 카운트된 결과를 결함 영역 개수(NUM2)로서 출력할 수 있다.
실시 예에 따라, 결함 영역 카운터(241A)는 각 메모리 영역의 영역 플래그(RF)를 입력받을 때마다 제어부(210A)로부터 타이밍 신호(미도시)를 함께 입력받을 수 있다. 결함 영역 카운터(241A)는 타이밍 신호에 응답하여 입력된 영역 플래그(RF)가 제2 값인지 판단하고 카운트할 수 있다.
그룹 플래그 결정부(242A)는 결함 영역 카운터(241A)로부터 메모리 영역 그룹(G11)의 결함 영역 개수(NUM2)를 입력받고 메모리 영역 그룹(G11)의 그룹 플래그(GF)를 출력할 수 있다. 그룹 플래그 결정부(242A)는 결함 영역 개수(NUM2)를 제어부(210A)로부터 전송된 제2 기준 개수(TH2)와 비교함으로써 그룹 플래그(GF)를 결정할 수 있다. 상술한 바와 같이 제2 기준 개수(TH2)는 메모리 영역 그룹(G11)에서 허용가능한 결함 영역들의 개수일 수 있다.
따라서, 그룹 플래그 결정부(242A)는, 메모리 영역 그룹(G11)의 결함 영역 개수(NUM2)가 제2 기준 개수(TH2) 이하일 때, 메모리 영역 그룹(G11)을 정상 영역 그룹으로 결정할 수 있다. 정상 영역 그룹은 리패어될 필요가 없는 메모리 영역 그룹일 수 있다. 이러한 경우 그룹 플래그 결정부(242A)는 그룹 플래그(GF)를 제1 값, 예를 들어, "0"으로 생성할 수 있다.
그리고, 그룹 플래그 결정부(242A)는, 메모리 영역 그룹(G11)의 결함 영역 개수(NUM2)가 제2 기준 개수(TH2) 초과일 때, 메모리 영역 그룹(G11)을 결함 영역 그룹으로 결정할 수 있다. 결함 영역 그룹은 리패어될 필요가 있는 메모리 영역 그룹일 수 있다. 이러한 경우 그룹 플래그 결정부(242A)는 그룹 플래그(GF)를 제2 값, 예를 들어, "1"로 생성할 수 있다.
실시 예에 따라, 제2 기준 개수(TH2)는 테스트 동작이 시작된 뒤 그룹 플래그 결정부(242A)에 포함된 메모리 소자에 저장되고 각 메모리 영역 그룹의 결함 영역 개수(NUM2)가 그룹 플래그 결정부(242A)로 입력될 때마다 결함 영역 개수(NUM2)와 비교될 수 있다.
도7a 내지 도7e는 본 발명의 실시 예에 따라 도1의 주변부(200A)가 메모리 영역 그룹(G11)에 대해 테스트 동작을 수행하는 방법을 도시하는 도면들이다. 도7a 내지 도7e에서 주변부(200A)는 도1의 테스트 장치(10)의 제어에 따라 단계들(S11~S15)을 순차적으로 진행함으로써, 메모리 영역 그룹(G11)의 그룹 플래그(GF)를 생성할 수 있다. 이하, 도1 내지 도7e를 참조하여 테스트 동작의 수행 방법이 상세하게 설명될 것이다.
도7a를 참조하면, 단계(S11)에서, 제어부(210A)는 메모리 영역들(R11~R14)에 라이트 데이터 청크들(WD11~WD14)을 각각 라이트할 수 있다. 실시 예에 따라, 제어부(210A)는 메모리 영역들(R11~R14)에 라이트 데이터 청크들(WD11~WD14)을 한번에 라이트하지 않고, 단계들(S12~S15)마다 각 메모리 영역으로부터 리드 데이터 청크를 리드하기 전에 각 메모리 영역에 대응하는 라이트 데이터 청크를 라이트할 수 있다.
도7b를 참조하면, 단계(S12)에서, 제어부(210A)는 메모리 영역(R11)으로부터 리드 데이터 청크(RD11)를 리드할 수 있다. 제어부(210A)는 메모리 영역(R11)에 라이트했던 라이트 데이터 청크(WD11)와 리드 데이터 청크(RD11)를 영역 플래그 생성부(220A)로 전송할 수 있다.
영역 플래그 생성부(220A)는 라이트 데이터 청크(WD11)와 리드 데이터 청크(RD11)에 근거하여 메모리 영역(R11)의 영역 플래그(RF11)를 생성하고 그룹 플래그 생성부(240A)로 전송할 수 있다.
그룹 플래그 생성부(240A)의 결함 영역 카운터(241A)는 메모리 영역(R11)의 영역 플래그(RF11)에 따라 메모리 영역(R11)이 결함 영역으로 판단될 때, 카운트를 증가시킬 수 있다.
도7c 내지 도7e를 참조하면, 단계들(S13~S15)에서, 제어부(210A) 및 영역 플래그 생성부(220A)는, 단계(S11)에서 메모리 영역(R11)의 영역 플래그(RF11)를 생성한 방법과 유사하게, 메모리 영역들(R12~R14)의 영역 플래그들(RF12~RF14)을 순차적으로 각각 생성하고 결함 영역 카운터(241A)로 전송할 수 있다. 결함 영역 카운터(241A)는 영역 플래그들(RF12~RF14)에 따라 메모리 영역들(R12~R14) 각각이 결함 영역으로 판단될 때마다, 카운트를 증가시킬 수 있다.
단계(S15)에서 계속하여, 결함 영역 카운터(241A)는 최종 카운트 결과, 즉, 결함 영역 개수(NUM2)를 그룹 플래그 결정부(242A)로 출력할 수 있다. 그룹 플래그 결정부(242A)는 결함 영역 개수(NUM2)를 제2 기준 개수(TH2)와 비교하여 메모리 영역 그룹(G11)의 그룹 플래그(GF)를 결정할 수 있다. 그룹 플래그(GF)는 테스트 장치(10)로 전송될 수 있다.
도8은 본 발명의 실시 예에 따른 주변부(200B)를 상세하게 도시한 블록도이다. 주변부(200B)는 도1의 주변부(200)의 실시 예일 수 있다. 도8은 주변부(200B)의 동작을 설명하기 위해 도1의 메모리부(100), 및 테스트 장치(10)도 함께 도시한다.
도8을 참조하면, 주변부(200B)는, 도3의 주변부(200A)와 비교하여, 테스트 장치(10)의 제어에 따라 메모리 영역 그룹들(G11, G12)에 대해 테스트 동작을 동시에 수행할 수 있다. 주변부(200B)는 메모리 영역 그룹들(G11, G12)의 멀티 그룹 플래그(MGF)를 생성하고 테스트 장치(10)로 전송할 수 있다. 따라서, 테스트 동작의 수행 시간이 단축될 수 있다. 메모리 영역 그룹들(G11, G12)은 도2의 메모리 뱅크들(BK1, BK2)에 각각 포함될 수 있다.
한편, 도8은 2개의 메모리 뱅크들(BK1, BK2)의 메모리 영역 그룹들(G11, G12)에 대한 멀티 그룹 플래그(MGF)를 도시하지만, 본 발명의 실시 예는 3개 이상의 메모리 뱅크들의 메모리 영역 그룹들에 대해서도 동일하게 적용될 수 있다.
주변부(200B)는 제어부(210B), 영역 플래그 생성부(220B), 세트 플래그 생성부(230B) 및 멀티 그룹 플래그 생성부(240B)를 포함할 수 있다. 제어부(210B), 영역 플래그 생성부(220B), 세트 플래그 생성부(230B) 및 멀티 그룹 플래그 생성부(240B)는 하드웨어, 소프트웨어, 및 그것들의 조합으로 구현될 수 있다.
우선 제어부(210B)는 도3의 제어부(210A)와 유사하게 테스트 장치(10)의 제어에 따라 테스트 장치(10)로부터 전송된 라이트 데이터 청크 그룹들(WDG1, WDG2)을 메모리 영역 그룹들(G11, G12)에 각각 라이트할 수 있다. 라이트 데이터 청크 그룹들(WDG1, WDG2) 각각은 대응하는 메모리 영역 그룹의 메모리 영역들에 저장될 라이트 데이터 청크들로 구성될 수 있다.
그리고 제어부(210B)는 테스트 장치(10)의 제어에 따라 메모리 영역 그룹들(G11, G12)에서 메모리 영역 세트 단위로 리드 동작을 수행할 수 있다. 즉, 제어부(210B)는 각 메모리 영역 세트를 구성하는 메모리 영역들을 동시에 리드 액세스할 수 있다. 각 메모리 영역 세트는 메모리 영역 그룹들(G11, G12)에서 동시에 액세스가능한 메모리 영역들로 구성될 수 있다.
예를 들어, 메모리 영역 세트는 메모리 영역 그룹들(G11, G12)에서 상대적으로 동일한 위치의 메모리 영역들을 포함할 수 있다. 예를 들어, 메모리 영역 그룹들(G11, G12)의 최초 메모리 영역들(R11, R21)은 단일의 메모리 영역 세트(S1)를 구성할 수 있다. 이러한 방식으로 도8에 도시된 바와 같이 메모리 영역 그룹들(G11, G12)의 메모리 영역들(R11~R14, R21~R24)은 메모리 영역 세트들(S1~S4)을 구성할 수 있다.
제어부(210B)는 메모리 영역 세트들(S1~S4) 각각으로부터 리드 데이터 청크들(RD1, RD2)을 리드하고 영역 플래그 생성부(220B)로 전송할 수 있다. 즉, 제어부(210B)는 메모리 영역 세트 단위로 리드 동작을 수행함으로써 리드 데이터 청크들(RD1, RD2)을 리드할 수 있다. 결국 제어부(210B)는 메모리 영역 세트들(S1~S4)로부터 리드 데이터 청크들(RD1, RD2)을 순차적으로 리드하고 영역 플래그 생성부(220B)로 전송할 수 있다.
이때, 제어부(210B)는 각 메모리 영역 세트에 라이트했던 라이트 데이터 청크들(WD1, WD2)을 해당 메모리 영역 세트로부터 리드된 리드 데이터 청크들(RD1, RD2)과 함께 전송할 수 있다.
그리고 제어부(210B)는 영역 플래그 생성부(220B), 세트 플래그 생성부(230B), 및 멀티 그룹 플래그 생성부(240B)를 아래와 같이 동작하도록 제어할 수 있다.
영역 플래그 생성부(220B)는 제어부(210B)로부터 전송된 라이트 데이터 청크들(WD1, WD2), 리드 데이터 청크들(RD1, RD2), 및 제1 기준 개수(TH1)에 근거하여 각 메모리 영역 세트를 구성하는 메모리 영역들의 영역 플래그들(RF1, RF2)을 각각 생성하고 세트 플래그 생성부(230B)로 전송할 수 있다. 영역 플래그들(RF1, RF2) 각각은 대응하는 메모리 영역이 결함 영역인지를 나타낼 수 있다. 예를 들어, 영역 플래그는 대응하는 메모리 영역이 정상 영역일 때 제1 값, 예를 들어, "0"으로 생성되고, 결함 영역일 때 제2 값, 예를 들어, "1"로 생성될 수 있다. 결국, 영역 플래그 생성부(220B)는 메모리 영역 세트들(S1~S4)의 영역 플래그 페어들을 순차적으로 생성하여 그룹 플래그 생성부(240A)로 전송할 수 있다.
세트 플래그 생성부(230B)는 영역 플래그 생성부(220B)로부터 전송된 각 메모리 영역 세트의 영역 플래그 페어(RF1, RF2)에 근거하여 각 메모리 영역 세트의 세트 플래그(SF)를 생성하고 멀티 그룹 플래그 생성부(240B)로 전송할 수 있다. 세트 플래그(SF)는 각 메모리 영역 세트를 구성하는 메모리 영역들 중 적어도 하나가 결함 영역인지를 나타낼 수 있다. 예를 들어, 세트 플래그(SF)는 각 메모리 영역 세트를 구성하는 메모리 영역들이 모두 정상 영역들일 때 제1 값, 예를 들어, "0"으로 생성될 수 있다. 반면에 세트 플래그(SF)는 각 메모리 영역 세트를 구성하는 메모리 영역들 중 적어도 하나가 결함 영역일 때 제2 값, 예를 들어, "1"로 생성될 수 있다. 결국 세트 플래그 생성부(230B)는 메모리 영역 세트들(S1~S4)의 세트 플래그들을 순차적으로 생성하고 멀티 그룹 플래그 생성부(240B)로 전송할 수 있다.
멀티 그룹 플래그 생성부(240B)는 세트 플래그 생성부(230B)로부터 전송된 메모리 영역 세트들(S1~S4) 각각의 세트 플래그(SF) 및 제어부(210B)로부터 전송된 제3 기준 개수(TH3)에 근거하여 메모리 영역 그룹들(G11, G12)의 멀티 그룹 플래그(MGF)를 생성하고 테스트 장치(10)로 출력할 수 있다.
멀티 그룹 플래그(MGF)는 메모리 영역 그룹들(G11, G12)이 리패어되어야 하는지 여부를 나타낼 수 있다. 예를 들어, 멀티 그룹 플래그(MGF)는 메모리 영역 그룹들(G11, G12)이 리패어될 필요가 없을 때 제1 값, 예를 들어, "0"으로 생성되고, 메모리 영역 그룹들(G11, G12)이 리패어되어야 할 때 제2 값, 예를 들어, "1"로 생성될 수 있다. 즉, 멀티 그룹 플래그 생성부(240B)가 세트 플래그(SF)에 대해 수행하는 동작 방법은, 도3에서 그룹 플래그 생성부(240A)가 영역 플래그(RF)에 대해 수행하는 동작 방법과 동일할 수 있다.
한편, 주변부(200B)는 테스트 장치(10)의 제어에 따라 도3의 주변부(200A)처럼 하나의 메모리 영역 그룹에 대해서만 테스트 동작을 수행할 수도 있을 것이다. 이를 위해, 주변부(200B)는, 단지 세트 플래그 생성부(230B)는 오프시키고, 테스트 동작의 타겟인 메모리 영역 그룹에 대해서만 영역 플래그들을 생성하여 멀티 그룹 플래그 생성부(240B)의 입력으로 전송하면 될 것이다.
도9는 본 발명의 실시 예에 따라 도8의 영역 플래그 생성부(220B)를 상세하게 도시한 블록도이다.
도9를 참조하면, 영역 플래그 생성부(220B)는 도8의 각 메모리 영역 세트를 구성하는 메모리 영역들의 라이트 데이터 청크들(WD1, WD2)과 리드 데이터 청크들(RD1, RD2)을 제어부(210B)로부터 입력받고, 해당 메모리 영역들의 영역 플래그들(RF1, RF2)을 세트 플래그 생성부(230B)로 출력할 수 있다. 상술한 바와 같이, 영역 플래그들(RF1, RF2)은 대응하는 메모리 영역이 결함 영역 또는 정상 영역인지를 나타낼 수 있다.
영역 플래그 생성부(220B)는 서브 영역 플래그 생성부들(220B1, 220B2)을 포함할 수 있다.
서브 영역 플래그 생성부(220B1)는 각 메모리 영역 세트에서 메모리 영역 그룹(G11)에 포함된 메모리 영역의 라이트 데이터 청크(WD1)와 리드 데이터 청크(RD1)를 입력받고 해당 메모리 영역의 영역 플래그(RF1)를 생성할 수 있다.
서브 영역 플래그 생성부(220B2)는 각 메모리 영역 세트에서 메모리 영역 그룹(G12)에 포함된 메모리 영역의 라이트 데이터 청크(WD2)와 리드 데이터 청크(RD2)를 입력받고 해당 메모리 영역의 영역 플래그(RF2)를 생성할 수 있다.
서브 영역 플래그 생성부들(220B1, 220B2) 각각은 도4의 영역 플래그 생성부(220A)와 실질적으로 동일하게 구성되고 동작할 수 있다. 따라서, 서브 영역 플래그 생성부들(220B1, 220B2)에 대한 자세한 설명은 생략될 것이다.
서브 영역 플래그 생성부들(220B1, 220B2)은 영역 플래그들(RF1, RF2)을 생성하기 위해 병렬적으로 동작할 수 있다.
실시 예에 따라, 동시에 테스트 동작이 수행되는 메모리 영역 그룹들의 개수가 3개 이상일 때, 영역 플래그 생성부(220B)는 메모리 영역 그룹들에 각각 대응하는 서브 영역 플래그 생성부들을 포함할 수 있다.
실시 예에 따라, 영역 플래그 생성부(220B)는 도4의 영역 플래그 생성부(220A)와 실질적으로 동일하게 구성되고 동작할 수 있다. 이러한 경우, 영역 플래그 생성부(220B)는 각 메모리 영역 세트를 구성하는 메모리 영역들의 영역 플래그들(RF1, RF2)을 순차적으로 생성할 수 있을 것이다.
도10은 본 발명의 실시 예에 따라 도8의 세트 플래그 생성부(230B)를 상세하게 도시한 블록도이다.
도10을 참조하면, 세트 플래그 생성부(230B)는 도8의 각 메모리 영역 세트를 구성하는 메모리 영역들의 영역 플래그들(RF1, RF2)을 입력받고 각 메모리 영역 세트의 세트 플래그(SF)를 출력할 수 있다. 상술한 바와 같이, 세트 플래그(SF)는 대응하는 메모리 영역 세트를 구성하는 메모리 영역들 중 적어도 하나가 결함 영역임을 나타낼 수 있다. 이하에서 메모리 영역 세트를 구성하는 메모리 영역들 중 적어도 하나가 결함 영역일 때, 해당 메모리 영역 세트는 결함 세트로 정의되고, 메모리 영역 세트를 구성하는 메모리 영역들이 모두 정상 영역들일 때, 해당 메모리 영역 세트는 정상 세트로 정의된다.
세트 플래그 생성부(230B)는, 예를 들어, 각 메모리 영역 세트의 영역 플래그들(RF1, RF2)을 오어 연산함으로써 세트 플래그(SF)를 출력할 수 있다. 따라서, 세트 플래그 생성부(230B)는 각 메모리 영역 세트의 영역 플래그들(RF1, RF2)이 모두 "0"일 때, 즉, 각 메모리 영역 세트를 구성하는 메모리 영역들이 모두 정상 영역들일 때, 세트 플래그(SF)를 "0"으로 출력할 수 있다. 반면에, 세트 플래그 생성부(230B)는 각 메모리 영역 세트의 영역 플래그들(RF1, RF2) 중 적어도 하나가 "1"일 때, 즉, 메모리 영역 세트가 결함 세트일 때, 세트 플래그(SF)를 "1"로 출력할 수 있다.
도11은 본 발명의 실시 예에 따라 도8의 멀티 그룹 플래그 생성부(240B)를 구체적으로 도시한 블록도이다.
도11을 참조하면, 멀티 그룹 플래그 생성부(240B)는 도8의 메모리 영역 그룹들(G11, G12)의 메모리 영역 세트들(S1~S4) 각각의 세트 플래그(SF)를 입력받고 메모리 영역 그룹들(G11, G12)의 멀티 그룹 플래그(MGF)를 출력할 수 있다. 상술한 바와 같이, 멀티 그룹 플래그(MGF)는 메모리 영역 그룹들(G11, G12)이 리패어되어야 하는지 여부를 나타낼 수 있다.
멀티 그룹 플래그(MGF)는 메모리 영역 그룹들(G11, G12)에 포함된 결함 세트들의 개수에 따라 결정될 수 있다. 멀티 그룹 플래그 생성부(240B)는 메모리 영역 그룹들(G11, G12)에 포함된 각 메모리 세트의 세트 플래그(SF)에 근거하여, 메모리 영역 그룹들(G11, G12)이 에러 정정 기능을 고려하여 허용가능한 개수를 초과하는 결함 세트들을 포함하는지를 판단하고, 판단 결과에 따라 메모리 영역 그룹들(G11, G12)의 멀티 그룹 플래그(MGF)를 출력할 수 있다. 메모리 영역 그룹들(G11, G12)은, 하나 이상의 결함 세트들을 포함하더라도 그 결함 세트들의 개수가 허용가능하면 정상 영역 그룹들로 판단될 수 있다.
구체적으로, 멀티 그룹 플래그 생성부(240B)는 결함 세트 카운터(241B) 및 멀티 그룹 플래그 결정부(242B)를 포함할 수 있다.
결함 세트 카운터(241B)는 도8의 메모리 영역 그룹들(G11, G12)에 포함된 각 메모리 영역 세트의 세트 플래그(SF)를 입력받고 메모리 영역 그룹들(G11, G12)의 결함 세트 개수(NUM21)를 출력할 수 있다. 결함 세트 개수(NUM21)는 메모리 영역 그룹들(G11, G12)의 메모리 영역 세트들(S1~S4) 중 결함 세트들의 개수일 수 있다.
구체적으로, 결함 세트 카운터(241B)는 메모리 영역 그룹들(G11, G12)의 메모리 영역 세트들(S1~S4)의 세트 플래그들을 순차적으로 입력받을 수 있다. 결함 세트 카운터(241B)는 입력된 세트 플래그(SF)가 제2 값, 즉, "1"일 때 카운트를 증가시킬 수 있다. 결함 세트 카운터(241B)는 메모리 영역 그룹들(G11, G12)의 마지막 메모리 영역 세트(S4)의 세트 플래그(SF)를 입력받고 세트 플래그(SF)에 따라 카운트한 뒤, 카운트된 결과를 결함 세트 개수(NUM21)로서 출력할 수 있다.
실시 예에 따라, 결함 세트 카운터(241B)는 각 메모리 영역 세트의 세트 플래그(SF)를 입력받을 때마다 제어부(210B)로부터 타이밍 신호(미도시)를 함께 입력받을 수 있다. 결함 세트 카운터(241B)는 타이밍 신호에 응답하여 입력된 세트 플래그(SF)가 제2 값인지 판단하고 카운트할 수 있다.
멀티 그룹 플래그 결정부(242B)는 결함 세트 카운터(241B)로부터 메모리 영역 그룹들(G11, G12)의 결함 세트 개수(NUM21)를 입력받고 메모리 영역 그룹들(G11, G12)의 멀티 그룹 플래그(MGF)를 출력할 수 있다. 멀티 그룹 플래그 결정부(242B)는 결함 세트 개수(NUM21)를 제어부(210B)로부터 전송된 제3 기준 개수(TH3)와 비교함으로써 멀티 그룹 플래그(MGF)를 생성할 수 있다. 제3 기준 개수(TH3)는 메모리 영역 그룹들(G11, G12)에서 허용가능한 결함 세트들의 개수일 수 있다.
따라서, 멀티 그룹 플래그 결정부(242B)는, 메모리 영역 그룹들(G11, G12)의 결함 세트 개수(NUM21)가 제3 기준 개수(TH3) 이하일 때, 메모리 영역 그룹들(G11, G12)을 정상 영역 그룹들로 결정할 수 있다. 정상 영역 그룹은 리패어될 필요가 없는 메모리 영역 그룹일 수 있다. 이러한 경우 멀티 그룹 플래그 결정부(242B)는 멀티 그룹 플래그(MGF)를 제1 값, 즉, "0"으로 생성할 수 있다.
그리고, 멀티 그룹 플래그 결정부(242B)는, 메모리 영역 그룹들(G11, G12)의 결함 세트 개수가 제3 기준 개수(TH3) 초과일 때, 메모리 영역 그룹들(G11, G12)을 결함 영역 그룹들로 결정할 수 있다. 결함 영역 그룹은 리패어될 필요가 있는 메모리 영역 그룹일 수 있다. 이러한 경우 멀티 그룹 플래그 결정부(242B)는 멀티 그룹 플래그(MGF)를 제2 값, 즉, "1"로 생성할 수 있다.
실시 예에 따라, 제3 기준 개수(TH3)는 테스트 동작이 시작된 뒤 멀티 그룹 플래그 결정부(242B)에 포함된 메모리 소자에 저장되고 결함 세트 개수(NUM21)가 멀티 그룹 플래그 결정부(242B)로 입력될 때마다 결함 세트 개수(NUM21)와 비교될 수 있다.
제3 기준 개수(TH3)는 도3의 제2 기준 개수(TH2)와 동일하거나 상이할 수 있다.
도12a 내지 도12e는 본 발명의 실시 예에 따라 도9의 주변부(200B)가 메모리 영역 그룹들(G11, G12)에 대해 테스트 동작을 동시에 수행하는 방법을 도시하는 도면들이다. 도12a 내지 도12e에서 주변부(200B)는 도1의 테스트 장치(10)의 제어에 따라 단계들(S21~S25)을 순차적으로 진행함으로써, 메모리 영역 그룹들(G11, G12)의 멀티 그룹 플래그(MGF)를 생성할 수 있다. 이하, 도8 내지 도12e를 참조하여 테스트 동작의 수행 방법이 상세하게 설명될 것이다.
도12a를 참조하면, 단계(S21)에서, 제어부(210B)는 메모리 영역 그룹들(G11, G12)의 메모리 영역들(R11~R14, R21~R24)에 라이트 데이터 청크들(WD11~WD14, WD21~WD24)을 각각 라이트할 수 있다. 실시 예에 따라, 제어부(210B)는 메모리 영역들(R11~R14, R21~R24)에 라이트 데이터 청크들(WD11~WD14, WD21~WD24)을 한번에 라이트하지 않고, 단계들(S22~S25)마다 각 메모리 영역 세트로부터 리드 데이터 청크들을 각각 리드하기 전에 각 메모리 영역 세트에 대응하는 라이트 데이터 청크들을 메모리 영역들에 라이트할 수 있다.
도12b를 참조하면, 단계(S22)에서, 제어부(210B)는 메모리 영역 세트(S1)를 구성하는 메모리 영역들(R11, R21)으로부터 리드 데이터 청크들(RD11, RD21)을 리드할 수 있다. 제어부(210B)는 메모리 영역들(R11, R21)에 라이트했던 라이트 데이터 청크들(WD11, WD21)과 리드 데이터 청크들(RD11, RD21)을 영역 플래그 생성부(220B)로 전송할 수 있다.
영역 플래그 생성부(220B)는 라이트 데이터 청크들(WD11, WD21)과 리드 데이터 청크들(RD11, RD21)에 근거하여 메모리 영역들(R11, R21)의 영역 플래그들(RF11, RF21)을 생성하고 세트 플래그 생성부(230B)로 전송할 수 있다.
세트 플래그 생성부(230B)는 메모리 영역들(R11, R21)의 영역 플래그들(RF11, RF21)에 근거하여 메모리 영역 세트(S1)의 세트 플래그(SF1)를 생성하고 멀티 그룹 플래그 생성부(240B)로 전송할 수 있다.
멀티 그룹 플래그 생성부(240B)의 결함 세트 카운터(241B)는 메모리 영역 세트(S1)의 세트 플래그(SF1)에 따라 메모리 영역 세트(S1)가 결함 세트로 판단될 때, 카운트를 증가시킬 수 있다.
도12c 내지 도12e를 참조하면, 단계들(S23~S25)에서, 제어부(210B), 영역 플래그 생성부(220B), 및 세트 플래그 생성부(230B)는, 단계(S22)에서 메모리 영역 세트(S1)의 세트 플래그(SF1)를 생성한 방법과 유사하게, 메모리 영역 세트들(S2~S4)의 세트 플래그들(SF2~SF4)을 순차적으로 각각 생성하고 결함 세트 카운터(241B)로 전송할 수 있다. 결함 세트 카운터(241B)는 세트 플래그들(SF2~SF4)에 따라 메모리 영역 세트들(S2~S4) 각각이 결함 세트로 판단될 때마다, 카운트를 증가시킬 수 있다.
단계(S25)에서 계속하여, 결함 세트 카운터(241B)는 최종 카운트 결과, 즉, 결함 세트 개수(NUM21)를 멀티 그룹 플래그 결정부(242B)로 출력할 수 있다. 멀티 그룹 플래그 결정부(242B)는 결함 세트 개수(NUM21)를 제3 기준 개수(TH3)와 비교하여 멀티 그룹 플래그(MGF)를 출력할 수 있다.
도13은 본 발명의 실시 예에 따른 메모리 시스템(1200)을 포함하는 데이터 처리 시스템(1000)을 도시하는 블록도이다.
도13을 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100) 및 메모리 시스템(1200)을 포함할 수 있다.
데이터 처리 시스템(1000)은 데이터를 처리할 수 있는 전자 시스템으로서, 데이터 센터, 인터넷 데이터 센터, 퍼스널 컴퓨터, 랩탑 컴퓨터, 스마트폰, 태블릿 컴퓨터, 디지털 카메라, 게임 콘솔, 네비게이션, 가상현실 장치 및 웨어러블 장치 등을 포함할 수 있다.
호스트 장치(1100)는 메모리 시스템(1200)을 제어하고, 메모리 시스템(1200)에 데이터를 저장할 수 있다.
메모리 시스템(1200)은 컨트롤러(1210) 및 메모리 칩들(CHIP)을 포함할 수 있다.
컨트롤러(1210)는 호스트 장치(1100)의 제어에 따라 메모리 칩들(CHIP)에 호스트 장치(1100)로부터 전송된 데이터를 저장하고, 메모리 칩들(CHIP)로부터 데이터를 리드하여 호스트 장치(1100)로 출력할 수 있다.
컨트롤러(1210)는 에러 정정부(1215)를 포함할 수 있다. 에러 정정부(1215)는 소정 에러 정정 코드에 근거하여 메모리 칩들(CHIP)로부터 리드된 데이터에 대해 에러 정정 동작을 수행할 수 있다. 컨트롤러는 에러 정정부(1215)에 의해 에러 정정된 데이터를 호스트 장치(1100)로 제공할 수 있다.
각 메모리 칩(CHIP)은 도1의 테스트 시스템(1)에서 테스트 동작을 통해 불량 메모리 영역 그룹들이 리패어된 뒤 메모리 시스템(1200)으로 패키징된 것일 수 있다.
각 메모리 칩(CHIP)은, 하나 이상의 불량 셀들이 에러 정정부(1215)의 에러 정정 능력을 고려하여 허용가능한 개수로 존재한 결과 리패어되지 않은 메모리 영역 그룹을 포함할 수 있다. 해당 메모리 영역 그룹으로부터 리드된 데이터는 에러 정정부(1215)에 의해 에러 정정될 수 있다.
도13은 에러 정정부가 메모리 칩들 외부에 존재하지만, 실시 예에 따라, 각 메모리 칩은 내부에 에러 정정부를 포함할 수 있다. 이러한 경우에도, 메모리 칩은 허용가능한 결함을 포함하는 것이 허용되고, 따라서, 메모리 칩의 생산 수율이 향상될 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1: 테스트 시스템
10: 테스트 장치
20: 메모리 칩
100: 메모리부
200: 주변부

Claims (19)

  1. 복수의 메모리 영역들을 포함하는 메모리 영역 그룹; 및
    상기 메모리 영역들에 대해 라이트 동작 및 리드 동작을 수행함으로써 상기 메모리 영역들의 영역 플래그들을 각각 생성하되, 상기 영역 플래그들 각각은 대응하는 메모리 영역이 결함 영역인지 여부를 나타내고, 상기 영역 플래그들에 근거하여 상기 메모리 영역 그룹의 리패어 필요성을 나타내는 그룹 플래그를 생성하도록 구성된 주변부를 포함하는 메모리 칩.
  2. 제1항에 있어서,
    상기 주변부는, 메모리 영역의 라이트 데이터 청크 및 리드 데이터 청크를 비교하여 상기 메모리 영역에 포함된 결함 셀들의 정보를 포함하는 판단 데이터를 생성하고, 상기 판단 데이터에 근거하여 상기 메모리 영역의 결함 셀 개수를 결정하고, 상기 결함 셀 개수 및 제1 기준 개수를 비교하여 상기 메모리 영역의 영역 플래그를 결정하고,
    상기 제1 기준 개수는, 에러 정정 능력에 근거하여 허용가능한 결함 셀들의 개수인 메모리 칩.
  3. 제2항에 있어서,
    상기 주변부는, 상기 메모리 영역에 포함된 메모리 셀의 라이트 비트 및 리드 비트가 상이할 때 상기 메모리 셀이 결함 셀임을 나타내는 판단 비트를 생성하고, 상기 메모리 영역에 포함된 메모리 셀들에 각각 대응하는 판단 비트들을 상기 판단 데이터로서 생성하는 메모리 칩.
  4. 제2항에 있어서,
    상기 주변부는, 상기 결함 셀 개수가 상기 제1 기준 개수 이하일 때 상기 메모리 영역을 정상 영역으로 판단하고, 상기 결함 셀 개수가 상기 제1 기준 개수 초과일 때 상기 메모리 영역을 상기 결함 영역으로 판단하여 상기 영역 플래그를 결정하는 메모리 칩.
  5. 제2항에 있어서,
    상기 주변부는, 상기 메모리 영역에 상기 라이트 데이터 청크를 라이트한 뒤 상기 메모리 영역으로부터 상기 리드 데이터 청크를 리드하는 메모리 칩.
  6. 제1항에 있어서,
    상기 주변부는, 상기 영역 플래그들에 근거하여 상기 메모리 영역들 중 결함 영역들의 개수인 결함 영역 개수를 결정하고, 상기 결함 영역 개수 및 제2 기준 개수를 비교하여 상기 그룹 플래그를 결정하고,
    상기 제2 기준 개수는, 에러 정정 능력에 근거하여 허용가능한 결함 영역들의 개수인 메모리 칩.
  7. 제6항에 있어서,
    상기 주변부는, 상기 결함 영역 개수가 상기 제2 기준 개수 이하일 때 상기 메모리 영역 그룹을 정상 영역 그룹으로 판단하고, 상기 결함 영역 개수가 상기 제2 기준 개수 초과일 때 상기 메모리 영역 그룹을 결함 영역 그룹으로 판단하여 상기 그룹 플래그를 결정하는 메모리 칩.
  8. 메모리 영역 그룹들 각각은 복수의 메모리 영역들을 포함하고, 상기 메모리 영역 그룹들에서 동시에 액세스가능한 메모리 영역들이 메모리 영역 세트로 그룹핑됨으로써 상기 메모리 영역 그룹들은 복수의 메모리 영역 세트들을 포함하는, 상기 메모리 영역 그룹들; 및
    상기 메모리 영역 세트들에 대해 라이트 동작 및 리드 동작을 수행함으로써 상기 메모리 영역 세트들의 세트 플래그들을 각각 생성하되, 상기 세트 플래그들 각각은 대응하는 메모리 영역 세트가 결함 세트인지 여부를 나타내고, 상기 세트 플래그들에 근거하여 상기 메모리 영역 그룹들의 리패어 필요성을 나타내는 멀티 그룹 플래그를 생성하도록 구성된 주변부를 포함하는 메모리 칩.
  9. 제8항에 있어서,
    상기 주변부는, 상기 메모리 영역 세트의 상기 메모리 영역들을 동시에 액세스함으로써 상기 메모리 영역 세트의 상기 메모리 영역들의 영역 플래그들을 각각 생성하고, 상기 영역 플래그들에 근거하여 상기 메모리 영역 세트의 세트 플래그를 생성하고,
    상기 영역 플래그들 각각은, 대응하는 메모리 영역이 결함 영역인지 여부를 나타내는 메모리 칩.
  10. 제9항에 있어서,
    상기 주변부는, 상기 영역 플래그들에 근거하여 상기 메모리 영역 세트의 상기 메모리 영역들 중 적어도 하나가 상기 결함 영역으로 판단될 때, 상기 메모리 영역 세트를 상기 결함 세트로 판단함으로써 상기 세트 플래그를 결정하는 메모리 칩.
  11. 제9항에 있어서,
    상기 주변부는, 메모리 영역의 라이트 데이터 청크 및 리드 데이터 청크를 비교하여 상기 메모리 영역에 포함된 결함 셀들의 정보를 포함하는 판단 데이터를 생성하고, 상기 판단 데이터에 근거하여 상기 메모리 영역의 결함 셀 개수를 결정하고, 상기 결함 셀 개수 및 제1 기준 개수를 비교하여 상기 메모리 영역의 영역 플래그를 결정하고,
    상기 제1 기준 개수는, 에러 정정 능력에 근거하여 허용가능한 결함 셀들의 개수인 메모리 칩.
  12. 제11항에 있어서,
    상기 주변부는, 상기 메모리 영역에 포함된 메모리 셀의 라이트 비트 및 리드 비트가 상이할 때 상기 메모리 셀이 결함 셀임을 나타내는 판단 비트를 생성하고, 상기 메모리 영역에 포함된 메모리 셀들에 각각 대응하는 판단 비트들을 상기 판단 데이터로서 생성하는 메모리 칩.
  13. 제11항에 있어서,
    상기 주변부는, 상기 결함 셀 개수가 상기 제1 기준 개수 이하일 때 상기 메모리 영역을 정상 영역으로 판단하고, 상기 결함 셀 개수가 상기 제1 기준 개수 초과일 때 상기 메모리 영역을 상기 결함 영역으로 판단하여 상기 영역 플래그를 결정하는 메모리 칩.
  14. 제11항에 있어서,
    상기 주변부는, 상기 메모리 영역에 상기 라이트 데이터 청크를 라이트한 뒤 상기 메모리 영역으로부터 상기 리드 데이터 청크를 리드하는 메모리 칩.
  15. 제8항에 있어서,
    상기 주변부는, 상기 세트 플래그들에 근거하여 상기 메모리 영역 세트들 중 결함 세트들의 개수인 결함 세트 개수를 결정하고, 상기 결함 세트 개수 및 기준 개수를 비교하여 상기 멀티 그룹 플래그를 결정하고,
    상기 기준 개수는, 에러 정정 능력에 근거하여 허용가능한 결함 세트들의 개수인 메모리 칩.
  16. 제15항에 있어서,
    상기 주변부는, 상기 결함 세트 개수가 상기 기준 개수 이하일 때 상기 메모리 영역 그룹들을 정상 영역 그룹들로 판단하고, 상기 결함 세트 개수가 상기 기준 개수 초과일 때 상기 메모리 영역 그룹들을 결함 영역 그룹들로 판단하여 상기 멀티 그룹 플래그를 결정하는 메모리 칩.
  17. 제8항에 있어서,
    상기 메모리 영역 그룹들에 각각 대응하는 리패어 영역들을 더 포함하되,
    상기 리패어 영역들은 리패어 메모리 영역 그룹들을 각각 포함하고,
    상기 메모리 영역 그룹들은 상기 멀티 그룹 플래그에 근거하여 상기 리패어 메모리 영역 그룹들로 각각 대체되는 메모리 칩.
  18. 복수의 메모리 영역들을 포함하는 메모리 영역 그룹; 및
    상기 메모리 영역들에 대해 라이트 동작 및 리드 동작을 수행함으로써 상기 메모리 영역들의 영역 플래그들을 각각 생성하되, 상기 영역 플래그들 각각은 대응하는 메모리 영역이 결함 영역인지 여부를 나타내고, 상기 영역 플래그들에 근거하여 그룹 플래그를 생성하도록 구성된 주변부를 포함하는 메모리 칩; 및
    상기 메모리 칩을 제어하고, 상기 그룹 플래그에 따라 상기 메모리 영역 그룹을 리패어하도록 구성된 테스트 장치를 포함하는 테스트 시스템.
  19. 메모리 영역 그룹들 각각은 복수의 메모리 영역들을 포함하고, 상기 메모리 영역 그룹들에서 동시에 액세스가능한 메모리 영역들이 메모리 영역 세트로 그룹핑됨으로써 상기 메모리 영역 그룹들은 복수의 메모리 영역 세트들을 포함하는, 상기 메모리 영역 그룹들; 및
    상기 메모리 영역 세트들에 대해 라이트 동작 및 리드 동작을 수행함으로써 상기 메모리 영역 세트들의 세트 플래그들을 각각 생성하되, 상기 세트 플래그들 각각은 대응하는 메모리 영역 세트가 결함 세트인지 여부를 나타내고, 상기 세트 플래그들에 근거하여 상기 메모리 영역 그룹들의 리패어 필요성을 나타내는 멀티 그룹 플래그를 생성하도록 구성된 주변부를 포함하는 메모리 칩; 및
    상기 메모리 칩을 제어하고, 상기 멀티 그룹 플래그에 따라 상기 메모리 영역 그룹들을 리패어하도록 구성된 테스트 장치를 포함하는 테스트 시스템.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11461623B2 (en) 2018-10-18 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for defect-tolerant memory-based artificial neural network
KR20210119678A (ko) 2020-03-25 2021-10-06 에스케이하이닉스 주식회사 멀티 칩 패키지 및 그것의 테스트 방법
TWI736252B (zh) * 2020-05-08 2021-08-11 大陸商珠海南北極科技有限公司 記憶體電路及其記憶體修補方法
CN112542208B (zh) * 2020-12-29 2021-10-29 芯天下技术股份有限公司 Sd nand测试方法、装置、存储介质和终端

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100911252B1 (ko) * 2008-12-31 2009-08-06 주식회사 네오셈 메모리 테스트장치 및 방법
US20130301369A1 (en) * 2011-07-20 2013-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for built-in self repair of memory devices using failed bit maps and obvious repairs

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090053960A (ko) * 2006-04-06 2009-05-28 가부시키가이샤 어드밴티스트 시험 장치 및 시험 방법
WO2008099502A1 (ja) * 2007-02-16 2008-08-21 Advantest Corporation 試験装置
JP2012104174A (ja) * 2010-11-08 2012-05-31 Advantest Corp 試験装置
KR20160143014A (ko) 2015-06-04 2016-12-14 에스케이하이닉스 주식회사 메모리 칩 및 이를 포함하는 적층형 반도체 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100911252B1 (ko) * 2008-12-31 2009-08-06 주식회사 네오셈 메모리 테스트장치 및 방법
US20130301369A1 (en) * 2011-07-20 2013-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for built-in self repair of memory devices using failed bit maps and obvious repairs

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