KR20130048999A - 반도체 테스트 장치 및 그의 어드레스 스크램블 생성 방법 - Google Patents

반도체 테스트 장치 및 그의 어드레스 스크램블 생성 방법 Download PDF

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Abstract

반도체 테스트 장치 및 그의 어드레스 스크램블 생성 방법이 개시된다. 본 발명에 따른 반도체 메모리 장치를 테스트하기 위한 어드레스 스크램블 생성 방법은 상기 반도체 메모리 장치의 다수의 메모리 셀에 대한 블록 구조 정보 및 상기 다수의 메모리 셀 각각에 대응하는 논리 어드레스 및 물리 어드레스를 포함하는 어드레스 정보를 수신하는 단계; 상기 어드레스 정보에 기초하여 상기 물리 어드레스 각각에 상응하는 논리 어드레스를 포함하는 어드레스 스크램블 논리식을 생성하는 단계; 및 소정의 알고리즘을 이용하여 상기 생성된 어드레스 스크램블 논리식을 최소화하는 단계를 포함한다.

Description

반도체 테스트 장치 및 그의 어드레스 스크램블 생성 방법{SEMICONDUCTOR TEST DEVICE AND ADDRESS SCRAMBLE GENERATING METHOD THEREOF}
본 발명은 반도체 테스트 장치에 관한 것으로, 보다 구체적으로는 어드레스 스크램블을 자동으로 생성할 수 있는 반도체 테스트 장치 및 그의 어드레스 스크램블 생성 방법에 관한 것이다.
반도체 메모리 장치의 저장 용량 및 동작 속도가 향상됨에 따라 반도체 메모리 장치 내부의 트랜지스터의 수가 증가하고 있기 때문에 반도체 메모리 장치에 대하여 불량이 발생할 가능성 또한 증가하고 있으며, 이러한 불량을 탐지하여 선별하는 것이 중요해지고 있다.
이러한 반도체 메모리 장치의 불량 여부를 테스트하기 위해서는 해당 반도체 메모리 장치의 다수의 메모리 셀에 대하여 데이터를 라이트(write) 한 뒤, 그 메모리 셀 들을 리드(read)하고, 라이트된 데이터와 리드된 데이터가 동일한지 여부를 비교하여 반도체 메모리 장치의 양호 또는 불량을 판단한다.
그러나, 반도체 메모리 장치 내부의 메모리 셀 어레이는 로우 어드레스 및 컬럼 어드레스가 순차적으로 증가하여 배열되는 구조가 아닌 임의의 구조로 배열되어 있기 때문에, 어드레스 스크램블을 구현하기 위한 설비 개선 투자와 인력 투입이 요구된다.
또한, 반도체 메모리 장치를 개발하는데 있어서 특성을 개선하고 면적을 최적화시키기 위해 반도체 메모리 장치에 있어서 메모리 셀 어레이 내의 블록 구조는 복합적이며, 비정형화된 구조를 갖게 되므로, 프로그램을 작성하는데 있어서 휴먼 에러 발생 확률이 높아지고 있다.
한편, 테스트 공정 시 생산성 향상을 위해 메모리 셀의 일부분만을 측정하는 부분 테스트 기법을 이용하여 어드레스 스크램블을 생성하게 되며, 이러한 부분 테스트 기법으로는, 논리 어드레스 및 물리 어드레스를 일대일로 매치(match)시키는 방법과 어드레스 핀별로 논리식을 전개하는 방법이 이용되고 있다.
그러나, 논리 어드레스 및 물리 어드레스를 일대일로 매치시키는 방법은 일부 테스트 장치에 대해서만 제한적으로 사용되며, 어드레스 핀별로 논리식을 전개하는 방법은 논리식이 방대하기 때문에 휴먼 에러(human error)를 발생하고, 컴파일 수행 시간이 지연될 수 있다.
따라서, 어드레스 스크램블이 특정 반도체 테스트 장치에 대해서만 제한되지 않도록 반도체 메모리 장치의 블록 구조에 기초하여 어드레스 스크램블을 생성할 필요가 있다.
따라서, 본 발명이 이루고자 하는 기술적인 과제는 어드레스 스크램블을 자동으로 생성할 수 있는 반도체 테스트 장치 및 그의 어드레스 스크램블 생성 방법을 제공하는 것이다.
본 발명의 실시예에 따른 반도체 메모리 장치를 테스트하기 위한 어드레스 스크램블 생성 방법은, 상기 반도체 메모리 장치의 다수의 메모리 셀에 대한 블록 구조 정보 및 상기 다수의 메모리 셀 각각에 대응하는 논리 어드레스 및 물리 어드레스를 포함하는 어드레스 정보를 수신하는 단계; 상기 어드레스 정보에 기초하여 상기 물리 어드레스 각각에 상응하는 논리 어드레스를 포함하는 어드레스 스크램블 논리식을 생성하는 단계; 및 소정의 알고리즘을 이용하여 상기 생성된 어드레스 스크램블 논리식을 최소화하는 단계를 포함한다.
상기 블록 구조 정보는, 상기 다수의 메모리 셀에 대한 다수의 메모리 블록 각각에 대응하는 크기 정보 및 상기 메모리 블록의 크기 정보에 대응하는 상기 메모리 블록의 시퀀스 정보를 포함한다.
상기 어드레스 스크램블 논리식을 생성하는 단계는, 상기 수신된 어드레스 정보를 16진수로 정렬하는 단계; 상기 정렬된 어드레스 정보에 기초하여 부분 어드레스 영역을 산출하는 단계; 및 상기 부분 어드레스 영역에 포함된 논리 어드레스를 순차적으로 재배열하고, 상기 부분 어드레스 영역에 포함된 물리 어드레스 및 상기 재배열된 논리 어드레스를 2진수로 변환하는 단계를 포함한다.
상기 수신된 어드레스 정보를 16진수로 정렬하는 단계는, 상기 어드레스 정보 및 호스트 인터페이스로부터 입력되는 16진수의 논리 어드레스에 기초하여 상기 물리 어드레스를 16진수로 정렬한다.
상기 부분 어드레스 영역을 산출하는 단계는, 상기 16진수로 정렬된 논리 어드레스 및 물리 어드레스를 포함하는 어드레스 정보를 상기 블록 구조 정보에 기초하여 분할하고, 상기 분할된 어드레스 정보에 대하여 상기 부분 어드레스 영역을 산출한다.
상기 부분 어드레스 영역을 산출하는 단계는, 상기 분할된 어드레스 정보에 상응하는 상기 반도체 메모리 장치의 메모리 블록들 각각에 포함된 다수의 워드 라인 또는 비트 라인들 중 최하위 및 최상위의 적어도 둘 이상의 워드 라인 또는 비트 라인들을 산출한다.
상기 생성된 어드레스 스크램블 논리식을 최소화하는 단계는, 퀸-맥클러스키 알고리즘에 기초하여 상기 어드레스 스크램블 논리식을 최소화한다,
본 발명에 따른 어드레스 스크램블 생성 방법은 컴퓨터로 읽을 수 있는 기록 매체에 저장된 상기 어드레스 스크램블 생성 방법을 실행하기 위한 컴퓨터 프로그램을 실행함으로써 구현될 수 있다.
본 발명의 실시예에 따른 반도체 테스트 장치는, 반도체 메모리 장치의 다수의 메모리 셀에 대한 블록 구조 정보 및 상기 다수의 메모리 셀 각각에 대응하는 논리 어드레스 및 물리 어드레스를 포함하는 어드레스 정보를 수신하고, 상기 블록 구조 정보 및 상기 어드레스 정보에 기초하여 최소화된 어드레스 스크램블 논리식을 자동으로 생성하는 어드레스 스크램블 생성부; 및 상기 생성된 어드레스 스크램블 논리식 및 테스트 프로그램에 기초하여 상기 반도체 메모리 장치의 테스트 동작을 제어하는 컨트롤 유닛을 포함한다.
본 발명의 반도체 테스트 장치 및 그의 어드레스 스크램블 생성 방법에 따르면 반도체 메모리 장치에 따라 서로 다른 메모리 셀 어레이의 블록 구조에 기초하여 어드레스 스크램블을 자동으로 생성할 수 있기 때문에 모든 반도체 메모리 장치에 대해 적용이 가능하다.
또한, 어드레스 스크램블을 자동으로 생성할 수 있기 때문에 휴먼 에러를 방지할 수 있으며, 컴파일 수행 시간을 감소시킬 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템의 개략적인 블록도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 시스템의 개략적인 블록도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 테스트 장치의 개략적인 블록도이다.
도 4는 도 3에 도시된 반도체 메모리 장치에 대응하는 블록 구조 정보 및 어드레스 정보의 일 예를 나타내는 표이다.
도 5는 도 4에 도시된 블록 구조 정보에 기초하여 정형화된 블록 구조 정보의 일 예를 나타내는 표이다.
도 6은 도 4에 도시된 어드레스 정보 및 논리 어드레스에 기초하여 물리 어드레스를 16진수로 정렬한 결과를 나타내는 표이다.
도 7은 도 6에 도시된 어드레스 정보에 기초하여 부분 어드레스 영역을 산출하는 과정을 나타내는 표이다.
도 8은 도 7에 도시된 부분 어드레스 영역에 기초하여 부분 어드레스 스크램블을 생성한 결과를 나타내는 표이다.
도 9는 도 7에 도시된 부분 어드레스 영역에 포함된 논리 어드레스를 재배열하여 2진수로 변환한 결과를 나타내는 표이다.
도 10은 도 3에 도시된 어드레스 스크램블 생성부에 의해 생성된 어드레스 스크램블 논리식을 나타내는 표이다.
도 11a 내지 11b는 도 10에 도시된 어드레스 스크램블 논리식을 최소화하기 위한 방법의 일 예를 나타내는 표이다.
도 12는 도 11a 내지 도 11b에 의해 최소화된 어드레스 스크램블 논리식을 나타내는 표이다.
도 13은 본 발명의 일 실시예에 따른 어드레스 스크램블 생성 방법을 설명하기 위한 흐름도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기구성 요소들은 상기용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템(10)의 개략적인 블록도이다. 본 발명의 일 실시예에 따른 전자 시스템(10)은 메모리 시스템(100) 및 호스트(20)를 포함한다. 메모리 시스템(100)은 컨트롤러(300) 및 반도체 메모리 장치(200)를 포함할 수 있다.
호스트(20)는 PCI-E(peripheral component interconnect - express), ATA(Advanced Technology Attachment), SATA(serial ATA), PATA(parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(100)과 통신할 수 있다. 그러나, 호스트(20)와 메모리 시스템(100)간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(multi-media card), ESDI(enhanced small disk interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
본 발명의 실시예에 따른 전자 시스템(10)은 모바일 기기, 노트북, 데스크 톱 컴퓨터 등의 시스템일 수 있으나, 이에 한정되지 않는다.
컨트롤러(300)는 메모리 시스템(100)의 동작을 전반적으로 제어하며, 또한 호스트(20)와 반도체 메모리 장치(200) 간의 제반 데이터 교환을 제어한다. 예컨대, 컨트롤러(300)는 호스트(20)의 요청에 따라 반도체 메모리 장치(200)를 제어하여 데이터를 쓰거나 데이터를 독출한다. 또한, 컨트롤러(300)는 반도체 메모리 장치(200)를 제어하기 위한 커맨드들을 인가하여, 반도체 메모리 장치(200)의 동작을 제어한다.
반도체 메모리 장치(200)는 본 발명의 일 실시예에 따라 생성된 어드레스 스크램블에 기초하여 테스트 동작이 수행될 수 있는 반도체 장치를 의미하는 것으로서, 휘발성 메모리 장치 또는 비휘발성 메모리 장치를 포함할 수 있다.
휘발성 메모리 장치는 DRAM(dynamic random access memory), SRAM (Static Random Access Memory), T-RAM(Thyristor RAM), Z-RAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)을 포함한다.
비휘발성 메모리 장치는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리, Ferroelectric RAM(FeRAM or FRAM), Magnetoresistive Random Access Memory (MRAM), Phase-change memory(PRAM), Resistive random-access memory (RRAM), 또는 Nano-RAM(NRAM)을 포함한다.
본 명세서에서는 반도체 메모리 장치(200)가 다수의 메모리 셀들이 로우(row) 방향과 컬럼(column) 방향으로 배열되어 있는 메모리 셀 어레이(미도시)를 포함하는 DRAM인 경우를 예로 들어 설명하나, 본 발명의 기술적 사상은 휘발성 메모리 장치 또는 비휘발성 메모리 장치에 적용될 수 있다.
도 1에서는 컨트롤러(300)가 하나의 반도체 메모리 장치(200)를 제어하도록 구성된 메모리 시스템(100)의 예를 도시하고 있지만, 하나 이상의 반도체 메모리 장치들을 포함하는 메모리 시스템(100)을 구성할 수도 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 시스템(100)의 개략적인 블록도이다. 본 발명에서는 컨트롤러(300)에 대응되는 하나의 반도체 메모리 장치(200)만을 예로 들어 설명한다. 도 2를 참조하면, 컨트롤러(300)는 호스트(20)의 요청에 기초하여 데이터(DQ) 핀을 통해 반도체 메모리 장치(200)로 데이터를 입력하거나 반도체 메모리 장치(200)로부터 데이터를 출력한다.
컨트롤러(300)는 반도체 메모리 장치(200)의 액티브 동작을 위한 커맨드(CMD)와 함께 어드레스 신호(ADD)를 인가하고, 라이트(write) 동작 및 리드(read) 동작을 위한 커맨드(CMD)와 함께 어드레스 신호(ADD)를 인가하며, 리프레시 동작을 위한 커맨드(CMD)와 함께 어드레스 신호(ADD)를 인가하는 동작을 연속적으로 수행한다.
이때, 반도체 메모리 장치(200)에 포함된 다수의 메모리 셀 들의 상태가 양호한지 여부를 판단하기 위해 반도체 메모리 장치(200)에 대한 테스트 동작을 수행할 수 있다. 이를 위한, 반도체 테스트 장치(400)의 일 예가 도 3에 도시되어 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 테스트 장치(400)의 개략적인 블록도이다. 도 3을 참조하면, 반도체 테스트 장치(400)는 호스트 인터페이스(410), 어드레스 스크램블 생성부(430), 컨트롤 유닛(450) 및 판단부(470)를 포함한다.
호스트 인터페이스(410)는 반도체 메모리 장치(200)의 테스트 동작 시, 호스트(20)로부터 입력되는 테스트 프로그램, 반도체 메모리 장치(200)에 대응하는 블록 구조 정보 및 어드레스 정보를 수신한다. 호스트 인터페이스(410)는 테스트 프로그램을 컨트롤 유닛(450)으로 전송하고, 블록 구조 정보 및 어드레스 정보를 어드레스 스크램블 생성부(430)로 전송한다.
어드레스 스크램블 생성부(430)는 호스트 인터페이스(410)로부터 전송되는 블록 구조 정보 및 어드레스 정보에 기초하여 최소화된 어드레스 스크램블을 자동으로 생성하고, 생성된 어드레스 스크램블을 컨트롤 유닛(450)으로 출력할 수 있다. 이러한 어드레스 스크램블 생성부(430)의 동작에 대해서는 상세히 후술하기로 한다.
컨트롤 유닛(450)은 호스트 인터페이스(410)로부터 전송된 테스트 프로그램에 기초하여 반도체 메모리 장치(200)의 테스트 동작을 수행하게 된다.
컨트롤 유닛(450)은 테스트 프로그램에 포함된 논리 어드레스 정보에 기초하여 데이터(DQ) 및 커맨드(CMD)를 반도체 메모리 장치(200)로 인가한다. 이때, 컨트롤 유닛(450)은 어드레스 스크램블 생성부(430)로부터 출력되는 어드레스 스크램블을 어드레스 신호(ADD)로써 반도체 메모리 장치(200)로 인가할 수 있다.
또한, 컨트롤 유닛(450)은 반도체 메모리 장치(200)로 인가되는 데이터(DQ)를 기준 데이터로써 판단부(470)로 출력할 수 있다.
판단부(470)는 반도체 메모리 장치(200)로부터 출력되는 데이터가 상기 기준 데이터와 동일한지 여부를 판단하고, 판단 결과를 호스트 인터페이스(410)로 출력한다.
이때, 컨트롤 유닛(450)은 반도체 메모리 장치(200)의 테스트 동작을 제어하기 위한 기능뿐만 아니라 도 1 내지 도 2에 도시된 컨트롤러(300)의 기능 또한 수행할 수도 있다.
또한, 도 3에서는 반도체 테스트 장치(400)가 하나의 반도체 메모리 장치(200)에 대한 테스트 동작을 수행하는 예를 도시하였으나, 이에 한정되지 않으며, 반도체 테스트 장치(400)는 적어도 하나 이상의 반도체 메모리 장치들에 대한 테스트 동작을 수행할 수도 있다.
도 4는 도 3에 도시된 반도체 메모리 장치(200)에 대응하는 블록 구조 정보 및 어드레스 정보의 일 예를 나타내는 표이다. 도 4 (a)는 반도체 메모리 장치(200)에 대응하는 블록 구조 정보를 나타내며, 도 4 (b)는 반도체 메모리 장치(200)에 대응하는 어드레스 정보를 나타낸다.
도 4 (a)를 참조하면, 반도체 메모리 장치(200)는 다수의 메모리 셀들이 배열되어 있는 메모리 셀 어레이(미도시)를 구비할 수 있으며, 메모리 셀 어레이는 4개의 메모리 뱅크(예컨대, 제1 메모리 뱅크 내지 제4 메모리 뱅크)를 가질 수 있다. 4개의 메모리 뱅크 각각은 다수의 메모리 블록으로 구성될 수 있으며, 각 메모리 블록의 크기는 동일하지 않을 수 있다.
즉, 반도체 메모리 장치(200)의 블록 구조 정보는 다수의 메모리 블록(L0 내지 L19 및 R0 내지 R19) 각각에 대응하는 크기 정보 및 각 블록의 크기에 대응하는 로우 어드레스(x-address) 정보를 포함할 수 있다. 이를 참고하여 정형화된 블록 구조 정보가 도 5에 도시되어 있다.
도 5는 도 4에 도시된 블록 구조 정보에 기초하여 정형화된 블록 구조 정보의 일 예를 나타내는 표이다. 도 5에 도시된 바와 같이, 반도체 메모리 장치(200)의 설계자는 도 4 (a)에 도시된 반도체 메모리 장치(200)에 대응하는 블록 구조 정보를 정형화할 수 있다.
예컨대, 반도체 메모리 장치(200)의 하나의 메모리 뱅크에 포함된 블록 구조 정보는 16진수인 '1A0'의 크기를 갖는 블록 및 '180'의 크기를 갖는 블록들이 '1A0-1A0-180-1A0-1A0'의 시퀀스로 구성되어 있음을 나타내도록 정형화시킬 수 있다.
다시 도 4 (b)를 참조하면, 반도체 메모리 장치(200)의 어드레스 정보는 반도체 메모리 장치(200)의 다수의 메모리 셀에 대한 로우 어드레스(x-address) 및 컬럼 어드레스(y-address) 각각의 논리 어드레스에 대응하는 물리 어드레스 정보를 포함할 수 있다.
이때, 논리 어드레스는 반도체 메모리 장치(200) 외부에서 사용되는 어드레스를 의미하며, 물리 어드레스는 반도체 메모리 장치(200) 내부에서 사용되는 어드레스를 의미하는 것일 수 있다.
즉, 반도체 메모리 장치(200)의 설계자는 반도체 메모리 장치(200)에 대응하는 블록 구조 정보 및 어드레스 정보를 호스트 인터페이스(410)를 통해 어드레스 스크램블 생성부(430)로 제공할 수 있다. 또한, 반도체 메모리 장치(200)의 설계자는 반도체 메모리 장치(200)의 정형화된 블록 구조 정보를 어드레스 스크램블 생성부(430)로 제공할 수 있게 된다.
도 4 내지 도 5에 도시된 블록 구조 정보 및 어드레스 정보는 반도체 메모리 장치의 구성에 따라 다르게 제공될 수 있다.
본 발명의 일 실시예에서는 160개의 메모리 블록을 포함하는 반도체 메모리 장치(200)에 대하여, 로우 어드레스(X-address)에 대응하는 어드레스 스크램블 생성 방법을 예로 들어 설명한다.
도 6은 도 4에 도시된 어드레스 정보 및 논리 어드레스에 기초하여 물리 어드레스를 16진수로 정렬한 결과를 나타내는 표이다. 도 1 내지 도 6을 참조하면, 어드레스 스크램블 생성부(430)는 반도체 메모리 장치(200)에 대응하는 어드레스 정보 및 호스트 인터페이스(410)로부터 입력되는 16진수의 논리 어드레스에 기초하여 물리 어드레스를 16진수로 정렬할 수 있다.
이때, 어드레스 정보에 포함된 로우 어드레스(X-address)에 대응하는 물리 어드레스는, 도 4 (b)에 도시된 어드레스 정보에 포함된 메모리 셀 어드레스 정보(X0 내지 X13)에 뱅크 어드레스 정보(X14 내지 X15)를 더 포함할 수 있다.
다시 도 6을 참조하면, 어드레스 스크램블 생성부(430)는 호스트 인터페이스(410)로부터 입력된 16진수의 논리 어드레스를 2진수로 변환한 결과에 따른 16 비트(bit) 값들을 Q0 내지 Q15으로 간주하고, Q0 내지 Q15을 어드레스 정보에 적용한 결과에 따라 16진수의 물리 어드레스를 생성할 수 있다.
예컨대, 논리 어드레스 '000F'에 어드레스 정보를 적용하게 되면, Q0가 '1'인 경우 X0 또한 '1'이 되고, Q1 및 Q2가 '1'인 경우 X1은 '0'이 되며, 이러한 과정에 따라 Q15까지 연산을 수행하게 되면, 논리 어드레스인 '000F'에 대응하는 물리 어드레스는 '000D'로 생성될 수 있다.
도 7은 도 6에 도시된 어드레스 정보에 기초하여 부분 어드레스 영역을 산출하는 과정을 나타내는 표이고, 도 8은 도 7에 도시된 부분 어드레스 영역에 기초하여 부분 어드레스 스크램블을 생성한 결과를 나타내는 표이다. 도 7에 도시된 바와 같이, 어드레스 스크램블 생성부(430)는 16진수로 정렬된 물리 어드레스 및 논리 어드레스를 포함하는 어드레스 정보를 호스트 인터페이스(410)로부터 입력된 반도체 메모리 장치(200)에 대응하는 블록 구조 정보에 기초하여 분할할 수 있다.
또한, 어드레스 스크램블 생성부(430)는 분할된 메모리 블록들 각각에 포함된 다수의 워드 라인들 중 최하위 및 최상위의 2개의 워드 라인들을 부분 어드레스 영역으로써 산출할 수 있다.
예컨대, 16진수로 정렬된 물리 어드레스 및 논리 어드레스들은 '1A0-1A0-180-1A0-1A0'의 시퀀스를 갖는 160개의 메모리 블록(Block 0 내지 Block 159)에 기초하여 분할될 수 있다. 이때, 메모리 블록별로 분할된 어드레스 정보에서 최하위 및 최상위의 2개의 워드 라인들만을 산출할 수 있게 된다.
도 7에서는 부분 어드레스 영역이 각 메모리 블록의 최하위 및 최상위 2개의 워드 라인에 의해서만 산출되는 예를 도시하였으나, 이에 한정되지 않는다. 예컨대, 부분 어드레스 영역은 적어도 2개 이상의 워드 라인 또는 비트 라인들에 대해서 산출되도록 구현될 수도 있다.
즉, 도 8에 도시된 바와 같이, 부분 어드레스 영역에 포함된 논리 어드레스에 대응하는 물리 어드레스들을 순차적으로 나열한 결과, 일대일 형태의 부분 어드레스 스크램블이 생성될 수 있다. 그러나, 상기와 같은 일대일 형태의 부분 어드레스 스크램블이 사용될 수 있는 테스트 컨트롤러는 한정될 수 있다. 이를 위해, 모든 테스트 컨트롤러에 적용될 수 있도록 추가적인 변환 과정을 수행할 필요가 있다.
도 9는 도 7에 도시된 부분 어드레스 영역에 포함된 논리 어드레스를 재배열하여 2진수로 변환한 결과를 나타내는 표이고, 도 10은 도 3에 도시된 어드레스 스크램블 생성부에 의해 생성된 어드레스 스크램블 논리식을 나타내는 표이다. 도 9에 도시된 바와 같이, 어드레스 스크램블 생성부(430)는 도 7에서 산출된 부분 어드레스 영역에 포함된 논리 어드레스들을 순차적으로 재배열한다.
어드레스 스크램블 생성부(430)는 산출된 부분 어드레스 영역에 포함된 물리 어드레스 및 재배열된 논리 어드레스를 2진수로 변환할 수 있다. 이때, 물리 어드레스들 각각에 대응하는 비트들은 X15 내지 X0로 나타내고, 논리 어드레스들 각각에 대응하는 비트들은 AX15 내지 AX0로 나타낼 수 있다.
다음으로, 어드레스 스크램블 생성부(430)는 물리 어드레스의 16 비트들 각각에 대응하는 논리 어드레스들을 나열함으로써 어드레스 스크램블 논리식을 생성할 수 있다.
예컨대, 도 9 내지 도 10에 도시된 바와 같이, 2진수로 변환된 물리 어드레스 및 논리 어드레스에 기초하여 물리 어드레스의 16 비트 중 1 비트인 X15가 '1'인 경우 그에 대응하는 논리 어드레스들을 나열할 수 있다. 이러한 방법으로, 물리 어드레스인 X15 내지 X0 각각에 대응하는 논리 어드레스들을 산출함으로써 반도체 메모리 장치(200)의 다수의 메모리 셀 중 하나의 메모리 셀에 대응하는 어드레스 스크램블 논리식을 생성할 수 있게 된다.
그러나, 최종적으로 생성된 어드레스 스크램블 논리식에 의하면, X15 내지 X0의 16 비트로 구성된 물리 어드레스 중 X15에 대응하는 1 비트만이 도 10에 도시된 바와 같은 복잡한 논리식으로 구성되므로, 생성된 어드레스 스크램블 논리식은 컴파일을 수행하는데 있어서 많은 시간을 필요로 하게 된다. 따라서, 어드레스 스크램블 논리식을 최소화할 필요가 있다.
도 11a 내지 11b는 도 10에 도시된 어드레스 스크램블 논리식을 최소화하기 위한 방법의 일 예를 나타내는 표이고, 도 12는 도 11a 내지 도 11b에 의해 최소화된 어드레스 스크램블 논리식을 나타내는 표이다. 도 11a 내지 도 11b에서는 물리 어드레스 및 논리 어드레스가 4 비트로 구성된 경우를 예로 들어 설명하나, 도 10에 도시된 16 비트의 물리 어드레스 및 논리 어드레스에 적용될 수 있다.
도 11a에 도시된 바와 같이, 물리 어드레스의 X0가 '1'인 경우의 논리 어드레스가 '0001', '0011', '0110', '0111', '1000', '1001' 및 '1011'이라고 가정하면, 어드레스 스크램블 논리식은 X0 = A'B'C'D + A'B'CD + A'BCD' + A'BCD + AB'C'D' + AB'C'D + AB'CD가 된다. 어드레스 스크램블 생성부(430)는 상기 최소항들을 10진수로 변환하여 X0 = m1 + m3 + m6 + m7 + m8 + m9 + m11으로 나타낼 수 있다.
어드레스 스크램블 생성부(430)는 최소항들을 다시 2진수로 변환하고, 2진수로 변환된 최소항들에 포함된 '1'의 개수를 카운트하며, 카운트된 '1'의 개수에 따라 그룹을 분할한다. 이때, 분할된 그룹들 중 인접한 그룹 간에 한자리만이 서로 다른 최소항들을 반복적으로 조합하게 되면, 최종적으로 조합되지 않는 최소항들에 의해 PI(Prime Implicant)가 산출될 수 있다.
즉, PI는 어드레스 스크램블 논리식을 나타내기 위해 필요한 최소항들을 의미하며, 산출된 PI에 의한 어드레스 스크램블 논리식은 X0 = A'B'C'D + A'B'CD + A'BCD' + A'BCD + AB'C'D' + AB'C'D + AB'CD에서 X0 = AB'C' + A'CD + A'BC + B'D로 최소화될 수 있다.
이때, PI는 최소항들끼리 일대일로 비교한 결과에 기초하여 산출된 것으로 두 개 이상의 PI의 조합에 의해 생략 가능한 PI가 존재할 가능성이 있으므로, PI에 의해 최소화된 어드레스 스크램블 논리식을 한번 더 수행할 필요가 있다.
이를 위해, 산출된 PI 및 초기의 어드레스 스크램블 논리식에 포함된 최소항들을 나열하고, PI가 포함하고 있는 최소항들을 표시한다. 표시된 최소항들 중에서 한 개의 PI에만 포함되는 최소항을 검출하고, 검출 결과에 대응하는 최소항을 포함하고 있는 PI가 EPI(Essential Prime Implicant)로써 산출될 수 있다.
이때, 산출된 EPI에 포함되지 않는 최소항이 존재하는 경우 상기 최소항을 포함하는 PI들 각각에 포함된 최소항의 개수가 최소인 PI를 추가적인 EPI로 산출할 수 있다. 즉, EPI로 산출되지 않은 PI들은 최소화된 어드레스 스크램블 논리식을 생성하는데 있어서 생략 가능하게 된다.
예컨대, 도 11b에 도시된 바와 같이, 최소항인 1은 m(1, 3, 9, 11)에만 포함되어 있고, 최소항인 6은 m(6, 7)에만 포함되어 있고, 최소항인 8은 m(8, 9)에만 포함되어 있으며, 최소항인 11은 m(1, 3, 9, 11)에만 포함되어 있으므로, m(6, 7), m(8, 9) 및 m(1, 3, 9, 11)은 EPI임을 판단할 수 있다. 그러나, m(3, 7)에 포함된 최소항인 3과 7은 각각이 m(1, 3, 9, 11) 및 m(6, 7)에도 포함되어 있으므로, 생략할 수 있다.
즉, EPI를 이용하여 최소화된 어드레스 스크램블 논리식을 구현하면 X0 = AB'C'+ A'BC + B'D가 생성되며, PI만을 이용하여 생성된 어드레스 스크램블 논리식보다 더욱 최소화된 어드레스 스크램블 논리식을 생성할 수 있게 된다.
따라서, 도 10에 도시된 어드레스 스크램블 논리식에, 도 11a 내지 도 11b에 도시된 방법을 적용하면, 도 12에 도시된 바와 같이 최소화된 어드레스 스크램블 논리식을 생성할 수 있게 된다.
도 11a 내지 도 11b에서는 어드레스 스크램블 논리식이 퀸-맥클러스키 알고리즘에 의해 최소화되는 예를 도시하였으나, 이에 한정되지 않는다.
도 13은 본 발명의 일 실시예에 따른 어드레스 스크램블 생성 방법을 설명하기 위한 흐름도이다. 도 1 내지 도 13을 참조하면, 어드레스 스크램블 생성부(430)는 호스트 인터페이스(410)로부터 입력되는 반도체 메모리 장치(200)에 대응하는 블록 구조 정보 및 어드레스 정보를 수신한다(S10).
어드레스 스크램블 생성부(40)는 어드레스 정보 및 호스트 인터페이스(410)로부터 입력되는 16진수의 논리 어드레스에 기초하여 물리 어드레스를 16진수로 정렬한다(S20).
어드레스 스크램블 생성부(430)는 16진수로 정렬된 어드레스 정보에 기초하여 부분 어드레스 영역을 산출하고(S30), 부분 어드레스 영역에 포함된 논리 어드레스를 순차적으로 재배열하며, 부분 어드레스 영역에 포함된 물리 어드레스 및 재배열된 논리 어드레스를 2진수로 변환한다(S40).
다음으로, 어드레스 스크램블 생성부(430)는 2진수로 변환된 어드레스 정보에 기초하여 물리 어드레스 각각에 상응하는 논리 어드레스들을 포함하는 어드레스 스크램블 논리식을 생성하고(S50), 소정의 알고리즘을 이용하여 생성된 어드레스 스크램블 논리식을 최소화한다(S60).
따라서, 어드레스 스크램블 생성부(430)는 호스트(20)로부터 입력되는 블록 구조 정보 및 어드레스 정보에 기초하여 반도체 메모리 장치(200)에 대응하는 어드레스 스크램블을 자동으로 생성할 수 있게 된다. 또한, 어드레스 스크램블 생성부(430)는 생성된 어드레스 스크램블 논리식을 최소화하여 이를 컴파일하기 위한 수행시간을 단축할 수 있게 된다.
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.
컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있다.
또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 전자 시스템
20: 호스트
100: 메모리 시스템
200: 반도체 메모리 장치
300: 메모리 컨트롤러
400: 반도체 테스트 장치
410: 호스트 인터페이스
430: 어드레스 스크램블 생성부
450: 컨트롤 유닛
470: 판단부

Claims (10)

  1. 반도체 메모리 장치를 테스트하기 위한 어드레스 스크램블을 생성하는 방법에 있어서,
    상기 반도체 메모리 장치의 다수의 메모리 셀에 대한 블록 구조 정보 및 상기 다수의 메모리 셀 각각에 대응하는 논리 어드레스 및 물리 어드레스를 포함하는 어드레스 정보를 수신하는 단계;
    상기 어드레스 정보에 기초하여 상기 물리 어드레스 각각에 상응하는 논리 어드레스를 포함하는 어드레스 스크램블 논리식을 생성하는 단계; 및
    소정의 알고리즘을 이용하여 상기 생성된 어드레스 스크램블 논리식을 최소화하는 단계를 포함하는 어드레스 스크램블 생성 방법.
  2. 제1항에 있어서, 상기 블록 구조 정보는,
    상기 다수의 메모리 셀에 대한 다수의 메모리 블록 각각에 대응하는 크기 정보 및 상기 메모리 블록의 크기 정보에 대응하는 상기 메모리 블록의 시퀀스 정보를 포함하는 어드레스 스크램블 생성 방법.
  3. 제2항에 있어서, 상기 어드레스 스크램블 논리식을 생성하는 단계는,
    상기 수신된 어드레스 정보를 16진수로 정렬하는 단계;
    상기 정렬된 어드레스 정보에 기초하여 부분 어드레스 영역을 산출하는 단계; 및
    상기 부분 어드레스 영역에 포함된 논리 어드레스를 순차적으로 재배열하고, 상기 부분 어드레스 영역에 포함된 물리 어드레스 및 상기 재배열된 논리 어드레스를 2진수로 변환하는 단계를 포함하는 어드레스 스크램블 생성 방법.
  4. 제3항에 있어서, 상기 수신된 어드레스 정보를 16진수로 정렬하는 단계는,
    상기 어드레스 정보 및 호스트 인터페이스로부터 입력되는 16진수의 논리 어드레스에 기초하여 상기 물리 어드레스를 16진수로 정렬하는 어드레스 스크램블 생성 방법.
  5. 제4항에 있어서, 상기 부분 어드레스 영역을 산출하는 단계는,
    상기 16진수로 정렬된 논리 어드레스 및 물리 어드레스를 포함하는 어드레스 정보를 상기 블록 구조 정보에 기초하여 분할하고, 상기 분할된 어드레스 정보에 대하여 상기 부분 어드레스 영역을 산출하는 어드레스 스크램블 생성 방법.
  6. 제5항에 있어서, 상기 부분 어드레스 영역을 산출하는 단계는,
    상기 분할된 어드레스 정보에 상응하는 상기 반도체 메모리 장치의 메모리 블록들 각각에 포함된 다수의 워드 라인 또는 비트 라인들 중 최하위 및 최상위의 적어도 둘 이상의 워드 라인 또는 비트 라인들을 산출하는 어드레스 스크램블 생성 방법.
  7. 제6항에 있어서, 상기 생성된 어드레스 스크램블 논리식을 최소화하는 단계는,
    퀸-맥클러스키 알고리즘에 기초하여 상기 어드레스 스크램블 논리식을 최소화하는 어드레스 스크램블 생성 방법.
  8. 제1항 내지 제7항 중 어느 하나의 항에 기재된 어드레스 스크램블 생성 방법을 실행하기 위한 코드를 저장하는 컴퓨터로 읽을 수 있는 기록 매체.
  9. 반도체 메모리 장치의 다수의 메모리 셀에 대한 블록 구조 정보 및 상기 다수의 메모리 셀 각각에 대응하는 논리 어드레스 및 물리 어드레스를 포함하는 어드레스 정보를 수신하고, 상기 블록 구조 정보 및 상기 어드레스 정보에 기초하여 최소화된 어드레스 스크램블 논리식을 자동으로 생성하는 어드레스 스크램블 생성부; 및
    상기 생성된 어드레스 스크램블 논리식 및 테스트 프로그램에 기초하여 상기 반도체 메모리 장치의 테스트 동작을 제어하는 컨트롤 유닛을 포함하는 반도체 테스트 장치.
  10. 제9항에 있어서, 상기 컨트롤 유닛은,
    상기 반도체 메모리 장치의 테스트 동작 시 상기 반도체 메모리 장치로 인가되는 데이터를 출력하며,
    상기 출력되는 데이터가 상기 반도체 메모리 장치로부터 출력되는 데이터와 동일한지 여부를 판단하고, 판단 결과를 출력하는 판단부를 더 포함하는 반도체 테스트 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190124578A (ko) * 2018-04-26 2019-11-05 에스케이하이닉스 주식회사 반도체 집적 회로 장치 및 이를 포함하는 반도체 메모리 시스템

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170023439A (ko) 2015-08-24 2017-03-06 삼성전자주식회사 메모리 테스트 시스템 및 메모리 시스템
KR102672295B1 (ko) * 2016-10-27 2024-06-04 에스케이하이닉스 주식회사 리프레시 제어 장치
KR20180134120A (ko) * 2017-06-08 2018-12-18 에스케이하이닉스 주식회사 반도체시스템
CN111599401B (zh) * 2019-02-20 2023-11-14 爱思开海力士有限公司 能够对地址进行加扰的半导体系统
CN114764511B (zh) * 2021-01-15 2024-11-01 瑞昱半导体股份有限公司 具有地址加扰机制的存储器存取装置及其存储器存取方法
CN117612592B (zh) * 2024-01-23 2024-04-26 悦芯科技股份有限公司 一种用于存储芯片测试机向量产生器的突发扰码系统

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63177235A (ja) * 1987-01-19 1988-07-21 Fujitsu Ltd 多次元アクセスメモリ
JPH07282599A (ja) 1994-04-07 1995-10-27 Hitachi Ltd 半導体記憶装置
US5720031A (en) * 1995-12-04 1998-02-17 Micron Technology, Inc. Method and apparatus for testing memory devices and displaying results of such tests
US5844914A (en) * 1996-05-15 1998-12-01 Samsung Electronics, Co. Ltd. Test circuit and method for refresh and descrambling in an integrated memory circuit
JP2000163990A (ja) 1998-11-24 2000-06-16 Matsushita Electric Ind Co Ltd 半導体記憶装置
US6748480B2 (en) * 1999-12-27 2004-06-08 Gregory V. Chudnovsky Multi-bank, fault-tolerant, high-performance memory addressing system and method
US7085748B2 (en) * 2001-02-16 2006-08-01 International Business Machines Corporation Hyper-arc consistency in a contraint satisfaction network
DE10337854A1 (de) * 2003-08-18 2005-03-31 Infineon Technologies Ag Integrierter Speicher mit einer Testschaltung zum Funktionstest des Speichers
KR100540506B1 (ko) * 2004-08-03 2006-01-11 주식회사 유니테스트 메모리 소자 테스트를 위한 알고리즘 패턴 생성기 및 이를이용한 메모리 테스터
JP4632732B2 (ja) * 2004-09-27 2011-02-16 パナソニック株式会社 半導体記憶装置
US7434119B2 (en) * 2005-03-07 2008-10-07 Arm Limited Method and apparatus for memory self testing
US7493467B2 (en) * 2005-12-16 2009-02-17 Intel Corporation Address scrambling to simplify memory controller's address output multiplexer
US8245109B2 (en) * 2006-03-31 2012-08-14 Hewlett-Packard Development Company, L.P. Error checking and correction (ECC) system and method
KR20070107415A (ko) 2006-05-03 2007-11-07 주식회사 하이닉스반도체 반도체 메모리 소자의 데이터 스크램블 및 메모리 블럭선택 회로
IL187046A0 (en) * 2007-10-30 2008-02-09 Sandisk Il Ltd Memory randomization for protection against side channel attacks
KR101440107B1 (ko) * 2008-01-28 2014-09-12 삼성전자주식회사 다중 코어 시스템에서 접근 시간에 기초한 메모리 관리방법 및 장치
KR101196492B1 (ko) * 2008-05-21 2012-11-01 가부시키가이샤 어드밴티스트 패턴 발생기
EP2529374A4 (en) * 2010-01-28 2014-04-02 Hewlett Packard Development Co MEMORY ACCESS METHODS AND APPARATUS

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190124578A (ko) * 2018-04-26 2019-11-05 에스케이하이닉스 주식회사 반도체 집적 회로 장치 및 이를 포함하는 반도체 메모리 시스템

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