KR101861647B1 - 메모리 시스템 및 그 리프레시 제어 방법 - Google Patents

메모리 시스템 및 그 리프레시 제어 방법 Download PDF

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Abstract

메모리 시스템 및 그 리프레시 제어 방법이 개시된다. 본 발명에 따른 메모리 시스템은 다수의 메모리 셀을 포함하는 반도체 메모리 장치; 및 상기 반도체 메모리 장치에 저장된 리프레시 특성 정보를 검색하기 위한 스페셜 커맨드를 발생하고, 상기 반도체 메모리 장치의 리프레시 동작을 제어하는 메모리 컨트롤러를 포함하며, 상기 반도체 메모리 장치는 상기 메모리 컨트롤러로부터 발생된 스페셜 커맨드에 응답하여 상기 리프레시 특성 정보를 상기 메모리 컨트롤러로 출력한다.

Description

메모리 시스템 및 그 리프레시 제어 방법{MEMORY SYSTEM AND REFRESH CONTROL METHOD THEREOF}
본 발명은 메모리 시스템 및 그 리프레시 제어 방법에 관한 것으로, 보다 상세하게는 메모리 시스템의 성능을 향상시킬 수 있는 메모리 시스템 및 그 리프레시 제어 방법에 관한 것이다.
최근 스마트 폰 등을 포함하는 모바일 전자 제품에서 대용량 DRAM의 수요가 존재한다. 일반적으로, DRAM과 같은 반도체 메모리 장치는 메모리 셀에 저장된 데이터가 누설전류에 의하여 변경될 수 있다. 따라서, 메모리 셀에 저장된 데이터를 주기적으로 재충전하기 위하여 리프레시(Refresh) 동작이 요구된다.
또한, 반도체 메모리 장치를 포함하는 메모리 시스템의 발달로, 하나의 모듈이나 메모리 시스템에 포함되는 반도체 메모리 장치의 수는 점점 증가하는 추세에 있다.
이때, 메모리 시스템을 구성하는 다수의 반도체 메모리 장치들 각각에 대한 리프레시 동작을 수행하는데 있어서, 다수의 반도체 메모리 장치들의 리프레시 특성이 서로 다르더라도 동일한 리프레시 동작을 수행하게 된다. 즉, 다수의 반도체 메모리 장치에 포함된 다수의 메모리 셀들 중에서 워스트 셀에 대한 리프레시 특성에 기초하여 다수의 반도체 메모리 장치들에 대한 리프레시 동작을 수행하게 되므로 리프레시 특성이 좋은 반도체 메모리 장치들에 대해서도 리프레시 주기가 필요 이상으로 빠르게 되면 전력 소모가 증가하는 문제가 발생할 수 있다.
따라서, 다수의 반도체 메모리 장치들에 따라 다른 리프레시 특성으로 리프레시 동작을 수행하여 메모리 시스템의 성능을 향상시킬 필요가 있다.
따라서, 본 발명이 이루고자 하는 기술적인 과제는 메모리 시스템의 성능을 향상시킬 수 있는 메모리 시스템 및 그 리프레시 제어 방법을 제공하는 것이다.
본 발명의 실시예에 따른 메모리 시스템은 다수의 메모리 셀을 포함하는 반도체 메모리 장치; 및 상기 반도체 메모리 장치에 저장된 리프레시 특성 정보를 검색하기 위한 스페셜 커맨드를 발생하고, 상기 반도체 메모리 장치의 리프레시 동작을 제어하는 메모리 컨트롤러를 포함하며, 상기 반도체 메모리 장치는 상기 메모리 컨트롤러로부터 발생된 스페셜 커맨드에 응답하여 상기 리프레시 특성 정보를 상기 메모리 컨트롤러로 출력할 수 있다.
또한, 상기 메모리 컨트롤러는, 상기 반도체 메모리 장치의 동작을 제어하기 위한 커맨드를 발생하기 이전에 상기 반도체 메모리 장치에 대응되는 리프레시 특성 정보를 검색하기 위한 스페셜 커맨드를 발생하는 커맨드 발생부; 상기 반도체 메모리 장치로부터 출력된 상기 리프레시 특성 정보를 임시로 저장하는 메모리 레지스터 저장부; 상기 커맨드 발생부에 의한 리프레시 커맨드에 응답하여 상기 리프레시 특성 정보에 대응되는 리프레시 펄스를 생성하여 출력하는 펄스 생성부; 및 상기 리프레시 펄스에 응답하여 상기 다수의 메모리 셀 중 리프레시 동작의 대상이 되는 워드 라인을 선택하기 위한 로우 어드레스를 순차적으로 발생하는 어드레스 카운터를 포함할 수 있다.
또한, 상기 반도체 메모리 장치는, 일정 영역별로 그룹화된 리프레시 주기에 대하여, 상기 반도체 메모리 장치에 대응되는 리프레시 주기를 미리 설정된 비트값 형태로 저장하는 스페셜 레지스터를 더 포함할 수 있다.
또한, 상기 스페셜 레지스터는, 상기 커맨드 발생부로부터 인가되는 상기 스페셜 커맨드에 응답하여 상기 비트값 형태로 저장된 반도체 메모리 장치에 대응되는 리프레시 특성 정보를 상기 메모리 레지스터 저장부로 출력할 수 있다.
또한, 상기 반도체 메모리 장치는, 상기 반도체 메모리 장치의 상태 정보를 포함하는 SRR 데이터 및 상기 반도체 메모리 장치에 대응되는 리프레시 주기에 대한 리프레시 특성 정보를 비트값 형태로 저장하는 SRR 회로를 더 포함할 수 있다.
또한, 상기 SRR 회로는, 상기 커맨드 발생부로부터 인가되는 SRR 커맨드에 응답하여 상기 반도체 메모리 장치에 대응되는 상기 SRR 데이터 및 리프레시 특성 정보를 상기 메모리 레지스터 저장부로 출력할 수 있다.
본 발명의 실시예에 따른 메모리 시스템의 리프레시 제어 방법은, 반도체 메모리 장치에 저장된 리프레시 특성 정보를 검색하기 위한 스페셜 커맨드를 상기 반도체 메모리 장치로 인가하는 단계; 상기 반도체 메모리 장치는 상기 스페셜 커맨드에 응답하여 상기 리프레시 특성 정보를 출력하는 단계; 및 상기 리프레시 특성 정보에 따라 생성된 리프레시 펄스에 기초하여 상기 반도체 메모리 장치의 리프레시 동작을 제어하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 메모리 시스템의 리프레시 제어 방법은 컴퓨터로 읽을 수 있는 기록 매체에 저장된 상기 메모리 시스템의 리프레시 제어 방법을 실행하기 위한 컴퓨터 프로그램을 실행함으로써 구현될 수 있다.
본 발명의 메모리 시스템 및 그 리프레시 제어 방법에 따르면 각각의 반도체 메모리 장치의 리프레시 특성 정보에 따라 리프레시 동작을 수행하게 되므로 버스 효율을 높이고, 리프레시 전력을 감소시킬 수 있어, 메모리 시스템의 성능을 향상시킬 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템의 개략적인 블록도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 시스템의 개략적인 블록도이다.
도 3은 도 2에 도시된 메모리 컨트롤러의 개략적인 블록도이다.
도 4는 도 3에 도시된 반도체 메모리 장치의 개략적인 블록도이다.
도 5a는 SRR 회로에 저장되는 SRR 데이터의 일 예를 나타내는 도면이다.
도 5b는 본 발명의 일 실시예에 따른 리프레시 제어 방법을 수행하기 위해 그룹화된 리프레시 특성 정보를 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따른 리프레시 제어 방법을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 리프레시 제어 방법을 설명하기 위한 흐름도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 9는 본 발명의 다른 실시예에 따른 전자 시스템을 나타내는 도면이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템(10)의 개략적인 블록도이다. 본 발명의 일 실시예에 따른 전자 시스템(10)은 메모리 시스템(300) 및 호스트(20)를 포함한다. 메모리 시스템(300)은 메모리 컨트롤러(200) 및 반도체 메모리 장치들(100, 100', 100")을 포함할 수 있다.
호스트(20)는 PCI-E(peripheral component interconnect - express), ATA(Advanced Technology Attachment), SATA(serial ATA), PATA(parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(300)과 통신할 수 있다. 그러나, 호스트(20)와 메모리 시스템(300)간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(multi-media card), ESDI(enhanced small disk interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
본 발명의 실시예에 따른 메모리 시스템(300)은 모바일 기기, 노트북, 데스크 톱 컴퓨터와 같은 시스템에 장착될 수 있으나, 이에 한정되지 않는다.
메모리 컨트롤러(200)는 메모리 시스템(300)의 동작을 전반적으로 제어하며, 또한 호스트(20)와 반도체 메모리 장치들(100, 100', 100") 간의 제반 데이터 교환을 제어한다. 예컨대, 컨트롤러(200)는 호스트(20)의 요청에 따라 반도체 메모리 장치들(100, 100', 100")을 제어하여 데이터를 쓰거나 데이터를 독출한다.
또한, 메모리 컨트롤러(200)는 반도체 메모리 장치들(100, 100', 100")을 제어하기 위한 커맨드들을 인가하여, 반도체 메모리 장치들(100, 100', 100")의 동작을 제어한다. 또한, 메모리 컨트롤러(200)는 반도체 메모리 장치들(100, 100', 100")의 리프레시 특성 정보를 검색하기 위한 스페셜 커맨드(SC)를 반도체 메모리 장치들(100, 100', 100")로 인가할 수 있다.
반도체 메모리 장치들(100, 100', 100")은 각각의 특성에 따라 미리 설정된 리프레시 특성 정보를 저장한다. 또한, 반도체 메모리 장치들(100, 100', 100")은 메모리 컨트롤러(200)로부터 발생된 스페셜 커맨드(SC)에 응답하여 리프레시 특성 정보를 메모리 컨트롤러(200)로 출력할 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 시스템(300)의 개략적인 블록도이다. 본 발명에서는 메모리 컨트롤러(200)에 대응되는 하나의 반도체 메모리 장치(100)만을 예로 들어 설명한다. 도 2를 참고하면, 메모리 컨트롤러(200)는 호스트(20)의 요청에 기초하여 데이터(DQ) 핀을 통해 반도체 메모리 장치(100)로 데이터를 입력하거나 반도체 메모리 장치(100)로부터 데이터를 출력한다.
메모리 컨트롤러(200)는 반도체 메모리 장치(100)의 액티브 동작을 위한 커맨드(CMD)와 함께 어드레스 신호(ADD)를 인가하고, 라이트 동작 및 리드 동작을 위한 커맨드(CMD)와 함께 어드레스 신호(ADD)를 인가하며, 리프레시 동작을 위한 커맨드(CMD)와 함께 어드레스 신호(ADD)를 인가하는 동작을 연속적으로 수행한다.
또한, 메모리 컨트롤러(200)는 반도체 메모리 장치(100)에 저장된 리프레시 특성 정보를 검색하기 위한 스페셜 커맨드(SC)를 반도체 메모리 장치(100)로 인가하며, 반도체 메모리 장치(100)는 스페셜 커맨드(SC)에 응답하여 리프레시 특성 정보를 메모리 컨트롤러(200)로 출력할 수 있다. 이를 위한 메모리 컨트롤러(200)의 일 예가 도 3에 도시되어 있다.
도 3은 도 2에 도시된 메모리 컨트롤러(200)의 개략적인 블록도이다. 도 1 내지 도 3을 참고하면, 메모리 컨트롤러(200)는 커맨드 발생부(210), 메모리 레지스터 저장부(220), 펄스 생성부(230) 및 어드레스 카운터(240)를 포함할 수 있다.
커맨드 발생부(210)는 반도체 메모리 장치(100)의 리프레시 특성 정보를 검색하기 위한 스페셜 커맨드(SC)를 반도체 메모리 장치(100)로 인가하고, 반도체 메모리 장치(100)는 스페셜 커맨드(SC)에 응답하여 반도체 메모리 장치(100)에 비트값 형태로 저장된 리프레시 특성 정보를 데이터(DQ) 핀을 통해 메모리 레지스터 저장부(220)로 출력한다.
메모리 레지스터 저장부(220)는 반도체 메모리 장치(100)로부터 출력된 리프레시 특성 정보에 대한 비트값을 임시로 저장하며, 펄스 생성부(230)로 출력한다. 이때, 메모리 레지스터 저장부(220)는 메모리 컨트롤러(200)에 대응되는 반도체 메모리 장치가 변경될 때마다 반도체 메모리 장치에 따라 다른 리프레시 특성 정보에 대한 비트값을 수신하여 임시로 저장할 수 있다.
펄스 생성부(230)는 커맨드 발생부(210)에 의한 리프레시 커맨드(CMD)에 응답하여 메모리 레지스터 저장부(220)에 저장된 비트값에 기초하여 반도체 메모리 장치(100)가 상기 비트값에 대응되는 리프레시 주기로 리프레시 동작을 수행하기 위한 펄스를 생성한다.
어드레스 카운터(240)는 생성된 리프레시 펄스에 응답하여 반도체 메모리 장치(100)에 있어서, 리프레시 동작의 대상이 되는 워드라인을 선택하기 위한 로우 어드레스를 순차적으로 발생한다.
도 4는 도 3에 도시된 반도체 메모리 장치(100)의 개략적인 블록도이다. 도 1 내지 도 4를 참고하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 센스 앰프(130), 컬럼 디코더(140), 리프레시 제어 회로(150), 커맨드 디코더(160), MRS/EMRS(Mode Register Set/Extended Mode Register Set) 회로(170), SRR(Status Register Read) 회로(175), 어드레스 버퍼(180), 데이터 입출력 회로(190) 및 스페셜 레지스터(195)를 구비한다. 상기 반도체 메모리 장치(100)의 개략적인 동작은 다음과 같다.
메모리 셀 어레이(110)는 다수의 메모리 셀들이 로우(row) 방향과 컬럼(column) 방향으로 배열되어 있는 데이터 저장 장소이다. 센스 앰프(130)는 메모리 셀의 데이터를 감지 증폭하고 또한 메모리 셀로 데이터를 저장한다. 도 4의 메모리 셀 어레이(110)는 4개의 메모리 뱅크(예컨대, 제1 메모리 뱅크 내지 제4 메모리 뱅크)를 가질 수 있으나, 이에 한정되는 것은 아니다.
데이터 입출력 회로(190)를 통하여 입력된 데이터(DQ)는 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(110)에 기입되고, 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(110)로부터 독출된 데이터(DQ)는 데이터 입출력 회로(190)를 통하여 메모리 컨트롤러(200)로 출력된다.
데이터가 기입되거나 혹은 독출될 메모리셀을 지정하기 위하여 어드레스 신호(ADD)가 어드레스 버퍼(180)로 입력된다. 어드레스 버퍼(180)는 메모리 컨트롤러(200)에서 입력되는 어드레스 신호(ADD)를 일시적으로 저장한다.
스페셜 레지스터(195)는 반도체 메모리 장치(100)에 대응되는 리프레시 특성 정보를 미리 설정된 비트값 형태로 저장할 수 있다. 스페셜 레지스터(195)는 메모리 컨트롤러(200)로부터 인가되는 스페셜 커맨드(SC)에 응답하여 비트값 형태로 저장된 리프레시 특성 정보를 데이터(DQ) 핀을 통해 메모리 레지스터 저장부(220)로 출력할 수 있다.
로우 디코더(120)는 데이터가 입력 혹은 출력될 메모리셀과 연결된 워드라인을 지정하기 위하여 어드레스 버퍼(180)로부터 출력된 어드레스 신호(ADD) 중 로우 어드레스(row address)를 디코딩한다.
즉, 로우 디코더(120)는 데이터 기입 혹은 독출 모드에서는 어드레스 버퍼(180)로부터 출력된 로우 어드레스를 디코딩하여 해당 워드라인을 인에이블한다. 또한, 로우 디코더(120)는 리프레시 제어 회로(150)로부터 발생되는 로우 어드레스 에 기초하여 해당 워드라인을 리프레시 하도록 한다.
컬럼 디코더(140)는 데이터가 입력 혹은 출력될 메모리셀과 연결된 비트라인을 지정하기 위하여, 어드레스 버퍼(180)로부터 출력된 어드레스 신호(ADD) 중 컬럼 어드레스(column address)를 디코딩한다.
메모리 셀 어레이(110)는 로우 및 칼럼 어드레스에 의해 지정된 메모리셀로부터 데이터를 출력하거나 혹은 메모리셀로 데이터를 기입한다.
커맨드 디코더(160)는 메모리 컨트롤러(200)로부터 인가되는 커맨드(CMD)를 수신하고, 이 신호들을 디코딩하여 디코딩된 명령 신호(예컨대, 액티브 신호, 리드 신호, 라이트 신호, 리프레시 신호)를 내부적으로 발생한다.
리프레시 제어 회로(150)는 커맨드 디코더(160)로부터 디코딩된 리프레시 신호를 인가받아 메모리 셀 어레이(110)의 하나의 워드라인을 리프레시 하기 위해 내부 로우 어드레스를 로우 디코더(120)로 출력한다.
MRS/EMRS 회로(170)는 반도체 메모리 장치(100)의 동작 모드를 지정하기 위한 MRS/EMRS 커맨드 및 어드레스 신호(ADD)에 응답하여 내부의 모드 레지스터를 설정한다.
SRR 회로(175)는 반도체 메모리 장치(100)의 제조사 구분 정보, 집적도 정보 등 반도체 메모리 장치(100)의 상태 정보를 포함하는 SRR 데이터를 저장하며, 메모리 컨트롤러(200)의 요청에 따라 SRR 데이터를 출력한다.
이때, SRR 회로(175)가 반도체 메모리 장치(100)의 상태 정보를 메모리 컨트롤러(200)로 출력하기 위한 코드는 국제반도체표준협의기구(Joint Electron Device Engineering Council: JEDEC)에 의하여 표준화되어 있으며, 표준화된 코드 이외에 테스트 또는 다른 특별한 용도로 사용할 수 있도록 지정되지 않은 부분이 있다.
도 5a는 SRR 회로(175)에 저장되는 SRR 데이터의 일 예를 나타내는 도면이다. 이를 참조하면, 본 발명의 일 실시예에 따른 SRR 회로(175)에는 반도체 메모리 장치(100)에 대응되는 비트값 형태의 리프레시 특성 정보를 함께 저장하여, SRR 데이터를 전송하기 위한 비트(Bit)를 제외한 사용되지 않는 비트(bit)의 일부를 이용하여 리프레시 특성 정보를 함께 전송할 수 있으며, 커맨드 발생부(210)로부터 인가되는 SRR 커맨드에 응답하여 SRR 데이터와 함께 저장된 리프레시 특성 정보를 데이터(DQ) 핀을 통해 메모리 컨트롤러(200)로 출력할 수 있게 된다.
도 5a에서는, SRR 회로(175)의 DQ8부터 DQ10까지의 3비트가 리프레시 특성 정보를 저장하도록 할당되나, 본 발명의 실시예가 이에 한정되는 것은 아니며, 리프레시 특성 정보에 할당되는 비트의 수 및 위치는 변경될 수 있다.
또한, 도 4에는 도시되지는 않았지만, 반도체 메모리 장치(100)는 클럭 신호를 발생하기 위한 클럭 회로(미도시), 외부로부터 인가되는 전원 전압을 수신하여 내부전압을 생성하거나 분배하는 전원 회로(미도시) 등을 더 구비할 수 있다.
또한, 도 4에는 도시되지는 않았지만, SRR 회로(175)와 스페셜 레지스터(195)가 모두 포함되는 것으로 도시되나, SRR 회로(175)와 스페셜 레지스터(195) 중 하나만 구비될 수도 있다.
도 5b는 본 발명의 일 실시예에 따른 리프레시 제어 방법을 수행하기 위해 그룹화된 리프레시 특성 정보를 나타내는 도면이다. 이를 참고하면, 다수의 반도체 메모리 장치들(100, 100', 100")에 대한 서로 다른 리프레시 특성들은 도 5에 도시된 바와 같이 정의될 수 있다. 도 5의 본 발명의 일 실시 예에 따른 다수의 반도체 메모리 장치들(100, 100', 100")에 따라 서로 다른 리프레시 주기는 일정 영역별로 그룹화하여 저장될 수 있다.
예컨대, 제 1그룹(Group 1)은 리프레시 주기가 30ms 내지 50ms에 포함되는 반도체 메모리 장치들이 속하는 그룹으로, 리프레시 주기가 제 1그룹(Group 1)에 대응되는 반도체 메모리 장치들에 대해서는 리프레시 주기의 영역 내의 가장 나쁜 특성인 30ms를 리프레시 주기로 설정하여 리프레시 동작을 수행하게 된다.
이때, 리프레시 주기가 제 1그룹(Group 1)에 대응되는 반도체 메모리 장치들은 각각의 스페셜 레지스터(195) 또는 SRR 회로(175)에 리프레시 특성 정보를 '000'의 3 비트(bit) 값으로 저장할 수 있으며, 메모리 컨트롤러(200)는 스페셜 레지스터(195) 또는 SRR 회로(175)에 저장된 리프레시 특성 정보를 검색한 후 상기 리프레시 특성 정보에 대응되는 리프레시 주기로 반도체 메모리 장치(100)가 리프레시 동작을 수행하도록 제어할 수 있게 된다. 도 5에는 다수의 반도체 메모리 장치들(100, 100', 100")에 대한 리프레시 특성 정보가 리프레시 주기의 일정 영역별로 8 개의 그룹으로 저장된 예를 도시하였으나, 이에 한정되는 것은 아니다.
도 6은 본 발명의 일 실시예에 따른 리프레시 제어 방법을 설명하기 위한 도면이다. 도 1 내지 도 6을 참고하면, 메모리 컨트롤러(200)의 커맨드 발생부(210)는 반도체 메모리 장치(100)에 전원이 인가된 후 반도체 메모리 장치(100)의 동작을 위한 커맨드(CMD)를 발생하기 이전에, MRS 커맨드(CMD), SRR 커맨드(CMD) 또는 스페셜 커맨드(SC)를 발생하며, 각각의 커맨드를 반도체 메모리 장치(100)의 MRS(170), SRR 회로(175) 또는 스페셜 레지스터(195)로 인가한다.
커맨드 발생부(210)로부터 스페셜 커맨드(SC)가 인가된 경우 스페셜 레지스터(195)는 리프레시 특성 정보를 메모리 컨트롤러(200)로 출력하고, 메모리 컨트롤러(200)는 리프레시 특성 정보에 대응되는 리프레시 주기에 따라 반도체 메모리 장치(100)의 리프레시 동작을 제어하게 된다.
또한, 커맨드 발생부(210)로부터 SRR 커맨드(CMD)가 인가된 경우 SRR 회로(175)는 SRR 회로(175)의 일부에 저장될 수 있는 반도체 메모리 장치(100)에 대한 리프레시 특성 정보를 메모리 컨트롤러(200)로 출력할 수 있게 된다.
그러면, 메모리 컨트롤러(200)는 SRR 회로(175)로부터 SRR 데이터와 함께 출력된 리프레시 특성 정보에 대응되는 리프레시 주기에 따라 반도체 메모리 장치(100)의 리프레시 동작을 제어할 수 있게 된다.
이때, 메모리 컨트롤러(200)는 반도체 메모리 장치(100)에 대한 데이터 입/출력 동작이 완료된 이후 반도체 메모리 장치(100)의 아이들(idle) 상태에서 리프레시 특성 정보에 대응되는 리프레시 주기에 따라 반도체 메모리 장치(100)의 리프레시 동작을 제어하게 된다.
즉, 메모리 컨트롤러(200)는 데이터 처리를 위해 반도체 메모리 장치(100)의 동작을 제어하기 위한 커맨드들을 발생하기 이전에, 한 번의 스페셜 커맨드(SC) 또는 SRR 커맨드(CMD)를 발생하게 되므로 메모리 시스템(300)에 있어서 다수의 반도체 메모리 장치들(100, 100', 100") 각각에 대응되는 리프레시 특성 정보에 따라 리프레시 동작을 수행할 수 있게 된다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 리프레시 제어 방법을 설명하기 위한 흐름도이다. 도 1 내지 도 7을 참고하면, 메모리 컨트롤러(200)는 반도체 메모리 장치(100)에 전원이 인가된 후 반도체 메모리 장치(100)에 대한 데이터 입/출력 동작을 수행하기 이전에, 반도체 메모리 장치(100)의 리프레시 특성 정보를 검색하기 위해 반도체 메모리 장치(100)로 스페셜 커맨드를 인가한다(S110).
반도체 메모리 장치(100)는 스페셜 커맨드에 응답하여 스페셜 레지스터(195)에 비트값 형태로 저장된 리프레시 특성 정보를 출력한다(S120).
메모리 컨트롤러(200)는 반도체 메모리 장치(100)로부터 출력된 리프레시 특성 정보에 기초하여 리프레시 특성 정보에 대응되는 리프레시 주기에 따른 클럭 신호를 생성하여 반도체 메모리 장치(100)로 출력한다(S130). 그러면, 반도체 메모리 장치(100)는 데이터 입/출력 동작을 수행한 후 반도체 메모리 장치(100)가 아이들(idle) 모드인 경우에 대하여 반도체 메모리 장치(100)에 대응되는 리프레시 주기에 기초하여, 리프레시 동작을 수행하게 된다(S140).
이로써, 본 발명의 일 실시예에 따른 리프레시 제어 방법에 따르면, 반도체 메모리 장치들(100, 100', 100")의 각각에 저장된 서로 다른 리프레시 특성 정보에 따라 리프레시 동작을 수행하기 때문에 시스템 성능을 향상시킬 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 모듈(500)을 나타내는 블록도이다. 메모리 모듈(500)은 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)와 상기 반도체 메모리 장치(100)를 제어하는 메모리 컨트롤러(200)를 구비한다.
상기 반도체 메모리 장치(100) 및 메모리 컨트롤러(200)의 구성 및 동작은 도 1 내지 도 7에서 상술한 반도체 메모리 장치(100) 및 메모리 컨트롤러(200)와 동일/유사하므로 이에 대한 상세한 설명은 생략한다.
본 발명의 실시예에 따른 반도체 메모리 장치(100) 그리고/또는 메모리 컨트롤러(200)는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명의 실시예에 따른 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
반도체 메모리 장치(100)와 메모리 컨트롤러(200)는 메모리 카드를 구성할 수 있다. 이러한 경우, 메모리 컨트롤러(200)는 USB(Universal Serial Bus), MMC(multi-media card), PCI-E(peripheral component interconnect - express), SATA(serial ATA), PATA(parallel ATA), SCSI(small computer system interface), ESDI(enhanced small disk interface), 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치 또는 메모리 시스템은 전자 시스템에 장착될 수 있다. 이러한 전자 시스템의 일 예가 도 9에 예시되어 있다.
도 9는 본 발명의 일 실시예에 따른 전자 시스템(700)을 나타내는 도면이다. 도 9를 참고하면, 상기 전자 시스템(700)은 본 발명의 일 실시예에 따른 메모리 시스템(500), 비휘발성 메모리(NVM, 710), 대용량 저장장치(720), CPU(730) 및 I/O 인터페이스(740)를 포함하며, 이들은 버스(800)를 통해 서로 연결될 수 있다.
상기 비휘발성 메모리(710)는 플래시 메모리, PRAM 및 MRAM을 포함하며, 상기 대용량 저장장치(720)는 SSD, HDD 및 NAS 등을 포함한다. 상기 비휘발성 메모리(710) 또는 대용량 저장장치(720)는 시스템 OS 및 기타 어플리케이션들의 파일을 저장할 수 있다.
상기 I/O 인터페이스(740)는 네트워크에 접속할 수 있는 네트워크 포트 또는 네트워크에 직접 연결될 수 있다.
상기 전자 시스템(700)의 동작 동안, CPU(730)가 메모리 시스템(500)을 통제할 수 있으며, 이를 통해 반도체 메모리 장치(100)는 반도체 메모리 장치(100)에 대응되는 리프레시 특성 정보에 따라 워드 라인들을 리프레시 시킬 수 있다.
여기서, 상기 전자 시스템(700) 내의 특정 컴포넌트들이 변경될 수 있다. 예를 들어, CPU(730)는 다양한 타입의 CPU 중 어느 하나일 수 있고, 반도체 메모리 장치(100)는 DRAM 또는 리프레시를 필요로 하는 다른 타입의 메모리를 포함하는 다양한 타입의 메모리 중 임의의 메모리일 수 있다. 또한, 상기 전자 시스템(700)의 실시예들은 또한 도 9에 도시된 장치들에 한정되지 않으며, 추가 장치들을 포함할 수 있다.
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.
컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있으며, 또한 본 발명에 따른 객체 정보 추정 방법을 수행하기 위한 프로그램 코드는 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 전송될 수도 있다.
또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
메모리 시스템(300)
반도체 메모리 장치(100)
메모리 셀 어레이(110)
로우 디코더(120)
센스앰프(130)
컬럼 디코더(140)
리프레시 제어 회로(150)
커맨드 디코더(160)
MRS/EMRS 회로(170)
SRR 회로(175)
어드레스 버퍼(180)
데이터 입출력 회로(190)
스페셜 레지스터(195)
메모리 컨트롤러(200)

Claims (10)

  1. 메모리 시스템에 있어서,
    다수의 메모리 셀을 포함하는 반도체 메모리 장치; 및
    상기 반도체 메모리 장치에 저장된 리프레시 특성 정보를 검색하기 위한 스페셜 커맨드를 발생하고, 상기 반도체 메모리 장치의 리프레시 동작을 제어하는 메모리 컨트롤러를 포함하며,
    상기 반도체 메모리 장치는 상기 메모리 컨트롤러로부터 발생된 스페셜 커맨드에 응답하여 상기 리프레시 특성 정보를 상기 메모리 컨트롤러로 출력하며,
    상기 메모리 컨트롤러는,
    상기 반도체 메모리 장치의 동작을 제어하기 위한 커맨드를 발생하기 이전에 상기 반도체 메모리 장치에 대응되는 리프레시 특성 정보를 검색하기 위한 스페셜 커맨드를 발생하는 커맨드 발생부;
    상기 반도체 메모리 장치로부터 출력된 상기 리프레시 특성 정보를 임시로 저장하는 메모리 레지스터 저장부;
    상기 커맨드 발생부에 의한 리프레시 커맨드에 응답하여 상기 리프레시 특성 정보에 대응되는 리프레시 펄스를 생성하여 출력하는 펄스 생성부; 및
    상기 리프레시 펄스에 응답하여 상기 다수의 메모리 셀 중 리프레시 동작의 대상이 되는 워드 라인을 선택하기 위한 로우 어드레스를 순차적으로 발생하는 어드레스 카운터를 포함하는 메모리 시스템.
  2. 삭제
  3. 제1항에 있어서, 상기 반도체 메모리 장치는,
    일정 영역별로 그룹화된 리프레시 주기에 대하여, 상기 반도체 메모리 장치에 대응되는 리프레시 주기를 미리 설정된 비트값 형태로 저장하는 스페셜 레지스터를 더 포함하는 메모리 시스템.
  4. 제3항에 있어서, 상기 스페셜 레지스터는,
    상기 커맨드 발생부로부터 인가되는 상기 스페셜 커맨드에 응답하여 상기 비트값 형태로 저장된 반도체 메모리 장치에 대응되는 리프레시 특성 정보를 상기 메모리 레지스터 저장부로 출력하는 메모리 시스템.
  5. 제1항에 있어서, 상기 반도체 메모리 장치는,
    상기 반도체 메모리 장치의 상태 정보를 포함하는 SRR 데이터 및 상기 반도체 메모리 장치에 대응되는 리프레시 주기에 대한 리프레시 특성 정보를 비트값 형태로 저장하는 SRR 회로를 더 포함하는 메모리 시스템.
  6. 제5항에 있어서, 상기 SRR 회로는,
    상기 커맨드 발생부로부터 인가되는 SRR 커맨드에 응답하여 상기 반도체 메모리 장치에 대응되는 상기 SRR 데이터 및 리프레시 특성 정보를 상기 메모리 레지스터 저장부로 출력하는 메모리 시스템.
  7. 메모리 시스템에서의 리프레시 방법에 있어서,
    반도체 메모리 장치에 저장된 리프레시 특성 정보를 검색하기 위한 스페셜 커맨드를 상기 반도체 메모리 장치로 인가하는 단계;
    상기 반도체 메모리 장치는 상기 스페셜 커맨드에 응답하여 상기 리프레시 특성 정보를 출력하는 단계; 및
    상기 리프레시 특성 정보에 따라 상기 반도체 메모리 장치의 리프레시 동작을 제어하는 단계를 포함하며,
    상기 리프레시 특성 정보에 따라 상기 반도체 메모리 장치의 리프레시 동작을 제어하는 단계는,
    상기 반도체 메모리 장치로부터 출력된 상기 리프레시 특성 정보를 임시로 저장하는 단계;
    상기 반도체 메모리 장치의 리프레시 동작을 제어하기 위한 리프레시 커맨드에 응답하여 상기 리프레시 특성 정보에 대응되는 리프레시 펄스를 생성하여 출력하는 단계; 및
    상기 리프레시 펄스에 응답하여 상기 반도체 메모리 장치에 대하여 리프레시 동작의 대상이 되는 워드 라인을 선택하기 위한 로우 어드레스를 순차적으로 발생하는 단계를 포함하는 메모리 시스템의 리프레시 제어 방법.
  8. 제7항에 있어서, 상기 반도체 메모리 장치에 저장된 리프레시 특성 정보를 검색하기 위한 스페셜 커맨드를 상기 반도체 메모리 장치로 인가하는 단계는,
    상기 반도체 메모리 장치의 동작을 제어하기 위한 커맨드를 발생하기 이전에 상기 반도체 메모리 장치에 대응되는 리프레시 특성 정보를 검색하기 위한 스페셜 커맨드를 발생하는 단계를 포함하는 메모리 시스템의 리프레시 제어 방법.
  9. 삭제
  10. 제7항에 있어서, 상기 반도체 메모리 장치는 상기 스페셜 커맨드에 응답하여 상기 리프레시 특성 정보를 출력하는 단계 이전에,
    일정 영역별로 그룹화된 리프레시 주기에 대하여, 상기 반도체 메모리 장치에 대응되는 리프레시 주기를 미리 설정된 비트값 형태로 저장하는 단계를 더 포함하는 메모리 시스템의 리프레시 제어 방법.
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