KR20210008216A - 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

메모리 장치 및 이를 포함하는 메모리 시스템 Download PDF

Info

Publication number
KR20210008216A
KR20210008216A KR1020190083795A KR20190083795A KR20210008216A KR 20210008216 A KR20210008216 A KR 20210008216A KR 1020190083795 A KR1020190083795 A KR 1020190083795A KR 20190083795 A KR20190083795 A KR 20190083795A KR 20210008216 A KR20210008216 A KR 20210008216A
Authority
KR
South Korea
Prior art keywords
memory
memory device
special
command
control logic
Prior art date
Application number
KR1020190083795A
Other languages
English (en)
Inventor
오지혁
박영진
김병직
박기석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190083795A priority Critical patent/KR20210008216A/ko
Priority to US16/813,962 priority patent/US10978133B2/en
Priority to CN202010441726.4A priority patent/CN112216321A/zh
Publication of KR20210008216A publication Critical patent/KR20210008216A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40607—Refresh operations in memory devices with an internal cache or data buffer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
    • G06F13/1636—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement using refresh
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G11C29/4401—Indication or identification of errors, e.g. for repair for self repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40603—Arbitration, priority and concurrent access to memory cells for read/write or refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4078—Safety or protection circuits, e.g. for preventing inadvertent or unauthorised reading or writing; Status cells; Test cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Dram (AREA)

Abstract

본 발명의 실시예에 따른 메모리 장치는, 제어 커맨드 및 어드레스 신호에 응답하여 데이터를 저장 및 출력하는 복수의 메모리 칩들, 및 상기 제어 커맨드 및 상기 어드레스 신호를 상기 복수의 메모리 칩들에 전달하고, 상기 복수의 메모리 칩들 중 적어도 하나에 대해 리프레쉬 동작과는 다른 특수 동작을 수행하기 위하여 메모리 컨트롤러로부터 특수 커맨드를 수신하는 컨트롤 로직을 포함하고, 상기 컨트롤 로직은 상기 리프레쉬 동작을 수행하기 위한 소정의 리프레쉬 주기 동안, 상기 특수 커맨드를 상기 복수의 메모리 칩들 중 적어도 하나에 전송할 수 있다.

Description

메모리 장치 및 이를 포함하는 메모리 시스템{MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
메모리 장치는 데이터를 저장하고 출력할 수 있는 복수의 메모리 칩들을 포함하며, 개인용 컴퓨터, 모바일 전자 기기, 서버, 데이터베이스 등과 같은 다양한 분야에 적용된다.
메모리 장치는 제조사 별로 장치 내부에 미리 정의되거나 표준에서 정의하는 특수한 커맨드 모드가 존재한다. 이러한 특수한 커맨드 모드를 실행하기 위해서 메모리 장치에 특수 커맨드를 인가할 필요가 있지만, 런-타임 환경에서는 메모리 장치에 특수 커맨드를 인가할 수 없으므로 시스템 재부팅을 통해 초기화 과정을 다시 수행해야 하는 제약이 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 런-타임 환경에서 시스템을 재부팅하지 않고도 호스트가 요청한 특수 동작을 수행할 수 있는 메모리 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 메모리 장치는, 제어 커맨드 및 어드레스 신호에 응답하여 데이터를 저장 및 출력하는 복수의 메모리 칩들, 및 상기 제어 커맨드 및 상기 어드레스 신호를 상기 복수의 메모리 칩들에 전달하고, 상기 복수의 메모리 칩들 중 적어도 하나에 대해 리프레쉬 동작과는 다른 특수 동작을 수행하기 위하여 메모리 컨트롤러로부터 특수 커맨드를 수신하는 컨트롤 로직을 포함하고, 상기 컨트롤 로직은 상기 리프레쉬 동작을 수행하기 위한 소정의 리프레쉬 주기 동안, 상기 특수 커맨드를 상기 복수의 메모리 칩들 중 적어도 하나에 전송할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 로우 라인들과 복수의 칼럼 라인들에 연결되는 복수의 메모리 셀들을 포함하는 복수의 메모리 칩들, 및 제1 상태에서 상기 복수의 메모리 셀들에 대한 데이터 입출력 동작을 수행하고, 제2 상태에서 상기 복수의 메모리 셀들 중 적어도 하나에 포함된 불량을 제거하기 위한 특수 동작을 수행하는 컨트롤 로직을 포함하고, 상기 컨트롤 로직은 상기 제1 상태에서 메모리 컨트롤러로부터 상기 특수 동작을 수행하기 위한 특수 커맨드를 수신하고, 상기 제2 상태에서 상기 특수 커맨드를 상기 복수의 메모리 칩들로 전송하여 상기 특수 동작을 수행할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 메모리 칩들, 및 상기 복수의 메모리 칩들에 대한 특수 동작을 수행하기 위한 특수 커맨드를 저장하는 RCD 버퍼, 상기 RCD 버퍼가 상기 특수 커맨드를 저장할 수 있는지 여부를 나타내는 상태 레지스터, 및 상기 복수의 메모리 칩들에 대한 셀프 리프레쉬 동작을 제어하기 위한 리프레쉬 제어기를 포함하는 컨트롤 로직을 포함하고, 상기 컨트롤 로직은 상기 셀프 리프레쉬 동작에 따른 복수의 리프레쉬 주기들 중 적어도 하나의 구간에서 상기 특수 커맨드를 상기 복수의 메모리 칩들에 전송할 수 있다.
본 발명의 실시예들에 따른 메모리 장치는 런-타임 환경에서 메모리 컨트롤러로부터 수신한 특수 커맨드를 실행함으로써, 특수 동작의 수행 시간을 최소화하고 효율을 향상시킬 수 있다.
또한, 본 발명의 실시예들에 따른 메모리 장치는 특수 커맨드를 실행하는 리프레쉬 구간을 스케쥴링함으로써, 데이터 손실을 최소화할 수 있다.
또한, 본 발명의 실시예들에 따른 메모리 장치는 특수 동작을 수행할 필요가 있는 모든 분야에서 폭넓게 이용될 수 있다.
본 발명의 다양하면서도 유익한 장점 및 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 간단하게 나타낸 도면이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 메모리 장치를 나타낸 도면들이다.
도 4는 본 발명의 일 실시예에 따른 메모리 칩을 간단하게 나타낸 블록도이다.
도 5는 본 발명의 일 실시예에 따른 메모리 칩에 포함되는 뱅크 어레이를 나타낸 도면이다.
도 6 내지 도 8b는 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위한 도면들이다.
도 9 내지 도 10b는 본 발명의 일 실시예에 따른 메모리 장치가 특수 커맨드를 저장하는 방법을 설명하기 위한 도면들이다.
도 11 내지 도 12b는 본 발명의 일 실시예에 따른 메모리 장치가 특수 커맨드를 실행하는 방법을 설명하기 위한 도면들이다.
도 13 내지 도 14b는 본 발명의 일 실시예에 따른 메모리 장치가 특수 커맨드를 저장하는 방법을 설명하기 위한 도면들이다.
도 15a 및 도 15b는 본 발명의 일 실시예에 따른 메모리 장치가 특수 커맨드를 실행하는 방법을 설명하기 위한 도면들이다.
도 16 및 도 17은 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위한 도면들이다.
도 18a 및 도 18b는 본 발명의 일 실시예에 따른 메모리 장치가 특수 커맨드를 실행하는 방법을 설명하기 위한 도면들이다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들에 대해 상세하게 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대한 중복된 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 간단하게 나타낸 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1)은 메모리 컨트롤러(2) 및 메모리 장치(3)를 포함할 수 있다.
메모리 컨트롤러(2)는 메모리 시스템(1)의 전반적인 동작을 제어하며, 호스트와 메모리 장치(3) 사이의 데이터(DAT) 교환을 제어할 수 있다. 예컨대, 메모리 컨트롤러(2)는 호스트의 요청에 따라 메모리 장치(3)를 제어하여 데이터(DAT) 쓰기 및/또는 읽기 동작 등을 수행할 수 있다. 이를 위해, 메모리 컨트롤러(2)는 메모리 장치(3)에 동작 커맨드(CMD) 및 어드레스 신호(ADDR)를 전송하여 메모리 장치(3)의 동작을 제어할 수 있다.
메모리 장치(3)는 메모리 컨트롤러(2)로부터 수신한 데이터를 저장할 수 있다. 메모리 장치(3)는 LPDDR2(Low Power Double Data Rate 2) SDRAM(Synchronous Dynamic Random Access Memory), DDR3(Double Data Rate 3) SDRAM 등을 포함할 수 있다.
메모리 컨트롤러(2)는, 메모리 장치(3)의 리텐션(retention) 특성에 따른 데이터 손실을 방지하기 위하여, 모든 메모리 셀 로우들에 대해 소정 개수 단위로 리프레쉬(refresh) 동작을 수행할 수 있다. 예컨대, 메모리 장치(3)는 각각의 메모리 셀 로우 마다 리프레쉬 동작을 수행할 수 있다. 또한, 메모리 장치(3)는 2개, 4개 또는 8개의 메모리 셀 로우들 마다 리프레쉬 동작을 수행할 수도 있다.
일 실시예에서, 메모리 장치(3)는 메모리 컨트롤러(2)로부터 리프레쉬 커맨드(REF)를 수신하여 리프레쉬 동작을 수행할 수 있다. 메모리 컨트롤러(2)는 각각의 리프레쉬 동작 마다 리프레쉬 커맨드(REF)를 메모리 장치(3)로 전송할 수 있다. 예컨대, 메모리 장치(3)가 각각의 메모리 셀 로우들 마다 리프레쉬 동작을 수행하는 경우, 메모리 컨트롤러(2)는 각각의 메모리 셀 로우들 마다 별개의 리프레쉬 커맨드(REF1-REFn)를 전송할 수 있다.
일 실시예에서, 메모리 장치(3)는 외부 커맨드 없이 내부 클럭을 이용하여 셀프 리프레쉬 동작을 수행할 수 있다. 이 경우, 메모리 장치(3)에 포함되는 리프레쉬 제어기는 셀프 리프레쉬 시작 커맨드(SREF) 및 셀프 리프레쉬 종료 커맨드(SREFX)를 생성할 수 있다. 메모리 컨트롤러(2)는 셀프 리프레쉬 종료에 필요한 최대 시간을 대기한 후, 동작 커맨드(CMD) 및 특수 커맨드를 메모리 장치(3)로 전송할 수 있다.
각각의 리프레쉬 동작이 완료되는 데 필요한 시간인 리프레쉬 시간(tRFC)은, 메모리 장치(3)의 타입 및 용량에 따라 달라질 수 있다. 예컨대, 메모리 장치(3)가 8Gb LPDDR2 SDRAM인 경우, 리프레쉬 주기(tRFC)는 210ns일 수 있다. 메모리 장치(3)가 8Gb DDR SDRAM인 경우, 리프레쉬 주기(tRFC)는 350ns일 수 있다.
한편, 메모리 장치(3)는 특수 동작을 수행하기 위하여 메모리 컨트롤러(2)로부터 특수 커맨드를 수신하고, 적어도 하나의 리프레쉬 주기(tRFC) 동안 특수 커맨드를 실행할 수 있다. 특수 동작은 데이터 쓰기 및/또는 읽기 동작 등과 같은 기본 동작 이외의 동작으로서, 테스트 모드 레지스터 셋(Test Mode Register Set: TMRS)을 이용한 테스트 동작이나 JEDEC 표준에서 정의된 소프트 포스트 패키지 리페어(Soft Post Package Repair: SPPR) 동작 등을 포함할 수 있다.
메모리 컨트롤러(2)는 특수 동작을 수행하기 위하여 시스템 초기화 과정 중에 특수 커맨드를 메모리 장치(3)로 전달하는 것이 일반적이다. 이 경우, 메모리 시스템(1)의 런-타임 환경에서 특수 동작을 수행하기 위해서는 시스템 재부팅이 필요하다는 제약이 따르게 된다. 이러한 문제를 해결하기 위하여, 본 발명의 일 실시예에 따른 메모리 시스템(1)은 런-타임 환경에서 특수 커맨드를 메모리 장치(3)에 저장하고, 저장된 특수 커맨드를 적어도 하나의 리프레쉬 주기(tRFC) 동안 실행함으로써, 특수 동작의 수행 시간을 단축시킬 수 있다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 메모리 장치를 나타낸 도면들이다.
먼저 도 2를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(3)는 기판(10)에 실장되는 복수의 메모리 칩들(20)을 포함할 수 있다. 복수의 메모리 칩들(20) 중 일부는 복수의 메모리 칩들(20)이 저장 및/또는 출력하는 데이터에 대한 에러 검출 및 정정(Error Check and Correction: ECC) 기능을 제공하는 ECC 메모리 칩으로 제공될 수 있다.
메모리 장치(3)는 복수의 메모리 칩들(20)에 제어 커맨드 및 어드레스 신호 등을 전달하는 컨트롤 로직(30) 및 기판(10)의 일단에 마련되는 입출력 패드들(40)을 더 포함할 수 있다.
컨트롤 로직(30)은 런-타임 환경에서 외부로부터 수신한 특수 커맨드를 저장하고, 저장된 특수 커맨드를 특정 리프레쉬 구간(tRFC) 동안 실행함으로써, 메모리 장치(3)에 대한 특수 동작을 제어할 수 있다. 일 실시예에서, 컨트롤 로직(30)은 레지스터 클럭 드라이버(Register Clock Driver: RCD)일 수 있다. 일 실시예에서, 컨트롤 로직(30)은 특수 커맨드를 저장하기 위한 RCD 버퍼와 특수 커맨드의 실행을 제어하는 커맨드 스케쥴러를 포함할 수 있다.
입출력 패드들(40)은 복수의 메모리 칩들(20) 각각의 데이터 입출력(DQ) 경로들과 연결될 수 있다.
한편, 도 2에서는 메모리 장치(3)가 8개의 메모리 칩들(20)을 포함하는 것을 도시하나, 이는 예시적인 것일 뿐 본 발명의 실시예들이 이에 제한되는 것은 아니다. 예컨대, 메모리 칩들(20)의 개수는 메모리 장치(3) 또는 메모리 칩들(20) 각각의 데이터 저장 용량에 따라 달라질 수 있다. 일례로, 도 3에 도시한 일 실시예에서, 메모리 장치(3A)는 16개의 메모리 칩들(20A)을 포함할 수 있다. 도 2 및 도 3에 각각 도시된 메모리 장치들(3, 3A)이 서로 같은 데이터 저장 용량을 갖는 경우, 도 2에 도시된 메모리 칩들(20) 각각의 데이터 저장 용량은 도 3에 도시된 메모리 칩들(20A) 각각의 데이터 저장 용량의 2배일 수 있다. 또한, 도 2에 도시된 메모리 칩들(20) 각각에 연결되는 데이터 입출력(DQ) 경로들의 개수 역시, 도 3에 도시된 메모리 칩들(20A) 각각에 연결되는 데이터 입출력 경로들의 개수의 2 배일 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 칩을 간단하게 나타낸 블록도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 칩(100)의 내부 구조를 간단하게 나타낸 블록도일 수 있다. 도 4에 도시한 메모리 칩(100)은, 도 2 및 도 3에 도시한 메모리 장치(3, 3A)에 포함되는 복수의 메모리 칩들(20, 20A)로 채용될 수 있다. 도 4를 참조하면, 메모리 칩(100)은 컨트롤러(110)와 뱅크 어레이(130)를 포함할 수 있다. 일 실시예에서, 컨트롤러(110)는 컨트롤 로직(111), 로우 드라이버(112) 및 칼럼 드라이버(113) 등을 포함할 수 있으며, 뱅크 어레이(130)는 복수의 메모리 셀들(MC)을 포함할 수 있다.
일 실시예에서, 로우 드라이버(112)는 워드 라인(WL)을 통해 메모리 셀들(MC)과 연결될 수 있으며, 칼럼 드라이버(113)는 비트 라인(BL)을 통해 메모리 셀들(MC)과 연결될 수 있다. 일 실시예에서, 로우 드라이버(112)는 데이터를 기록하거나 데이터를 읽어올 메모리 셀(MC)을 선택할 수 있으며, 칼럼 드라이버(23)는 메모리 셀(MC)에 데이터를 기록하거나, 메모리 셀(MC)로부터 데이터를 읽어오는 읽기/쓰기 회로를 포함할 수 있다. 로우 드라이버(112)와 칼럼 드라이버(113)의 동작은, 컨트롤 로직(111)에 의해 제어될 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 칩에 포함되는 뱅크 어레이를 나타낸 도면이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 뱅크 어레이(130)는 복수의 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀들(MC)은 복수의 워드 라인(WL) 및 복수의 비트 라인(BL)이 교차하는 지점에 배치될 수 있다. 즉, 메모리 셀들(MC) 각각은 하나의 워드 라인(WL) 및 하나의 비트 라인(BL)에 연결될 수 있다.
메모리 셀들(MC) 각각은 스위치 소자(SW)와 정보 저장 커패시터(C)를 포함할 수 있다. 일 실시예에서, 스위치 소자(SW)는 트랜지스터를 포함할 수 있으며, 트랜지스터의 게이트 단자는 워드 라인(WL)에 연결되고, 트랜지스터의 드레인/소스 단자들은 각각 비트 라인(BL)과 정보 저장 커패시터(C)에 연결될 수 있다.
메모리 칩에 포함되는 컨트롤 로직은, 복수의 워드 라인(WL)과 복수의 비트 라인(BL)을 통해, 복수의 메모리 셀들(MC) 각각에 포함되는 정보 저장 커패시터(C)에 전하를 충전하거나, 또는 정보 저장 커패시터(C)에 충전된 전하를 방전시킴으로써 데이터를 쓰거나 지울 수 있다. 또한, 컨트롤 로직은, 정보 저장 커패시터(C)의 전압 등을 읽어옴으로써, 복수의 메모리 셀들(MC) 각각으로부터 데이터를 읽어올 수 있다.
컨트롤 로직은, 정보 저장 커패시터(C)에 충전된 전하가 자연 방전되어 데이터가 유실되지 않도록, 복수의 메모리 셀들(MC)에 데이터를 다시 쓰는 리프레쉬 동작을 수행할 수 있다. 컨트롤 로직은 외부로부터 리프레쉬 커맨드(REF)를 수신하여 리프레쉬 동작을 수행할 수 있고, 또는 외부 커맨드 없이 내부 클럭을 이용하여 셀프 리프레쉬 동작을 수행할 수도 있다.
일 실시예에서, 컨트롤 로직은, 런-타임 환경에서 테스트 동작이나 소프트 포스트 패키지 리페어(SPPR) 동작 등과 같은 특수 동작을 수행하기 위하여, 외부로부터 특수 커맨드를 수신하여 저장하고, 저장된 특수 커맨드를 적어도 하나의 리프레쉬 주기(tRFC) 동안 실행할 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위한 도면이고, 도 7은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 컨트롤 로직의 구성을 나타낸 도면이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 메모리 장치가 수행할 수 있는 특수 커맨드들을 개략적으로 나타낸 도면들이다.
우선 도 6 및 도 7을 함께 참조하면, 메모리 컨트롤러(4)는 인터페이스(5)를 통해 메모리 장치(6)에 액세스할 수 있다. 예컨대, 메모리 컨트롤러(4)는 인터페이스(5)를 통해 동작 커맨드(CMD) 및 어드레스 신호(ADDR)를 메모리 장치(6)로 전송할 수 있다. 또한, 메모리 컨트롤러(4)는 인터페이스(5)를 통해 메모리 장치(6)와 각종 데이터(DAT)를 교환할 수 있다.
메모리 장치(6)는 복수의 메모리 칩들(50) 및 컨트롤 로직(60)을 포함할 수 있다. 컨트롤 로직(60)은 메모리 컨트롤러(4)로부터 수신한 동작 커맨드(CMD) 및 어드레스 신호(ADDR)를 복수의 메모리 칩들(50)에 전달하여 데이터 쓰기 및/또는 읽기 동작을 제어할 수 있다. 또한, 컨트롤 로직(60)는 메모리 컨트롤러(4)로부터 수신한 리프레쉬 커맨드(REF)를 복수의 메모리 칩들(50)에 전달하여 리프레쉬 동작을 제어할 수 있다.
컨트롤 로직(60)은 레지스터 클럭 드라이버(RCD)일 수 있다. 일 실시예에서, 컨트롤 로직(60)은 메모리 컨트롤러(4)로부터 수신한 특수 커맨드를 저장하기 위한 RCD 버퍼(61) 및 컨트롤 로직(60)의 상태를 나타내는 상태 레지스터(63)를 포함할 수 있다.
RCD 버퍼(61)에는 메모리 컨트롤러(4)로부터 수신한 특수 커맨드의 타입 및 특수 동작에 관한 정보가 저장될 수 있다. 예컨대, 특수 커맨드가 테스트 모드 레지스터 셋(TMRS) 시퀀스인 경우, RCD 버퍼(61)의 제1 저장 공간에는 커맨드 타입 정보가 저장되고, RCD 버퍼(61)의 제2 저장 공간에는 테스트 동작에 이용되는 테스트 데이터가 저장될 수 있다. 또한, 특수 커맨드가 소프트 포스트 패키지 리페어(SPPR) 시퀀스인 경우, RCD 버퍼(61)의 제1 저장 공간에는 커맨드 타입 정보가 저장되고, RCD 버퍼(61)의 제2 저장 공간에는 소프트 포스트 패키지 리페어(SPPR) 동작을 수행하고자 하는 메모리 칩의 어드레스 정보가 저장될 수 있다. 한편, 도 8a를 참조하면, 테스트 모드 레지스터 셋(TMRS) 시퀀스(800)는 시퀀스의 유효성 검증을 위한 세이프티 키 정보들(810), 테스트 모드 레지스터 셋들(830) 및 시퀀스 종료 커맨드(850)를 포함할 수 있으며, 세이프티 키 정보들(810)부터 순차적으로 메모리 장치로 전달될 수 있다. 또한, 도 8b를 참조하면, 소프트 포스트 패키지 리페어(SPPR) 시퀀스(900)는 시퀀스 시작 커맨드(910), 시퀀스의 유효성 검증을 위한 가드 키 정보들(920), 활성화 커맨드(930), 쓰기 커맨드(940), 프리패치 커맨드(950) 및 시퀀스 종료 커맨드(960)를 포함할 수 잇으며, 시퀀스 시작 커맨드(910)부터 순차적으로 메모리 장치로 전달될 수 있다.
RCD 버퍼(61)의 크기는 메모리 컨트롤러(4)로부터 수신한 특수 커맨드의 타입에 따라 가변될 수 있다. 예컨대, 특수 커맨드가 테스트 모드 레지스터 셋(TMRS) 시퀀스인 경우, RCD 버퍼(61)의 크기는 4 바이트로 설정될 수 있다. 또한, 특수 커맨드가 소프트 포스트 패키지 리페어(SPPR) 시퀀스인 경우, RCD 버퍼(61)의 크기는 11 바이트로 설정될 수 있다. 다만, 이와 같은 RCD 버퍼(61)의 저장 포맷 및 크기는 예시적인 것이므로, 본 발명의 실시예들이 이에 한정되는 것은 아님에 유의하여야 한다. 예컨대, 컨트롤 로직(60)은 특수 커맨드의 타입 정보를 제외하고 특수 동작에 관한 정보 만을 RCD 버퍼(61)에 저장할 수 있다. 이 경우, 특수 커맨드의 타입은 RCD 버퍼(61)의 크기에 기초하여 식별될 수 있다.
상태 레지스터(63)는 컨트롤 로직(60)이 특수 커맨드를 수신할 수 있는 상태인지 여부를 나타내는 값을 저장할 수 있다. 예컨대, 컨트롤 로직(60)이 특수 커맨드를 수신할 수 있는 제1 상태인 경우, 상태 레지스터(63)의 값은 1 일 수 있다. 반대로, 컨트롤 로직(60)이 특수 커맨드를 수신할 수 없는 제2 상태인 경우, 상태 레지스터(63)의 값은 0 일 수 있다. 메모리 컨트롤러(4)는 인터페이스(5)를 통해 상태 레지스터(63)의 값을 확인함으로써, 메모리 장치(6)로 특수 커맨드를 전송할 지 여부를 결정할 수 있다. 한편, 컨트롤 로직(60)은 RCD 버퍼(61)에 특수 커맨드를 저장한 경우, 상태 레지스터(63)의 값을 1 로 변경함으로써, 다른 특수 커맨드의 수신을 차단할 수 있다.
인터페이스(5)는 메모리 장치(6)의 RCD 버퍼(61) 및 상태 레지스터(63)에 액세스할 수 있도록 설계된 것으로서, 일부 예에서 시스템 관리 버스(System Management Bus: SMBus) 등을 포함할 수 있다.
도 9, 도 10a 및 도 10b는 본 발명의 일 실시예에 따른 메모리 장치가 특수 커맨드를 저장하는 방법을 설명하기 위한 도면들이다.
설명의 편의를 위해 도 6 및 도 9를 함께 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(6)의 동작은 메모리 장치(6)가 탑재된 시스템이 부팅되어 동작하는 것으로 시작할 수 있다(S910). 상기 시스템은 메모리 장치(6)를 탑재한 컴퓨터, 서버, 데이터베이스, 모바일 전자기기 등일 수 있으며, S910의 시스템 부팅에 의해 상기 시스템에 설치된 운영 체제(OS)가 실행될 수 있다.
상기 시스템이 부팅되면, 메모리 컨트롤러(4)는 상태 레지스터(63)의 값이 컨트롤 로직(60)이 특수 커맨드를 수신할 수 있는 제1 상태를 나타내는 제1 값인지 여부를 판별할 수 있다(S920). 메모리 컨트롤러(4)는 소정의 인터페이스(5)를 통해 상태 레지스터(63)의 값을 확인하여 컨트롤 로직(60)이 제1 상태인지 여부를 판별할 수 있다.
S920에서 판별한 결과, 컨트롤 로직(60)이 제1 상태인 경우, 메모리 컨트롤러(4)는 메모리 장치(6)로 특수 커맨드를 전송할 수 있다(S930).
S920에서 판별한 결과, 컨트롤 로직(60)이 제1 상태가 아닌 경우, 메모리 컨트롤러(4)는 S920으로 돌아가 컨트롤 로직(60)이 제1 상태인지 여부를 계속 확인할 수 있다.
S940에서, 메모리 장치(6)는 메모리 컨트롤러(4)로부터 수신한 특수 커맨드를 RCD 버퍼(61)에 저장할 수 있다. 일 실시예에서, 메모리 장치(6)는 RCD 버퍼(61)에 특수 커맨드의 타입 및 특수 동작에 관한 정보를 저장할 수 있다. 일 실시예에서, 메모리 장치(6)는 특수 커맨드의 타입에 따라 RCD 버퍼(61)의 크기를 동적으로 가변시킬 수 있다. 예컨대, 메모리 장치(6)는 수신한 특수 커맨드가 테스트 모드 레지스터 셋(TMRS) 시퀀스인 경우, RCD 버퍼(61)의 크기를 4 바이트(Bytes)로 설정할 수 있다. 또한, 메모리 장치(6)는 수신한 특수 커맨드가 소프트 포스트 패키지 리페어(SPPR) 시퀀스인 경우, RCD 버퍼(61)의 크기를 11 바이트(Bytes)로 설정할 수 있다.
RCD 버퍼(61)에 특수 커맨드가 저장되면, 컨트롤 로직(60)은 상태 레지스터(63)의 값을 특수 커맨드를 수신할 수 없는 제2 상태를 나타내는 제2 값으로 변경할 수 있다(S950). 컨트롤 로직(60)이 제2 상태인 경우, 메모리 컨트롤러(4)는 메모리 장치(6)로 다른 특수 커맨드를 전송할 수 없게 된다.
메모리 장치(6)가 특수 커맨드를 수신하여 저장하기 전과 후의 RCD 버퍼(61) 및 상태 레지스터(63)의 상태 변화는 도 10a 및 도 10b에 도시한 바와 같다. 도 10a는 특수 커맨드가 테스트 모드 레지스터 셋(TMRS) 시퀀스인 실시예에 해당하고, 도 10b는 특수 커맨드가 소프트 포스트 패키지 리페어(SPPR) 시퀀스인 실시예에 해당할 수 있다.
먼저 도 10a를 참조하면, 메모리 장치(6)가 특수 커맨드를 수신하기 전에는, RCD 버퍼(61)는 데이터가 저장되지 않은 상태(EMPTY)이고, 상태 레지스터(63)는 특수 커맨드를 수신할 수 있는 제1 상태를 나타내는 제1 값을 가질 수 있다. 이후, 메모리 장치(6)가 테스트 모드 레지스터 셋(TMRS) 시퀀스를 수신하는 경우, RCD 버퍼(61)의 제1 저장 공간(Byte0)에는 테스트 모드 레지스터 셋(TMRS) 시퀀스임을 나타내는 타입 정보가 저장되고, RCD 버퍼(61)의 제2 저장 공간(Byte1-Byte3)에는 테스트 데이터가 저장될 수 있다. 또한, 상태 레지스터(63)는 특수 커맨드를 수신할 수 없는 제2 상태를 나타내는 제2 값을 가질 수 있다.
다음으로 도 10b를 참조하면, 메모리 장치(6)가 특수 커맨드를 수신하기 전에는, RCD 버퍼(61)는 어떠한 데이터도 저장되지 않은 상태(EMPTY) 이고, 상태 레지스터(63)는 특수 커맨드를 수신할 수 있는 제1 상태를 나타내는 제1 값을 가질 수 있다. 이후, 메모리 장치(6)가 소프트 포스트 패키지 리페어(SPPR) 시퀀스를 수신하는 경우, RCD 버퍼(61)의 제1 저장 공간(Byte0)에는 소프트 포스트 패키지 리페어(SPPR) 시퀀스임을 나타내는 타입 정보가 저장되고, RCD 버퍼(61)의 제2 저장 공간(Byte1-Byte10)에는 소프트 포스트 패키지 리페어(SPPR) 동작을 수행하고자 하는 메모리 칩의 어드레스 정보가 저장될 수 있다. 또한, 상태 레지스터(63)는 특수 커맨드를 수신할 수 없는 제2 상태를 나타내는 제2 값을 가질 수 있다.
도 11 내지 도 12b는 본 발명의 일 실시예에 따른 메모리 장치가 특수 커맨드를 실행하는 방법을 설명하기 위한 도면들이다.
설명의 편의를 위해 도 6 및 도 11을 함께 참조하면, S1110에서, 메모리 장치(6)는 메모리 컨트롤러(4)로부터 제1 리프레쉬 커맨드(REF1)를 수신할 수 있다. 제1 리프레쉬 커맨드(REF1)에 대응하여, 메모리 장치(6)는, RCD 버퍼(61)에 특수 커맨드가 저장된 상태로서 컨트롤 로직(60)이 다른 특수 커맨드를 수신할 수 없는 제2 상태인지 여부를 판별할 수 있다(S1120).
S1120에서 판별한 결과, RCD 버퍼(61)에 특수 커맨드가 저장된 상태로서, 상태 레지스터(63)가 컨트롤 로직(60)의 제2 상태를 나타내는 제2 값을 갖는 경우, 메모리 장치(6)는 RCD 버퍼(61)에 저장된 특수 커맨드를 메모리 칩에 전달하여, 제1 리프레쉬 커맨드(REF1)에 따른 리프레쉬 주기(tRFC) 동안 특수 커맨드를 실행할 수 있다(S1130).
특수 커맨드의 실행이 완료된 경우, 메모리 장치(6)는 RCD 버퍼(61)를 클리어(clear)하여 기 저장된 특수 커맨드를 삭제하고, 상태 레지스터(63)의 값을 컨트롤 로직(60)의 제1 상태를 나타내는 제1 값으로 변경할 수 있다(S1140).
이후, S1150에서, 메모리 장치(6)는 제2 리프레쉬 커맨드(REF2)를 수신하고 이에 따른 제2 리프레쉬 동작을 수행할 수 있다.
일 실시예에서, 메모리 장치(6)는 특수 커맨드가 실행된 특정 리프레쉬 주기(tRFC)에 대응하는 리프레쉬 동작을 생략할 수 있다. 예컨대, 도 12a를 참조하면, 메모리 장치(6)는 제1 메모리 셀 로우에 대한 리프레쉬 주기([t11,t12] 구간, tRFC11) 동안, RCD 버퍼(61)에 저장된 특수 커맨드를 실행할 수 있다. 이후, 메모리 장치(6)는 제1 메모리 셀 로우에 대한 리프레쉬 동작을 생략하고, 제2 내지 제4 메모리 셀 로우들에 대한 리프레쉬 동작을 순차적으로 수행할 수 있다. 제1 메모리 셀 로우에 대한 다음번 리프레쉬 동작까지 걸리는 시간은 메모리 장치(6)의 리텐션 특성을 고려할 때 상대적으로 짧기 때문에, 제1 메모리 셀 로우에 대한 리프레쉬 동작을 생략하고 특수 커맨드를 실행하더라도 데이터 손실 문제가 발생하지 않을 수 있다.
일 실시예에서, 메모리 장치(6)는 복수의 리프레쉬 동작들을 수행하는 도중에 소정의 리프레쉬 주기(tRFC) 동안 특수 커맨드를 실행할 수도 있다. 예컨대, 도 12b를 참조하면, 메모리 장치(6)는 커맨드 스케쥴링을 통해 제2 메모리 셀 로우에 대한 리프레쉬 주기([t23,t24] 구간, tRFC23) 동안, RCD 버퍼(61)에 저장된 특수 커맨드를 실행할 수 있다. 즉, 메모리 장치(6)는 제1 리프레쉬 커맨드(REF1)를 수신하는 경우라도 기 설정된 커맨드 스케쥴링 정보에 따라 제2 리프레쉬 커맨드(REF2)를 수신하는 경우 특수 커맨드를 실행할 수 있다. 결과적으로, 메모리 장치(6)는 제1 메모리 셀 로우에 대한 리프레쉬 동작, 특수 동작, 제3 및 제4 메모리 셀 로우들에 대한 리프레쉬 동작을 순차적으로 수행할 수 있다. 이를 통해, 메모리 장치(6)는 특정 메모리 셀 로우에 대한 리프레쉬 동작을 생략함에 따라 발생할 수 있는 데이터 손실을 방지할 수 있다.
도 13 내지 도 14b는 본 발명의 일 실시예에 따른 메모리 장치가 특수 커맨드를 저장하는 방법을 설명하기 위한 도면들이다.
설명의 편의를 위해 도 6 및 도 13을 함께 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(6)의 동작은 메모리 장치(6)가 탑재된 시스템이 부팅되어 동작하는 것으로 시작할 수 있다(S1310).
상기 시스템이 부팅되면, 메모리 컨트롤러(4)는 상태 레지스터(63)가 컨트롤 로직(60)이 특수 커맨드를 수신할 수 있는 제1 상태를 나타내는 제1 값을 갖는지 여부를 판별할 수 있다(S1320). 예컨대, 메모리 컨트롤러(4)는 소정의 인터페이스(5)를 통해 상태 레지스터(63)의 값을 확인하여 컨트롤 로직(60)이 제1 상태인지 여부를 판별할 수 있다.
S1320에서 판별한 결과, 상태 레지스터(63)가 제1 값을 갖는 경우, 메모리 컨트롤러(4)는 메모리 장치(6)로 특수 커맨드를 전송할 수 있다(S1330).
S1320에서 판별한 결과, 상태 레지스터(63)가 제1 값을 갖지 않는 경우, 메모리 컨트롤러(4)는 S1320으로 돌아가 상태 레지스터(63)가 제1 값을 갖는지 여부를 계속 확인할 수 있다.
S1340에서, 메모리 장치(6)는 메모리 컨트롤러(4)로부터 수신한 특수 커맨드를 RCD 버퍼(61)에 저장할 수 있다. RCD 버퍼(61)에는 복수의 특수 커맨드들이 저장될 수 있다. 예컨대, RCD 버퍼(61)에는 테스트 모드 레지스터 셋(TMRS) 시퀀스 정보 및 소프트 포스트 패키지 리페어(SPPR) 시퀀스 정보가 저장될 수 있다. 이 경우, RCD 버퍼(61)에는 특수 커맨드들 각각의 타입 및 특수 동작에 관한 정보가 저장될 수 있다. 예컨대, 특수 커맨드가 테스트 모드 레지스터 셋(TMRS) 시퀀스인 경우, RCD 버퍼(61)의 제1 저장 공간에는 테스트 모드 레지스터 셋(TMRS) 시퀀스임을 나타내는 타입 정보가 저장되고, RCD 버퍼(61)의 제2 저장 공간에는 테스트 데이터가 저장될 수 있다. 또한, 특수 커맨드가 소프트 포스트 패키지 리페어(SPPR) 시퀀스인 경우, RCD 버퍼(61)의 제1 저장 공간에는 소프트 포스트 패키지 리페어(SPPR) 시퀀스임을 나타내는 타입 정보가 저장되고, RCD 버퍼(61)의 제2 저장 공간에는 소프트 포스트 패키지 리페어(SPPR) 동작을 수행하고자 하는 메모리 칩의 어드레스 정보가 저장될 수 있다.
RCD 버퍼(61)의 크기는 전체 리프레쉬 주기(tRFC_tot)의 길이 및 시스템 요구사항 등을 고려하여 미리 설정될 수 있다. 예컨대, RCD 버퍼(61)의 크기는, 메모리 장치(6)의 리텐션 특성을 고려할 때 전체 리프레쉬 주기(tRFC_tot) 동안 실행 가능한 특수 커맨드의 최대 개수에 기초하여 미리 설정될 수 있다.
S1350에서, 메모리 장치(6)는 RCD 버퍼(61)가 다른 특수 커맨드를 저장할 수 없는 상태(FULL)인지 여부를 판별할 수 있다.
S1350에서 판별한 결과, 컨트롤 로직(60)이 다른 특수 커맨드를 저장할 수 없는 상태(FULL)인 경우('예'), 메모리 장치(6)는 상태 레지스터(63)의 값을 컨트롤 로직(60)이 특수 커맨드를 수신할 수 없는 제2 상태를 나타내는 제2 값으로 변경할 수 있다(S1360).
S1350에서 판별한 결과, 컨트롤 로직(60)이 다른 특수 커맨드를 저장할 수 있는 상태(NOT FULL)인 경우('아니오'), 메모리 컨트롤러(4)는 호스트가 요청한 다른 특수 커맨드를 실행하기 위하여 S1320으로 돌아가 상태 레지스터(63)의 값이 제1 값인지 여부를 계속 확인할 수 있다.
메모리 장치(6)가 특수 커맨드를 수신하여 저장하기 전과 후의 RCD 버퍼(61) 및 상태 레지스터(63)의 상태 변화는 도 14a 및 도 14b에 도시한 바와 같다.
먼저 도 14a를 참조하면, 메모리 장치(6)가 특수 커맨드를 수신하기 전에는, RCD 버퍼(61)는 어떠한 데이터도 저장되지 않은 상태(EMPTY)이고, 상태 레지스터(63)는 특수 커맨드를 수신할 수 있는 제1 상태를 나타내는 제1 값을 가질 수 있다. 이후, 메모리 장치(6)가 테스트 모드 레지스터 셋(TMRS) 시퀀스 및 소프트 포스트 패키지 리페어(SPPR) 시퀀스를 수신하는 경우, RCD 버퍼(61)에는 수신한 시퀀스들 각각의 타입 및 특수 동작에 관한 정보가 순차적으로 저장될 수 있다.
상태 레지스터(63)는 RCD 버퍼(61)가 다른 특수 커맨드를 저장할 수 있는 상태인지 여부에 따라 서로 다른 값을 가질 수 있다. 예컨대, RCD 버퍼(61)가 다른 특수 커맨드를 저장할 수 없는 경우, 상태 레지스터(63)는 제2 상태를 나타내는 제2 값을 가질 수 있다. 반대로, RCD 버퍼(61)가 다른 특수 커맨드를 저장할 수 있는 경우, 상태 레지스터(63)는 제1 상태를 나타내는 제1 값을 가질 수 있다.
한편, 일 실시예에서, 메모리 장치(6)는, 적어도 하나의 리프레쉬 주기(tRFC) 동안, RCD 버퍼(61)에 저장된 복수의 특수 커맨드들을 선입선출(FIFO) 방식으로 실행할 수 있다.
다음으로 도 14b를 참조하면, 메모리 장치(6)가 특수 커맨드를 수신하기 전에는, RCD 버퍼(61)는 어떠한 데이터도 저장되지 않은 상태(EMPTY) 이고, 상태 레지스터(63)는 특수 커맨드를 수신할 수 있는 제1 상태를 나타내는 제1 값을 가질 수 있다. 이후, 메모리 장치(6)가 테스트 모드 레지스터 셋(TMRS) 시퀀스 및 소프트 포스트 패키지 리페어(SPPR) 시퀀스를 수신하는 경우, RCD 버퍼(61)에는 수신한 시퀀스들 각각의 타입 및 특수 동작에 관한 정보가 순차적으로 저장될 수 있다. 또한, RCD 버퍼(61)에는 특수 커맨드들 각각의 우선순위 정보가 더 저장될 수 있다. 예컨대, RCD 버퍼(61)의 제1 공간(Byte0)에는 우선순위 정보가 저장되고, RCD 버퍼(61)의 제2 공간(Byte1)에는 커맨드 타입 정보가 저장되며, RCD 버퍼(61)의 제3 공간(Byte2-ByteN)에는 특수 동작에 관한 정보가 저장될 수 있다.
상태 레지스터(63)는 RCD 버퍼(61)가 다른 특수 커맨드를 저장할 수 있는 상태인지 여부에 따라 서로 다른 값을 가질 수 있다. 예컨대, RCD 버퍼(61)가 다른 특수 커맨드를 저장할 수 없는 경우, 상태 레지스터(63)는 제2 상태를 나타내는 제2 값을 가질 수 있다. 반대로, RCD 버퍼(61)가 다른 특수 커맨드를 저장할 수 있는 경우, 상태 레지스터(63)는 제1 상태를 나타내는 제1 값을 가질 수 있다.
한편, 일 실시예에서, 메모리 장치(6)는, 적어도 하나의 리프레쉬 주기(tRFC) 동안, RCD 버퍼(61)에 저장된 복수의 특수 커맨드들을 우선순위에 따라 순차적으로 실행할 수 있다.
도 15a 및 도 15b는 본 발명의 일 실시예에 따른 메모리 장치가 특수 커맨드를 실행하는 방법을 설명하기 위한 도면들이다.
일 실시예에서, 메모리 장치(6)는 복수의 특수 커맨드들을 연속적으로 실행하고, 상기 특수 커맨드들이 실행된 구간인 특정 리프레쉬 주기(tRFC)에 대응하는 리프레쉬 동작을 생략할 수 있다. 예컨대, 도 15a를 참조하면, 메모리 장치(6)는 제1 메모리 셀 로우에 대한 리프레쉬 주기([t31,t32] 구간, tRFC31) 동안, RCD 버퍼(61)에 저장된 제1 특수 커맨드를 실행할 수 있다. 또한, 메모리 장치(6)는 제2 메모리 셀 로우에 대한 리프레쉬 주기([t33, t34] 구간, tRFC33) 동안, RCD 버퍼(61)에 저장된 제2 특수 커맨드를 실행할 수 있다. 제1 특수 커맨드는 제2 특수 커맨드보다 먼저 저장된 커맨드일 수 있고, 또는 제2 특수 커맨드보다 높은 우선순위를 갖는 커맨드일 수도 있다. 이후, 메모리 장치(6)는 제1 및 제2 메모리 셀 로우들에 대한 리프레쉬 동작을 생략하고, 제3 및 제4 메모리 셀 로우들에 대한 리프레쉬 동작을 순차적으로 수행할 수 있다.
일 실시예에서, 메모리 장치(6)는 복수의 특수 커맨드들을 불연속적으로 실행할 수 있다. 예컨대, 도 15b를 참조하면, 메모리 장치(6)는 제1 메모리 셀 로우에 대한 리프레쉬 주기([t41,t42] 구간, tRFC41) 동안, RCD 버퍼(61)에 저장된 제1 특수 커맨드를 실행할 수 있다. 또한, 메모리 장치(6)는 제3 메모리 셀 로우에 대한 리프레쉬 주기([t45, t46] 구간, tRFC45) 동안, RCD 버퍼(61)에 저장된 제2 특수 커맨드를 실행할 수 있다. 제1 특수 커맨드는 제2 특수 커맨드보다 먼저 저장된 커맨드일 수 있고, 또는 제2 특수 커맨드보다 높은 우선순위를 갖는 커맨드일 수도 있다. 이 경우, 제1 및 제3 메모리 셀 로우들에 대한 리프레쉬 동작은 생략될 수 있다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위한 도면이고, 도 17은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 컨트롤 로직의 구성을 나타낸 도면이다.
도 16 및 도 17을 함께 참조하면, 메모리 컨트롤러(7)는 인터페이스(8)를 통해 메모리 장치(9)에 액세스할 수 있다. 예컨대, 메모리 컨트롤러(7)는 인터페이스(8)를 통해 동작 커맨드(CMD) 및 어드레스 신호(ADDR)를 메모리 장치(9)로 전송할 수 있다. 또한, 메모리 컨트롤러(7)는 인터페이스(8)를 통해 메모리 장치(9)와 각종 데이터(DAT)를 교환할 수 있다.
메모리 장치(9)는 복수의 메모리 칩들(70) 및 컨트롤 로직(80)을 포함할 수 있다. 컨트롤 로직(80)은 레지스터 클럭 드라이버(RCD)일 수 있다. 일 실시예에서, 컨트롤 로직(80)은 메모리 컨트롤러(4)로부터 수신한 특수 커맨드를 저장하기 위한 RCD 버퍼(81) 및 컨트롤 로직(80)의 상태를 나타내는 상태 레지스터(83)를 포함할 수 있다. 또한, 컨트롤 로직(80)은 셀프 리프레쉬 동작을 제어하기 위한 리프레쉬 제어기(85)를 더 포함할 수 있다. 리프레쉬 제어기(85)는 셀프 리프레쉬 시작 커맨드(SREF) 및 셀프 리프레쉬 종료 커맨드(SREFX)를 생성한 후 복수의 메모리 칩들(70)에 전달하여, 셀프 리프레쉬 동작을 제어할 수 있다.
인터페이스(8)는 메모리 장치(9)의 RCD 버퍼(81) 및 상태 레지스터(83)에 액세스할 수 있도록 설계된 것으로서, 일부 예에서 시스템 관리 버스(System Management Bus: SMBus) 등을 포함할 수 있다.
RCD 버퍼(81)에 특수 커맨드를 저장하는 방법은 도 8 내지 도 10b를 참조하여 전술한 바와 같으므로 별도의 설명은 생략한다. 이하, 도 18a 및 도 18b를 참조하여 본 발명의 일 실시예에 따른 메모리 장치가 특수 커맨드를 실행하는 방법을 설명하기로 한다.
도 18a 및 도 18b는 본 발명의 일 실시예에 따른 메모리 장치가 특수 커맨드를 실행하는 방법을 설명하기 위한 도면들이다.
설명의 편의를 위해 도 17 및 도 18a를 함께 참조하면, 메모리 장치(9)는 셀프 리프레쉬 시작 커맨드(SREF) 및 셀프 리프레쉬 종료 커맨드(SREFX) 사이의 소정의 리프레쉬 주기(tRFC) 동안 하나 이상의 특수 커맨드들을 실행할 수 있다. 예컨대, 메모리 장치(9)는 제1 메모리 셀 로우에 대한 리프레쉬 주기([t51,t52] 구간, tRFC51) 동안, RCD 버퍼(81)에 저장된 제1 특수 커맨드를 실행할 수 있다. 또한, 메모리 장치(9)는 제2 메모리 셀 로우에 대한 리프레쉬 주기([t53, t54] 구간, tRFC53) 동안, RCD 버퍼(81)에 저장된 제2 특수 커맨드를 실행할 수 있다. 이후, 메모리 장치(9)는 제1 및 제2 메모리 셀 로우들에 대한 리프레쉬 동작을 생략하고, 제3 및 제4 메모리 셀 로우들에 대한 리프레쉬 동작을 순차적으로 수행할 수 있다.
도 18b를 참조하면, 메모리 장치(9)는 커맨드 스케쥴링을 통해 제2 메모리 셀 로우에 대한 리프레쉬 주기([t63,t64] 구간, tRFC63) 동안, RCD 버퍼(81)에 저장된 특수 커맨드를 실행할 수 있다. 결과적으로, 메모리 장치(9)는 제1 메모리 셀 로우에 대한 리프레쉬 동작, 특수 동작, 제3 및 제4 메모리 셀 로우들에 대한 리프레쉬 동작을 순차적으로 수행할 수 있다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
도 19에 도시한 실시예에 따른 전자 기기(1000)는 디스플레이(1010), 통신부(1020), 메모리(1030), 프로세서(1040), 및 입출력부(1050) 등을 포함할 수 있다. 디스플레이(1010), 통신부(1020), 메모리(1030), 프로세서(1040), 및 입출력부(1050) 등의 구성 요소들은 버스(1060)를 통해 서로 통신할 수 있다. 상기 도시한 구성 요소들 외에, 전자 기기(1000)는 전원 장치, 포트 등을 더 포함할 수 있다.
프로세서(1040)는 특정 연산이나 명령어 및 태스크 등을 수행할 수 있다. 프로세서(1040)는 중앙 처리 장치(CPU), 마이크로프로세서 유닛(MCU), 또는 애플리케이션 프로세서(AP) 등일 수 있으며, 버스(1060)를 통해 디스플레이(1010), 메모리(1020), 메모리(1030), 입출력부(1050) 등의 다른 구성 요소들과 통신할 수 있다.
도 19에 도시한 전자 기기(1000)가 포함하는 메모리(1030)는, 본 발명의 다양한 실시예들에 따른 메모리 장치를 포함할 수 있다. 일례로, 메모리(1030)는 도 1 내지 도 18b를 참조하여 설명한 다양한 실시예들에 따라 동작할 수 있다. 메모리(1030)는 프로세서(1040)에서 전달되는 동작 커맨드에 응답하여 데이터를 저장, 출력 또는 삭제할 수 있다. 또한, 메모리(1030)는 전자 기기(1000)가 런-타임 동작하는 동안에, 호스트가 요청한 특수 커맨드를 수신하여 소정의 리프레쉬 주기(tRFC) 동안 실행할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (10)

  1. 제어 커맨드 및 어드레스 신호에 응답하여 데이터를 저장 및 출력하는 복수의 메모리 칩들; 및
    상기 제어 커맨드 및 상기 어드레스 신호를 상기 복수의 메모리 칩들에 전달하고, 상기 복수의 메모리 칩들 중 적어도 하나에 대해 리프레쉬 동작과는 다른 특수 동작을 수행하기 위하여 메모리 컨트롤러로부터 특수 커맨드를 수신하는 컨트롤 로직;을 포함하고,
    상기 컨트롤 로직은,
    상기 리프레쉬 동작을 수행하기 위한 소정의 리프레쉬 주기 동안, 상기 특수 커맨드를 상기 복수의 메모리 칩들 중 적어도 하나에 전송하는,
    메모리 장치.
  2. 제1항에 있어서,
    상기 컨트롤 로직은,
    상기 특수 커맨드를 저장하기 위한 RCD(Register Clock Driver) 버퍼; 및
    상기 컨트롤 로직의 상태를 나타내는 값을 저장하는 상태 레지스터;를 포함하는,
    메모리 장치.
  3. 제2항에 있어서,
    상기 컨트롤 로직은,
    상기 특수 커맨드의 타입에 따라 상기 RCD 버퍼의 크기를 가변시키는,
    메모리 장치.
  4. 제2항에 있어서,
    상기 상태 레지스터는,
    상기 RCD 버퍼가 상기 특수 커맨드를 저장할 수 있는 제1 상태인 경우, 제1 값을 갖고,
    상기 RCD 버퍼가 상기 특수 커맨드를 저장할 수 없는 제2 상태인 경우, 상기 제1 값과는 다른 제2 값을 갖는,
    메모리 장치.
  5. 제4항에 있어서,
    상기 컨트롤 로직은,
    상기 메모리 컨트롤러로부터 상기 특수 커맨드를 수신한 경우, 상기 상태 레지스터의 값을 상기 제2 값으로 갱신하는,
    메모리 장치.
  6. 제4항에 있어서,
    상기 컨트롤 로직은,
    상기 특수 커맨드를 상기 복수의 메모리 칩들에 전송한 경우, 상기 상태 레지스터의 값을 상기 제1 값으로 갱신하는,
    메모리 장치.
  7. 제1항에 있어서,
    상기 특수 동작은,
    상기 복수의 메모리 칩들에 대한, 테스트 모드 레지스터 셋(Test Mode Register Set: TMRS)을 이용한 테스트 동작 및 소프트 포스트 패키지 리페어(Soft Post Package Repair: SPPR) 동작 중 적어도 하나를 포함하는,
    메모리 장치.
  8. 복수의 로우 라인들과 복수의 칼럼 라인들에 연결되는 복수의 메모리 셀들을 포함하는 복수의 메모리 칩들; 및
    제1 상태에서 상기 복수의 메모리 셀들에 대한 데이터 입출력 동작을 수행하고, 제2 상태에서 상기 복수의 메모리 셀들 중 적어도 하나에 포함된 불량을 제거하기 위한 특수 동작을 수행하는 컨트롤 로직;을 포함하고,
    상기 컨트롤 로직은,
    상기 제1 상태에서 메모리 컨트롤러로부터 상기 특수 동작을 수행하기 위한 특수 커맨드를 수신하고,
    상기 제2 상태에서 상기 특수 커맨드를 상기 복수의 메모리 칩들로 전송하여 상기 특수 동작을 수행하는,
    메모리 장치.
  9. 제8항에 있어서,
    상기 컨트롤 로직은,
    상기 메모리 컨트롤러부터 수신한 상기 특수 커맨드의 커맨드 타입 정보, 상기 특수 동작에 관한 정보, 및 상기 특수 커맨드의 실행 순서를 정하기 위한 우선순위 정보를 저장하기 위한 RCD(Register Clock Driver) 버퍼를 포함하는,
    메모리 장치.
  10. 복수의 메모리 칩들; 및
    상기 복수의 메모리 칩들에 대한 특수 동작을 수행하기 위한 특수 커맨드를 저장하는 RCD(Register Clock Driver) 버퍼, 상기 RCD 버퍼가 상기 특수 커맨드를 저장할 수 있는지 여부를 나타내는 상태 레지스터, 및 상기 복수의 메모리 칩들에 대한 셀프 리프레쉬 동작을 제어하기 위한 리프레쉬 제어기를 포함하는 컨트롤 로직;을 포함하고,
    상기 컨트롤 로직은,
    상기 셀프 리프레쉬 동작에 따른 복수의 리프레쉬 주기들 중 적어도 하나의 구간에서 상기 특수 커맨드를 상기 복수의 메모리 칩들에 전송하는,
    메모리 장치.
KR1020190083795A 2019-07-11 2019-07-11 메모리 장치 및 이를 포함하는 메모리 시스템 KR20210008216A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190083795A KR20210008216A (ko) 2019-07-11 2019-07-11 메모리 장치 및 이를 포함하는 메모리 시스템
US16/813,962 US10978133B2 (en) 2019-07-11 2020-03-10 Memory device and memory system comprising the same
CN202010441726.4A CN112216321A (zh) 2019-07-11 2020-05-22 存储器装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190083795A KR20210008216A (ko) 2019-07-11 2019-07-11 메모리 장치 및 이를 포함하는 메모리 시스템

Publications (1)

Publication Number Publication Date
KR20210008216A true KR20210008216A (ko) 2021-01-21

Family

ID=74059372

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190083795A KR20210008216A (ko) 2019-07-11 2019-07-11 메모리 장치 및 이를 포함하는 메모리 시스템

Country Status (3)

Country Link
US (1) US10978133B2 (ko)
KR (1) KR20210008216A (ko)
CN (1) CN112216321A (ko)

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4036487B2 (ja) 1995-08-18 2008-01-23 株式会社ルネサステクノロジ 半導体記憶装置、および半導体回路装置
US5909404A (en) * 1998-03-27 1999-06-01 Lsi Logic Corporation Refresh sampling built-in self test and repair circuit
JP4061272B2 (ja) * 2002-01-09 2008-03-12 株式会社ルネサステクノロジ メモリシステム及びメモリカード
KR100412142B1 (ko) 2002-02-26 2003-12-31 주식회사 하이닉스반도체 패킷 전송 방식의 반도체 메모리 장치에서 스페셜 모드를구현하는 회로
KR100899394B1 (ko) * 2007-10-31 2009-05-27 주식회사 하이닉스반도체 리프래쉬 제어 회로
WO2010100685A1 (ja) 2009-03-03 2010-09-10 パナソニック株式会社 メモリ装置およびメモリ制御装置
KR101653568B1 (ko) * 2009-07-03 2016-09-02 삼성전자주식회사 부분 셀프 리플레시 모드에서 전류 소모를 줄일 수 있는 반도체 메모리 장치
JP2011065686A (ja) 2009-09-15 2011-03-31 Elpida Memory Inc システムインパッケージとその試験方法
KR20120081352A (ko) * 2011-01-11 2012-07-19 에스케이하이닉스 주식회사 리프레시 제어 회로, 이를 이용한 메모리 장치 및 그 리프레시 제어 방법
KR101861647B1 (ko) 2011-05-24 2018-05-28 삼성전자주식회사 메모리 시스템 및 그 리프레시 제어 방법
WO2014150478A1 (en) 2013-03-15 2014-09-25 Insyde Software Corp. System and method for managing and diagnosing a computing device equipped with unified extensible firmware interface (uefi)-compliant firmware
KR102192242B1 (ko) 2014-02-24 2020-12-17 삼성전자주식회사 메모리로 커맨드를 이슈하는 커맨드 이슈 방법 및 메모리의 커맨드 처리 방법
US10437650B2 (en) 2014-06-19 2019-10-08 Nec Corporation Controlling execution of tasks in a series of operational processing by identifying processing units based on task command, task setting information, state of operational processing
KR102420897B1 (ko) * 2016-03-17 2022-07-18 에스케이하이닉스 주식회사 메모리 모듈, 이를 포함하는 메모리 시스템 및 그의 동작 방법
US10810144B2 (en) 2016-06-08 2020-10-20 Samsung Electronics Co., Ltd. System and method for operating a DRR-compatible asynchronous memory module
US20180181504A1 (en) 2016-12-23 2018-06-28 Intel Corporation Apparatuses and methods for training one or more signal timing relations of a memory interface
KR20190040604A (ko) 2017-10-11 2019-04-19 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
KR20190041645A (ko) 2017-10-13 2019-04-23 삼성전자주식회사 메모리 모듈, 메모리 모듈의 동작 방법 및 메모리 모듈의 테스트 시스템

Also Published As

Publication number Publication date
US10978133B2 (en) 2021-04-13
US20210012831A1 (en) 2021-01-14
CN112216321A (zh) 2021-01-12

Similar Documents

Publication Publication Date Title
US10248340B2 (en) Semiconductor apparatus, memory module and operation method thereof
RU2627100C2 (ru) Гибридное запоминающее устройство
US8792273B2 (en) Data storage system with power cycle management and method of operation thereof
US10528393B2 (en) Data storage device with weighting to control command selection and operating method thereof
US7287115B2 (en) Multi-chip package type memory system
US20060065746A1 (en) Semiconductor memory device
US20120075947A1 (en) Semiconductor Memory Devices Having Self-Refresh Capability
US11288014B2 (en) Controller, operating method of controller and storage device including the same
US9152553B1 (en) Generic command descriptor for controlling memory devices
KR20210118727A (ko) 행 주소 지정 및 열 주소 지정이 가능한 메모리의 동적 데이터에 대한 에러 정정
US20180239557A1 (en) Nonvolatile memory device, data storage device including the same, and operating method of data storage device
KR20210026103A (ko) 저장 장치 및 그 동작 방법
KR20190102438A (ko) 전자 장치 및 그것의 동작 방법
CN111459527B (zh) 存储器系统及其操作方法
US10467020B2 (en) Memory device, and information-processing device
US20210326060A1 (en) Nonvolatile memory device, data storage device including the same and operating method thereof
US10732859B2 (en) Systems and methods for granular non-volatile memory health visibility to a host
KR20120130871A (ko) 메모리 시스템 및 그 리프레시 제어 방법
KR20210008216A (ko) 메모리 장치 및 이를 포함하는 메모리 시스템
US11609710B2 (en) Host, data storage device, data processing system and data processing method
US11194512B2 (en) Data storage device which selectively performs a cache read or a normal read operation depending on work load and operating method thereof
KR20230037255A (ko) 이벤트 로그 관리 방법, 컨트롤러 및 저장 장치
CN114863969A (zh) 跳过刷新操作的存储器件及其操作方法
KR20210042192A (ko) 반도체 메모리 장치, 전자 장치, 및 그것의 설정 방법
KR20200034312A (ko) 데이터 저장 장치 및 그것의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal