KR20190102438A

KR20190102438A - 전자 장치 및 그것의 동작 방법

Info

Publication number: KR20190102438A
Application number: KR1020180022814A
Authority: KR
Inventors: 유인재; 천동엽
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2018-02-26
Filing date: 2018-02-26
Publication date: 2019-09-04
Also published as: KR102406340B1; US20190265911A1; CN110196736A; US10776048B2; CN110196736B

Abstract

본 발명의 실시 예에 따른 전자 장치는 복수의 플레인 그룹들을 포함하는 데이터 저장 장치 및 상기 데이터 저장 장치를 제어하는 컨트롤러를 포함한다. 상기 컨트롤러는 호스트 장치로부터 수신되는 커맨드를 저장하는 임시 저장 장치, 상기 임시 저장 장치 내에 상기 복수의 플레인 그룹들 각각에 매칭되는 복수의 큐 영역들을 정의하고 상기 복수의 플레인 그룹들 각각에 대한 상기 커맨드를 각 플레인 그룹에 매칭된 큐 영역에 큐잉하는 프로세서 및 상기 복수의 큐 영역들 각각에 대응하며 각 큐 영역의 위치를 가리키는 복수의 포인터 레지스터들을 포함한다. 상기 프로세서는 상기 복수의 플레인 그룹들의 개수에 대응하도록 상기 복수의 큐 영역들의 개수와 크기 및 상기 복수의 포인터 레지스터들의 크기를 변경한다.

Description

전자 장치 및 그것의 동작 방법{ELECTRONIC APPARATUS AND OPERATING METHOD THEREOF}

본 발명은 반도체 장치에 관한 것으로, 구체적으로 데이터 저장 장치를 포함하는 전자 장치 및 그것의 동작 방법에 관한 것이다.

최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitouscomputing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 기기의 사용이 급증하고 있다. 이와 같은 휴대용 전자 기기는 데이터를 저장하기 위하여 데이터 저장 장치를 포함하는 전자 장치를 사용한다.

데이터 저장 장치를 포함하는 전자 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 전자 장치는 USB(Universal Serial Bus)메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive, 이하, SSD라 칭함)를 포함한다.

본 발명의 실시 예는 임시 저장 장치 내에 할당된 큐 영역을 효율적으로 사용할 수 있는 전자 장치 및 그것의 동작 방법을 제공하는 것이다.

본 발명의 실시 예에 따른 전자 장치는 복수의 플레인 그룹들을 포함하는 데이터 저장 장치 및 상기 데이터 저장 장치를 제어하는 컨트롤러를 포함한다. 컨트롤러는 호스트 장치로부터 수신되는 커맨드를 저장하는 임시 저장 장치, 임시 저장 장치 내에 복수의 플레인 그룹들 각각에 매칭되는 복수의 큐 영역들을 정의하고 복수의 플레인 그룹들 각각에 대한 커맨드를 각 플레인 그룹에 매칭되는 큐 영역에 큐잉하는 프로세서 및 복수의 큐 영역들 각각의 위치를 가리키는 복수의 포인터 레지스터들을 포함한다. 프로세서는 복수의 플레인 그룹들의 개수에 대응하도록 복수의 큐 영역들의 개수와 크기 및 복수의 포인터 레지스터들의 크기를 변경한다.

본 발명의 실시 예에 따른 전자 장치는 컨트롤러; 및 복수의 플레인 그룹들을 포함하고, 실행 시에 컨트롤러에 의해 구동되는 명령들이 저장된 비 일시적 기계 판독 가능 저장 매체를 포함한다. 명령들은 컨트롤러의 임시 저장 장치 중 일부를 전체 큐 영역으로 할당하는 명령, 복수의 플레인 그룹들의 정보에 따라 전체 큐 영역을 복수의 플레인 그룹들 각각에 매칭되고 가변적 크기를 가지는 복수의 큐 영역들로 분할하여 정의하는 명령 및 호스트 장치로부터 수신되는 커맨드를 분석하여 대응하는 플레인 그룹에 매칭되는 가변적 크기를 가지는 큐 영역에 저장하는 명령을 포함한다.

본 발명의 실시 예에 따른 전자 장치의 동작 방법은 임시 저장 장치에 전체 큐 영역을 할당하는 단계, 데이터 저장 장치의 플레인 그룹 정보를 확인하는 단계, 전체 큐 영역을 플레인 그룹 정보에 대응하고 가변적 크기를 가지는 복수의 큐 영역들로 분할하여 정의하는 단계 및 호스트 장치로부터 수신되는 커맨드를 분석하여 대응하는 가변적 크기를 가지는 큐 영역에 저장하는 단계를 포함한다.

본 발명의 실시 예에 따르면, 설계 변경으로 인해 채널의 수, 불휘발성 메모리 장치의 수, 및 불휘발성 메모리 장치에 포함된 플레인 그룹의 수가 달라지더라도 커맨드 큐의 내부 공간을 대응하는 형태로 변경하여 사용할 수 있으므로, 제한된 크기로 할당되는 커맨드 큐를 효율적으로 활용할 수 있으며 전자 장치의 성능 향상을 가져올 수 있다.

도 1은 본 발명의 실시 예에 따른 전자 장치의 구성 예를 도시한 블록도이다.
도 2는 복수의 채널들 및 각 채널에 연결된 복수의 불휘발성 메모리 그룹들을 예시적으로 도시한 블록도이다.
도 3은 하나의 채널을 공유하는 복수의 불휘발성 메모리 장치들을 예시적으로 도시한 도면이다.
도 4는 불휘발성 메모리 장치의 구성을 예시적으로 도시한 도면이다.
도 5a는 본 발명의 실시 예에 따라 커맨드 큐를 복수의 큐 영역들로 분할한 예를 도시한 도면이다.
도 5b는 본 발명의 실시 예에 따라 커맨드 큐를 복수의 큐 영역들로 분할한 예를 도시한 도면이다.
도 6a 및 도 6b는 커맨드 큐의 제3 큐 영역들에 큐잉되는 커맨드 엔트리들의 개수가 변경됨에 따라 라이트 포인터들의 크기를 변경하는 예를 도시한 도면들이다.
도 7a 및 도 7b는 라이트 포인터 레지스터를 참조하여 커맨드 큐에 커맨드 엔트리를 저장하는 방법을 도시한 도면들이다.
도 8a는 본 발명의 실시 예에 따른 전자 장치의 동작 방법을 도시한 순서도이다.
도 8b는 도 8a의 S820 단계를 구체적으로 도시한 순서도이다.
도 9는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 10은 도 9에 도시된 컨트롤러를 예시적으로 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 전자 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따른 전자 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 13은 본 발명의 실시 예에 따른 전자 장치를 포함하는 네트워크 시스템을 예시적으로 보여주는 도면이다.
도 14는 본 발명의 실시 예에 따른 전자 장치의 데이터 저장 장치에 포함된 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다.

이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.

도 1은 본 발명의 실시 예에 따른 전자 장치(10)의 구성 예를 도시한 블록도이다. 본 실시 예에서, 전자 장치(10)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치(도시되지 않음)에 의해서 액세스되는 데이터를 저장할 수 있다. 전자 장치(10)는 메모리 시스템이라고도 불릴 수 있다.

전자 장치(10)는 호스트 장치와의 전송 프로토콜을 의미하는 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 전자 장치(10)는 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multi media card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus)저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.

전자 장치(10)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 전자 장치(10)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.

도 1을 참조하면, 전자 장치(10)는 데이터 저장 장치(100) 및 컨트롤러(200)를 포함할 수 있다.

데이터 저장 장치(100)는 전자 장치(10)의 저장 매체로서 동작할 수 있다. 데이터 저장 장치(100)는 비 일시적 기계 판독 가능 저장 매체로도 불릴 수 있다. 데이터 저장 장치(100)는 메모리 셀에 따라서 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory, FRAM), 티엠알(tunneling magneto-resistive, TMR) 막을 이용한 마그네틱 램(magnetic random access memory, MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory, PRAM), 전이 금속 화합물(transition metal oxide)을 이용한 저항성 램(resistive random access memory, RERAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다.

도 2는 복수의 채널들 및 각 채널에 연결된 복수의 불휘발성 메모리 그룹들을 예시적으로 도시한 블록도이고, 도 3은 하나의 채널을 공유하는 복수의 불휘발성 메모리 장치들을 예시적으로 도시한 도면이다.

도 2 및 도 3을 참조하면, 데이터 저장 장치(100)는 복수의 불휘발성 메모리 그룹들(NVMG1~NVMGn)을 포함할 수 있다. 복수의 불휘발성 메모리 그룹들(NVMG1~NVMGn)은 각각 복수의 불휘발성 메모리 장치들(NVM1~NVMm)을 포함할 수 있다. 컨트롤러(200)와의 연결을 위한 채널들(CH1~CHn)은 데이터 저장 장치(100)에 포함된 불휘발성 메모리 그룹들(NVMG1~NVMGn)의 개수에 대응하는 개수로 구비될 수 있으나, 특별히 이에 한정되는 것은 아니다. 하나의 불휘발성 메모리 그룹(NVMG1)에 포함된 복수의 불휘발성 메모리 장치들(NVM1~NVMm)은 하나의 채널(CH1)을 통해 컨트롤러(200)와 연결될 수 있다. 즉, 복수의 채널들(CH1~CHn)은 각각 복수의 불휘발성 메모리 그룹들(NVMG1~NVMGn)에 포함된 복수의 불휘발성 메모리 장치들(NVM1~NVMm)에 의해 공유될 수 있다.

도 3을 참조하면, 컨트롤러(200)는 채널(CH1)을 통해 연결된 복수의 불휘발성 메모리 장치들(NVM1~NVMm)로 각각 커맨드들을 제공할 수 있고, 커맨드들을 제공받은 복수의 불휘발성 메모리 장치들(NVM1~NVMm)에서는 커맨드들에 대응하는 동작이 동시에 수행될 수 있다.

도 4는 불휘발성 메모리 장치의 구성을 예시적으로 도시한 도면이다.

도 4를 참조하면, 불휘발성 메모리 장치(NVM)는 복수의 플레인 그룹들(PG1~PGj)을 포함할 수 있다. 복수의 플레인 그룹들(PG1~PGj)은 각각 복수의 플레인들(PLANE1~PLANEi)을 포함할 수 있다. 불휘발성 메모리 장치(NVM)에서 하나의 커맨드에 대응하는 동작이 수행되는 최소 단위는 플레인 그룹(PG)일 수 있으나, 특별히 이에 한정되는 것은 아니다. 설명의 편의를 위하여 본 실시 예에서는 하나의 커맨드에 대응하는 동작이 수행되는 최소 단위를 플레인 그룹(PG)으로 가정한다.

예를 들어, 호스트 장치로부터 수신되는 커맨드(예를 들어, 제1 커맨드)는 채널 정보(예를 들어, 제1 채널(CH1)), 불휘발성 메모리 장치 정보(예를 들어, 제1 불휘발성 메모리 장치(NVM1)) 및 플레인 그룹 정보(예를 들어, 제1 플레인 그룹(PG1))를 포함할 수 있다. 제1 커맨드에 대응하는 동작은 제1 채널(CH1)에 연결된 복수의 불휘발성 메모리 장치들(NVM1~NVMm) 중에서 제1 불휘발성 메모리 장치(NVM1)에 포함된 플레인 그룹들(PG1~PGj) 중에서 제1 플레인 그룹(PG1)에 포함된 복수의 플레인들(PLANE1~PLANEi)에서 동시에 수행될 수 있다.

도 4에 구체적으로 도시하지는 않았으나, 불휘발성 메모리 장치(NVM)는 복수의 비트라인들(도시되지 않음) 및 복수의 워드라인들(도시되지 않음)이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 갖는 메모리 셀 어레이(도시되지 않음)를 포함할 수 있다. 플레인 그룹들(PG1~PGj)의 복수의 플레인들(PLANE1~PLANEi)은 각각 복수의 메모리 블록들을 포함할 수 있고, 복수의 메모리 블록들은 각각 복수의 페이지들을 포함할 수 있다.

메모리 셀 어레이의 각 메모리 셀은 하나의 비트를 저장하는 싱글 레벨 셀(single, level cell, SLC), 2 비트의 데이터를 저장할 수 있는 멀티 레벨 셀(multi level cell, MLC), 3 비트의 데이터를 저장할 수 있는 트리플 레벨 셀(triple level cell, TLC) 또는 4 비트의 데이터를 저장할 수 있는 쿼드 레벨 셀(quad level cell, QLC)일 수 있다. 메모리 셀 어레이는 싱글 레벨 셀, 멀티 레벨 셀, 트리플 레벨 셀, 및 쿼드 레벨 셀 중 적어도 하나 이상을 포함할 수 있다. 예를 들어, 메모리 셀 어레이는 2차원 수평 구조의 메모리 셀들을 포함할 수도 있고, 또는 3차원 수직 구조의 메모리 셀들을 포함할 수도 있다.

컨트롤러(200)는 호스트 인터페이스(210), 프로세서(220), 메모리 인터페이스(230), 메모리(240), 라이트 포인터 레지스터(250), 리드 포인터 레지스터(260), 및 제어 신호 생성기(270)를 포함할 수 있다. 메모리(240)는 커맨드 큐(245)를 포함할 수 있다.

호스트 인터페이스(210)는 호스트 장치(도시되지 않음)와 전자 장치(10)를 인터페이싱할 수 있다. 예시적으로, 호스트 인터페이스(210)은 USB(universal serial bus),UFS(universal flash storage), MMC(multimedia card), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI expresss)와 같은 표준 전송 프로토콜들 중 어느 하나를 이용해서 호스트 장치와 통신할 수 있다.

프로세서(220)는 마이크로 컨트롤 유닛(micro control unit)(MCU), 중앙 처리 장치(central processing unit)(CPU)로 구성될 수 있다. 프로세서(220)는 호스트 장치로부터 수신된 요청을 처리할 수 있다. 프로세서(220)는 호스트 장치로부터 수신된 요청을 처리하기 위하여 메모리(240)에 로딩된 코드 형태의 명령(instruction) 또는 알고리즘, 즉, 소프트웨어를 구동하고, 내부의 기능 블록들 및 데이터 저장 장치(100)를 제어할 수 있다.

전자 장치(10)는 전력 공급을 받거나 재부팅되면 부트업(boot up)을 시작한다. 예를 들어, 전자 장치(10)는 판독-전용 메모리(read only memory, ROM)(도시되지 않음)으로부터 메모리(240)로 부트 로더(bootloader)를 로드한다. 전자 장치(10)는 부트 로더(bootloader)를 이용하여 데이터 저장 장치(100)로부터 코드 형태의 명령들(instructions)를 메모리(240)로 로드하여 부트업을 완료할 수 있다.

메모리(240)로 로드된 코드 형태의 명령들(instructions)은 컨트롤러(200) 내부의 각종 기능 블록들 및 데이터 저장 장치(100)의 동작을 제어할 수 있다. 본 실시 예에서 명령들(instructions)은 메모리(240)의 일부를 커맨드 큐(245)로 할당하는 명령(이하, ‘큐 할당 명령’이라 함), 데이터 저장 장치(100)에 포함된 복수의 플레인 그룹들의 정보를 확인하는 명령(이하, ‘정보 확인 명령’이라 함), 데이터 저장 장치(100)에 포함된 복수의 플레인 그룹들의 정보에 근거하여 커맨드 큐(245)를 각 플레인 그룹에 매칭되는 복수의 큐 영역들로 분할하여 정의하는 명령(이하, ‘큐 분할 명령’이라 함), 및 호스트 장치로부터 수신되는 커맨드를 분석하여 해당하는 플레인 그룹에 매칭된 큐 영역에 큐잉하는 명령(이하, ‘큐잉 명령’이라 함), 및 커맨드 큐(245)의 각 큐 영역에 대한 위치를 가리키는 복수의 포인터 레지스터들의 크기를 변경하는 명령(이하, ‘포인터 변경 명령’이라 함) 등을 포함할 수 있으나, 명령들(instructions)에 포함되는 명령이 특별히 이에 한정되는 것은 아니다. 큐 할당 명령, 정보 확인 명령, 큐 분할 명령, 큐잉 명령 및 포인터 변경 명령은 각각 프로세서(220)에 의해 구동되어 상술한 동작들을 수행할 수 있다.

메모리 인터페이스(230)는 프로세서(220)의 제어에 따라서 불휘발성 메모리 장치(100)를 제어할 수 있다. 메모리 인터페이스(230)는 메모리 컨트롤러로도 불릴 수 있다. 메모리 인터페이스(230)는 제어 신호들을 데이터 저장 장치(100)로 제공할 수 있다. 제어 신호들은 데이터 저장 장치(100)가 호스트 장치로부터 수신된 요청들에 대응하는 동작을 수행하도록 제어하기 위한 커맨드를 포함할 수 있다. 커맨드는 동작 코드(예컨대, 수행할 동작 종류를 나타내는 정보), 동작이 수행될 영역에 대한 어드레스 정보 등을 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다. 메모리 인터페이스(230)는 데이터를 데이터 저장 장치(100)로 제공하거나, 데이터 저장 장치(100)로부터 데이터를 제공 받을 수 있다. 메모리 인터페이스(230)는 적어도 하나 이상의 채널(CH)을 통해 데이터 저장 장치(100)와 연결될 수 있다.

메모리(240)는 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)로 구성될 수 있다. 메모리(240)는 프로세서(220)에 의해서 구동되는 소프트웨어(즉, 코드 형태의 명령들(instructions))가 로드되는 영역을 포함할 수 있다. 또한, 메모리(240)는 소프트웨어의 구동에 필요한 메타 데이터가 저장되는 영역을 포함할 수 있다. 즉, 메모리(240)는 프로세서(220)의 동작 메모리(working memory)로서 동작할 수 있다.

메모리(240)는 호스트 장치로부터 불휘발성 메모리 장치(100)로 전송될 데이터 또는 불휘발성 메모리 장치(100)로부터 독출되어 호스트 장치로 전송될 데이터를 임시 저장하는 영역을 포함할 수 있다. 즉, 메모리(240)는 버퍼 메모리(buffermemory)로서 동작할 수 있으며, 임시 저장 장치로도 불릴 수 있다.

커맨드 큐(245)는 호스트 장치로부터 수신된 커맨드들을 큐잉하도록 구성될 수 있다. 커맨드 큐(245)는 메모리(240)에서 일정 크기로 할당된 영역에 해당할 수 있다. 메모리(240)의 일부를 커맨드 큐(245)로 할당하는 것은 프로세서(220)에 의해 구동되는 큐 할당 명령에 의해 수행될 수 있다. 커맨드 큐(245)는 물리적으로 고정된 크기를 가질 수 있다. 커맨드 큐(245)는 복수의 큐 영역들로 분할될 수 있다. 커맨드 큐(245)를 복수의 큐 영역들로 분할하는 것은 프로세서(220)에 의해 구동되는 큐 분할 명령에 의해 수행될 수 있다. 커맨드 큐(245)에 포함된 복수의 큐 영역들의 개수 및 크기는 채널의 개수, 각 채널에 연결된 불휘발성 메모리 장치들의 개수, 및 각 불휘발성 메모리 장치에 포함된 플레인 그룹들의 개수에 따라 가변될 수 있다. 커맨드 큐(245)는 채널의 개수에 대응하는 제1 큐 영역들, 불휘발성 메모리 장치들의 수에 대응하는 제2 큐 영역들 및 각 불휘발성 메모리 장치의 플레인 그룹들의 수에 대응하는 제3 큐 영역들로 분할될 수 있다.

예를 들어, 프로세서(220)에 의해 구동되는 정보 확인 명령은 컨트롤러(200)와 데이터 저장 장치(100)를 연결하는 채널(CH)의 개수, 각 채널(CH)을 공유하는 불휘발성 메모리 장치(NVM)들의 개수, 및 각 불휘발성 메모리 장치(NVM)에 포함된 플레인 그룹(PG)의 개수를 확인하고, 데이터 저장 장치(100)에 포함된 플레인 그룹(PG)의 총 개수를 결정할 수 있다.

프로세서(220)에 의해 구동되는 큐 분할 명령은 커맨드 큐(245)를 정보 확인 명령에 의해 결정된 데이터 저장 장치(100)에 포함된 플레인 그룹(PG)의 총 개수에 대응하는 개수의 큐 영역들을 갖도록 분할할 수 있다. 이에 따라, 커맨드 큐(245)는 채널(CH)의 개수에 대응하는 제1 큐 영역(RG1, 도 5a 참조)들을 가질 수 있고, 제1 큐 영역(RG1)들은 불휘발성 메모리 장치(NVM)들의 개수에 대응하는 제2 큐 영역(RG2, 도 5a 참조)들을 가질 수 있고, 제2 큐 영역(RG2)들은 각 불휘발성 메모리 장치(NVM)에 포함된 플레인 그룹(PG)의 개수에 대응하는 제3 큐 영역(RG3, 도 5a 참조)들을 가질 수 있다. 커맨드 큐(245)에 포함된 전체 큐 영역들은 제1 큐 영역들의 개수, 제2 큐 영역들의 개수 및 제3 큐 영역들의 개수를 곱한 값에 해당하는 개수일 수 있다.

컨트롤러(200)와 데이터 저장 장치(100)를 연결하는 채널(CH)의 개수, 각 채널(CH)을 공유하는 불휘발성 메모리 장치(NVM)들의 개수, 각 불휘발성 메모리 장치(NVM)에 포함된 플레인 그룹(PG)들의 개수는 반도체 장치(예를 들어, 전자 장치)의 설계에 따라 달라질 수 있다. 커맨드 큐(245)를 고정된 개수의 큐 영역들로 분할하여 사용하면 반도체 장치의 설계가 달라짐에 따라 채널(CH)의 개수, 불휘발성 메모리 장치(NVM)들의 개수 또는 플레인 그룹(PG)들의 개수 중 적어도 하나 이상이 달라지는 경우, 커맨드 큐(245) 내의 일부 큐 영역들은 사용되지 않거나 또는 커맨드 큐(245)의 공간이 부족한 문제가 발생할 수 있다.

본 실시 예에서는 전자 장치(10)의 구성 즉, 채널의 개수, 각 채널에 연결된 불휘발성 메모리 장치들의 개수, 또는 각 불휘발성 메모리 장치에 포함된 플레인 그룹들의 개수가 변경되면, 커맨드 큐(245)의 큐 영역들을 변경된 구성에 대응하도록 분할하여 사용할 수 있다.

도 5a는 본 발명의 실시 예에 따라 커맨드 큐를 복수의 큐 영역들로 분할한 예를 도시한 도면이다. 설명의 편의를 위하여, 전자 장치(10)는 컨트롤러(200)와 데이터 저장 장치(100)를 연결하는 4개의 채널들(CH1~CH4)을 포함하고, 각 채널(CH1~CH4)을 4개의 불휘발성 메모리 장치들(NVM1~NVM4)이 공유하고, 각 불휘발성 메모리 장치(NVM1~NVM4)는 4개의 플레인 그룹들(PG1~PG4)을 포함하는 것으로 가정한다. 또한, 커맨드 큐(245)는 최대 1024개의 커맨드 엔트리(CMD entry)를 큐잉할 수 있는 크기로 할당된 것으로 가정한다.

도 5a를 참조하면, 프로세서(220)에 의해 구동되는 큐 분할 명령은 커맨드 큐(245)를 각 채널(CH1~CH4)에 대응하는 4개의 제1 큐 영역(RG1)들로 분할하고, 제1 큐 영역(RG1)들은 각각 4개의 불휘발성 메모리 장치들(NVM1~NVM4)에 대응하는 4개의 제2 큐 영역(RG2)들로 분할하고, 제2 영역(RG2)들은 각각 4개의 플레인 그룹들(PG1~PG4)에 대응하는 4개의 제3 영역(RG3)들로 분할할 수 있다. 이에 따라, 도 5a에서 커맨드 큐(245)는 64개의 제3 큐 영역(RG3)들을 포함할 수 있다. 즉, 커맨드 큐(245)에 포함된 전체 큐 영역들의 개수는 64개일 수 있다. 커맨드 큐(245)는 최대 1024개의 커맨드 엔트리(CMD entry)를 큐잉하므로, 제3 큐 영역(RG3)들은 각각 16개의 커맨드 엔트리들(16 CMD entries)을 큐잉할 수 있다.

도 5b는 본 발명의 실시 예에 따라 커맨드 큐를 복수의 큐 영역들로 분할한 예를 도시한 도면이다. 설명의 편의를 위하여, 전자 장치(10)는 컨트롤러(200)와 데이터 저장 장치(100)를 연결하는 4개의 채널들(CH1~CH4)을 포함하고, 각 채널(CH1~CH4)을 2개의 불휘발성 메모리 장치들(NVM1~NVM2)이 공유하고, 각 불휘발성 메모리 장치(NVM1~NVM2)는 4개의 플레인 그룹들(PG1~PG4)을 포함하는 것으로 가정한다.

도 5b를 참조하면, 프로세서(220)에 의해 구동되는 큐 분할 명령은 커맨드 큐(245)를 각 채널(CH1~CH4)에 대응하는 4개의 제1 큐 영역(RG1)들로 분할하고, 제1 큐 영역(RG1)들은 각각 2개의 불휘발성 메모리 장치들(NVM1~NVM2)에 대응하는 2개의 제2 큐 영역(RG2)들로 분할하고, 제2 큐 영역(RG2)들은 각각 4개의 플레인 그룹들(PG1~PG4)에 대응하는 4개의 제3 큐 영역(RG3)들로 분할할 수 있다. 이에 따라, 커맨드 큐(245)는 32개의 제3 큐 영역(RG3)들을 포함할 수 있고, 제3 큐 영역(RG3)들은 각각 32개의 커맨드 엔트리들(32 CMD entries)을 큐잉할 수 있다.

도 5a 및 도 5b를 참조하면, 채널의 개수, 각 채널을 공유하는 불휘발성 메모리 장치들의 개수, 또는 각 불휘발성 메모리 장치에 포함된 플레인 그룹들의 개수가 변경되면, 제3 큐 영역(RG3)들의 개수 및 제3 큐 영역(RG)들에 저장되는 커맨드 엔트리들의 개수가 가변되는 것을 알 수 있다. 커맨드 큐(245)의 제3 큐 영역(RG3)들의 개수는 데이터 저장 장치(100)에 포함된 플레인 그룹들의 총 개수에 대응할 수 있다.

전자 장치(10)의 채널의 개수, 각 채널을 공유하는 불휘발성 메모리 장치들의 개수 또는 플레인 그룹들의 개수 중 적어도 하나의 개수가 변경되면 결과적으로 커맨드 큐(245)의 제3 큐 영역(RG3)들의 개수 및 제3 큐 영역(RG3)들의 크기가 가변될 수 있다. 제3 큐 영역(RG3)의 크기가 가변되는 것은 제3 큐 영역(RG3)들에 큐잉되는 커맨드 엔트리들의 개수가 가변되는 것을 의미할 수 있다. 이에 따라, 전자 장치(10)의 구성이 변경되더라도 커맨드 큐(245)는 변경된 구성에 대응하는 큐 영역들을 포함하도록 분할될 수 있다.

라이트 포인터 레지스터(250)는 호스트 장치로부터 수신된 커맨드 엔트리를 저장할 위치를 가리키는 값을 저장하도록 구성될 수 있다. 라이트 포인터 레지스터(250)는 복수의 라이트 포인터(WP)들을 포함할 수 있다. 복수의 라이트 포인터(WP)들은 커맨드 큐(245)에 최대로 포함될 수 있는 제3 큐 영역(RG3, 도 5a 참조)들의 개수에 대응하는 개수로 구비될 수 있다.

도 6a에 도시한 것처럼, 커맨드 큐(245)에 최대로 포함될 수 있는 제3 큐 영역(RG3)들의 개수가 j 개이면, 라이트 포인터 레지스터(250)는 j 개의 라이트 포인터들(WP1~WPj)을 포함할 수 있다. j는 1 이상의 자연수일 수 있다.

하나의 라이트 포인터(WP)는 하나의 제3 큐 영역(RG3)과 매칭될 수 있다. 각 라이트 포인터(WP)는 대응하는 제3 큐 영역(RG3)에 최대로 큐잉되는 커맨드 엔트리들의 개수에 대응하는 값을 저장하도록 구성될 수 있다. 도 6a 및 도 6b에서는 각 라이트 포인터(WP)가 ‘0’부터 ‘63’까지 나타내도록 6비트(bit)로 구성된 것을 도시하였으나, 라이트 포인터(WP)의 비트 수가 특별히 이에 한정되는 것은 아니다.

각 라이트 포인터(WP1~WPj)의 각 비트는 프로세서(220)에 의해 구동되는 포인터 변경 명령에 의해 활성화(enable) 또는 비활성화(disable)될 수 있다. 포인터 변경 명령은 커맨드 큐(245)의 제3 큐 영역(RG3)들에 큐잉되는 커맨드 엔트리의 개수가 가변됨에 따라 각 라이트 포인터(WP1~WPj)의 비트들 중 일부 비트들을 활성화 또는 비활성화할 수 있다.

커맨드 큐(245)의 제3 큐 영역(RG3)들의 개수가 증가하면 제3 큐 영역(RG3)들의 크기가 감소하여 제3 큐 영역(RG3)들 각각에 큐잉되는 커맨드 엔트리들의 개수는 감소하므로, 프로세서(220)에 의해 구동된 포인터 변경 명령은 각 라이트 포인터(WP1~WPj)의 비트들 중 최상위 비트부터 순차적으로 비활성화할 수 있다. 커맨드 큐(245)의 제3 큐 영역(RG3)들의 개수가 감소하면 제3 큐 영역(RG3)들의 크기가 증가하여 제3 큐 영역(RG3)들 각각에 큐잉되는 커맨드 엔트리들의 개수는 증가하므로, 프로세서(220)에 의해 구동된 포인터 변경 명령은 각 라이트 포인터(WP1~WPj)에서 비활성화된 비트들 중 하위 비트부터 순차적으로 활성화할 수 있다.

도 6a 및 도 6b는 커맨드 큐(245)의 제3 큐 영역(RG3)들에 큐잉되는 커맨드 엔트리들의 개수가 변경됨에 따라 라이트 포인터 레지스터(250)의 라이트 포인터들(WP1~WPj)의 크기를 변경하는 예를 도시한 도면들이다.

도 6a에서는 j 개의 제3 큐 영역(RG3)들을 포함하고, 제3 큐 영역(RG3)들은 각각 16개의 커맨드 엔트리들을 큐잉하는 커맨드 큐(245)를 예를 들어 도시하였다. 설명의 편의를 위하여 커맨드 큐(245)가 포함할 수 있는 제3 큐 영역(RG3)의 최대 개수는 j 개인 것으로 가정한다. j 는 1 이상의 자연수일 수 있다.

라이트 포인터 레지스터(250)는 j 개의 라이트 포인터들(WP1~WPj)을 포함할 수 있다. 각 제3 큐 영역(RG3)은 16개의 커맨드 엔트리들을 큐잉할 수 있으므로, 제1 내지 제j 라이트 포인터(WP1~WPj)들에서 최상위 비트(즉, 6번째 비트)와 차상위 비트(즉, 5번째 비트)는 비활성화되고, 나머지 비트들(즉, 1번째 내지 4번째 비트들)은 활성화될 수 있다. 이에 따라, 제1 내지 제j 라이트 포인터(WP1~WPj)들은 각각 ‘0’부터 ‘15’까지의 값들을 저장할할 수 있다.

제1 내지 제j 라이트 포인터(WP1~WPj)들로부터 출력되는 값들은 MUX로 입력될 수 있고, MUX는 제1 내지 제j 라이트 포인터(WP1~WPj)들로부터 입력된 j 개의 값들 중 하나의 값을 선택하여 출력할 수 있다. MUX로부터 출력된 값은 커맨드를 큐잉할 위치에 해당하는 어드레스일 수 있다. MUX의 출력단은 커맨드 큐(245)를 포함하는 메모리(240)의 어드레스 포트에 연결될 수 있고, 프로세서(220)에 의해 구동된 큐잉 명령은 어드레스 포트에 연결된 MUX의 출력단으로부터 커맨드를 큐잉할 위치를 확인한 후 해당 위치로 큐잉할 수 있다.

도 6b에서는 k 개의 제3 큐 영역(RG3)들을 포함하고, 제3 큐 영역(RG3)들은 각각 32 개의 커맨드 엔트리들을 큐잉하는 커맨드 큐(245)를 도시하였다. k 는 1 이상의 자연수이며, j 보다 작을 수 있다.

라이트 포인터 레지스터(250)는 j 개의 라이트 포인터들(WP1~WPj)을 포함할 수 있다. 커맨드 큐(245)의 제3 큐 영역(RG3)들의 개수가 변경되더라도 라이트 포인터 레지스터(250)에 포함된 라이트 포인터들의 개수는 달라지지 않는다. 각 제3 큐 영역(RG3)은 32개의 커맨드 엔트리들을 큐잉할 수 있으므로, 제1 내지 제j 라이트 포인터(WP1~WPj)들에서 최상위 비트(즉, 6번째 비트)는 비활성화되고, 나머지 비트들(즉, 1번째 내지 5번째 비트들)은 활성화될 수 있다. 제1 내지 제j 라이트 포인터(WP1~WPj)들은 각각 ‘0’부터 ‘31’까지의 값들을 저장할 수 있다.

도 7a 및 도 7b는 라이트 포인터 레지스터를 참조하여 커맨드 큐(245)에 커맨드 엔트리를 저장하는 방법을 도시한 도면들이다. 도면의 간략화를 위하여 MUX는 생략하였다.

도 7a에서는 16개의 커맨드 엔트리들이 큐잉되는 제3 큐 영역(RG3)들을 포함하는 커맨드 큐(245)를 도시하였다. 제2 라이트 포인터(WP2)는 1번째 비트부터 4번째 비트까지 활성화된 상태이다.

호스트 장치(도시되지 않음)로부터 제1 채널(CH1)에 연결된 제1 불휘발성 메모리 장치(NVM1)의 제2 플레인 그룹(PG2)에 대한 제1 라이트 커맨드(CMDW1)가 수신되면(①), 프로세서(220)에 의해 구동된 큐잉 명령은 대응하는 제2 라이트 포인터(WP2)에 저장된 값을 확인한다. 제2 라이트 포인터(WP2)의 값이 ‘0’이므로, 큐잉 명령은 제1 채널(CH1)에 연결된 제1 불휘발성 메모리 장치(NVM1)의 제2 플레인 그룹(PG2)에 대응하는 커맨드 큐(245)의 제3 큐 영역(RG3)의 시작 어드레스인 ‘16’에 ‘0’을 더한 결과에 대응하는 위치 즉, 어드레스가 ‘16’인 위치에 제1 라이트 커맨드(CMDW1)를 큐잉한다(②). 이후, 제2 라이트 포인터(WP2)의 값은 ‘1’이 된다(③).

호스트 장치로부터 제1 채널(CH1)에 연결된 제1 불휘발성 메모리 장치(NVM1)의 제2 플레인 그룹(PG2)에 대한 제1 라이트 커맨드(CMDW1)가 수신되면(④), 프로세서(220)에 의해 구동된 큐잉 명령은 대응하는 제2 라이트 포인터(WP2)의 값인 ‘1’을 제1 채널(CH1)에 연결된 제1 불휘발성 메모리 장치(NVM1)의 제2 플레인 그룹(PG2)에 대응하는 커맨드 큐(245)의 제3 큐 영역(RG3)의 시작 어드레스인 ‘16’에 더하여 어드레스가 ‘17’인 위치에 제2 라이트 커맨드(CMDW2)를 큐잉한다(⑤). 이후, 제2 라이트 포인터(WP2)의 값은 ‘2’가 된다(⑥).

도 7b에서는 32개의 커맨드 엔트리들이 큐잉되는 제3 큐 영역(RG3)들을 포함하는 커맨드 큐(245)를 도시하였다. 제2 라이트 포인터(WP2)는 1번째 비트부터 5번째 비트까지 활성화된 상태이다.

호스트 장치(도시되지 않음)로부터 제1 채널(CH1)에 연결된 제1 불휘발성 메모리 장치(NVM1)의 제2 플레인 그룹(PG2)에 대한 제1 라이트 커맨드(CMDW1)가 수신되면(①), 프로세서(220)에 의해 구동된 큐잉 명령은 대응하는 제2 라이트 포인터(WP2)의 값을 확인한다. 제2 라이트 포인터(WP2)의 값이 ‘0’이므로, 큐잉 명령은 제1 채널(CH1)에 연결된 제1 불휘발성 메모리 장치(NVM1)의 제2 플레인 그룹(PG2)에 대응하는 커맨드 큐(245)의 제3 큐 영역(RG3)의 시작 어드레스인 ‘32’에 ‘0’을 더한 결과에 대응하는 위치 즉, 어드레스가 ‘32’인 위치에 제1 라이트 커맨드(CMDW1)를 큐잉한다(②). 이후, 제2 라이트 포인터(WP2)의 값은 ‘1’이 된다(③).

호스트 장치로부터 제1 채널(CH1)에 연결된 제1 불휘발성 메모리 장치(NVM1)의 제2 플레인 그룹(PG2)에 대한 제2 라이트 커맨드(CMDW2)가 수신되면(④), 프로세서(220)에 의해 구동된 큐잉 명령은 대응하는 제2 라이트 포인터(WP2)의 값인 ‘1’을 제1 채널(CH1)에 연결된 제1 불휘발성 메모리 장치(NVM1)의 제2 플레인 그룹(PG2)에 대응하는 커맨드 큐(245)의 제3 큐 영역(RG3)의 시작 어드레스인 ‘32’에 더하여 어드레스가 ‘33’인 위치에 제2 라이트 커맨드(CMDW2)를 큐잉한다(⑤). 이후, 제2 라이트 포인터(WP2)의 값은 ‘2’가 된다(⑥).

라이트 포인터 레지스터(250)는 커맨드 큐(245)가 최대로 포함할 수 있는 제3 큐 영역(RG3)들의 개수와 대응되는 개수의 라이트 포인터(WP)들을 포함하므로, 커맨드 큐(245)에 포함되는 제3 큐 영역(RG3)들의 개수가 최대 개수 이하이면, 라이트 포인터(WP)들 중 일부는 사용되지 않을 수 있다.

리드 포인터 레지스터(260)는 커맨드 큐(245)에 큐잉된 커맨드 엔트리들 중 다음 순서로 페치(fetch)할 커맨드 엔트리가 저장된 위치를 가리키는 값을 저장하도록 구성될 수 있다. 구체적으로 도시하지는 않았으나, 리드 포인터 레지스터(260)는 복수의 리드 포인터들(도시되지 않음)을 포함할 수 있다.

리드 포인터 레지스터(260)는 라이트 포인터 레지스터(250)와 동일하게 구현되고 동작할 수 있다. 복수의 리드 포인터들은 라이트 포인터들의 개수와 대응하는 개수로 구비될 수 있다. 복수의 리드 포인터들로부터 출력되는 값들은 MUX(도시되지 않음)로 입력될 수 있고, MUX는 복수의 리드 포인터들로부터 입력된 값들 중 하나의 값을 선택하여 출력할 수 있다. MUX로부터 출력된 값은 페치할 커맨드가 큐잉된 위치에 해당하는 어드레스일 수 있다. MUX의 출력단은 커맨드 큐(245)를 포함하는 메모리(240)의 어드레스 포트에 연결될 수 있고, 프로세서(220)에 의해 구동된 디큐잉 명령은 어드레스 포트에 연결된 MUX의 출력단으로부터 페치할 커맨드가 큐잉된 위치를 확인한 후 해당 위치에 저장된 커맨드를 페치할 수 있다. 라이트 포인터 레지스터(250) 및 리드 포인터 레지스터(260)와 연결되는 메모리(240)의 어드레스 포트들은 서로 다른 어드레스 포트들일 수 있다. 예를 들어, 라이트 포인터 레지스터(250)와 연결되는 어드레스 포트는 라이트 어드레스 포트일 수 있고, 리드 포인터 레지스터(260)와 연결되는 어드레스 포트는 리드 어드레스 포트일 수 있다.

각 리드 포인터는 각 라이트 포인터(WP)와 동일한 비트 수를 갖도록 구성될 수 있다. 각 리드 포인터의 각 비트는 프로세서(220)에 의해 구동된 포인터 변경 명령에 의해 활성화(enable) 또는 비활성화(disable)될 수 있다.

커맨드 큐(245)의 제3 큐 영역(RG3)들에 큐잉되는 커맨드 엔트리의 개수가 증가하면, 포인터 변경 명령은 각 리드 포인터에서 비활성화된 비트들 중 하위 비트부터 순차적으로 활성화할 수 있다. 커맨드 큐(245)의 제3 큐 영역(RG3)들에 큐잉되는 커맨드 엔트리의 개수가 감소하면, 포인터 변경 명령은 각 리드 포인터에서 활성화된 비트들 중 최상위 비트부터 순차적으로 비활성화할 수 있다.

제어 신호 생성기(270)는 커맨드 큐(245)로부터 페치(fetch)된 커맨드 엔트리를 수신하고, 수신된 커맨드 엔트리에 근거하여 데이터 저장 장치(100)로 제공할 제어 신호를 생성할 수 있다. 제어 신호는 커맨드, 어드레스 등을 포함할 수 있다. 제어 신호 생성기(270)는 생성한 제어 신호를 출력하고, 출력된 제어 신호는 메모리 인터페이스(230)에 의해 채널을 통해 데이터 저장 장치(100)로 제공될 수 있다.

도 8a는 본 발명의 실시 예에 따른 전자 장치의 동작 방법을 도시한 순서도이고, 도 8b는 도 8a의 S820 단계를 구체적으로 도시한 순서도이다. 도 8a 및 도 8b는 본 실시 예에 따른 전자 장치(10)의 동작 방법 중 메모리(240)의 일부를 커맨드 큐(245)로 할당하고, 커맨드 큐(245)를 데이터 저장 장치(100)의 플레인 그룹들의 개수 변경에 따라 대응하는 복수의 큐 영역들을 갖도록 분할하는 방법을 설명하기 위한 도면이다. 도 8a 및 도 8b를 참조하여 본 실시 예에 따른 전자 장치의 동작 방법을 설명함에 있어서, 도 1 내지 도 7b가 참조될 수 있다.

S810 단계에서, 컨트롤러(200)의 프로세서(220)는 메모리(240)에 로드된 큐 할당 명령을 구동시켜 메모리(240) 내에 커맨드 큐(245)를 할당할 수 있다. 커맨드 큐(245)는 기 설정된 크기로 할당될 수 있다.

S820 단계에서, 프로세서(220)는 메모리(240)에 로드된 정보 확인 명령을 구동시켜 데이터 저장 장치(100)의 플레인 그룹 정보를 확인할 수 있다. 플레인 그룹 정보를 확인하는 구체적인 단계는 도 8b를 참조하여 설명하면 다음과 같다.

S821 단계에서, 프로세서(220)는 정보 확인 명령을 구동시켜 컨트롤러(200)와 데이터 저장 장치(100)를 연결하는 채널(CH)들의 개수를 확인할 수 있다.

S823 단계에서, 프로세서(220)는 정보 확인 명령을 구동시켜 각 채널(CH)을 공유하는 불휘발성 메모리 장치(NVM)들의 개수를 확인할 수 있다.

S825 단계에서, 프로세서(220)는 정보 확인 명령을 구동시켜 각 불휘발성 메모리 장치(NVM)에 포함된 플레인 그룹(PG)들의 개수를 확인할 수 있다.

S827 단계에서, 프로세서(220)는 정보 확인 명령을 구동시켜 S821 단계, S823 단계, 및 S825 단계에서 확인한 채널(CH)들의 개수, 불휘발성 메모리 장치(NVM)들의 개수, 및 플레인 그룹(PG)들의 개수에 근거하여 데이터 저장 장치(10)에 대한 플레인 그룹들의 개수(즉, 데이터 저장 장치(10)에 포함된 플레인 그룹들의 총 개수)를 정의할 수 있다.

S830 단계에서, 프로세서(220)는 메모리(240)에 로드된 큐 분할 명령을 구동시켜 커맨드 큐(245)를 데이터 저장 장치(10)의 플레인 그룹 정보에 대응하는 복수의 큐 영역들(RG1, RG2, RG3)을 갖도록 분할하여 정의할 수 있다. 복수의 큐 영역들(RG1, RG2, RG3)은 각각 채널(CH)들의 개수에 대응하는 복수의 제1 큐 영역(RG1)들, 각 채널(CH)을 공유하는 불휘발성 메모리 장치(NVM)들의 개수에 대응하는 복수의 제2 큐 영역(RG2)들, 및 각 불휘발성 메모리 장치(NVM)에 포함된 플레인 그룹(PG)들의 개수에 대응하는 복수의 제3 큐 영역(RG3)들을 포함할 수 있다.

S840 단계에서, 프로세서(220)는 메모리(240)에 로드된 포인터 변경 명령을 구동시켜 포인터 레지스터들의 크기를 변경할 수 있다. 포인터 레지스터들은 복수의 라이트 포인터들을 포함하는 라이트 포인터 레지스터(250) 및 복수의 리드 포인터들을 포함하는 리드 포인터 레지스터(260)를 포함할 수 있다. 포인터 레지스터들의 크기를 변경하는 것은 라이트 포인터 레지스터(250)에 포함된 복수의 라이트 포인터들 및 리드 포인터 레지스터(260)에 포함된 복수의 리드 포인터들 각각에 대하여 일부 비트들을 활성화 또는 비활성화하여 수행될 수 있다. 이에 대해서는 위에서 상세히 설명하였으므로, 여기에서는 생략한다.

S850 단계에서, 호스트 장치로부터 커맨드가 수신되면 프로세서(220)는 메모리(240)에 로드된 큐잉 명령을 구동시켜 호스트 장치로부터 수신된 커맨드를 분석하여 해당하는 플레인 그룹에 매칭되는 큐 영역(예컨대, 제3 큐 영역(RG3))에 큐잉되도록 할 수 있다.

도 9는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 9를 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 솔리드 스테이트 드라이브(solid state drive)(2200)(이하, SSD라 칭함)를 포함할 수 있다.

SSD(2200)는 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리 장치들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250) 및 전원 커넥터(2260)를 포함할 수 있다.

컨트롤러(2210)는 SSD(2200)의 제반 동작을 제어할 수 있다.

버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 불휘발성 메모리 장치들(2231~223n)로 전송될 수 있다.

불휘발성 메모리 장치들(2231~223n)은 SSD(2200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.

전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공할 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 대용량 캐패시터들(capacitors)을 포함할 수 있다.

컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트 장치(2100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 신호 커넥터(2250)는 호스트 장치(2100)와 SSD(2200)의 인터페이스 방식에 따라 다양한 형태의 커넥터로 구성될 수 있다.

도 10은 도 9에 도시된 컨트롤러를 예시적으로 보여주는 도면이다. 도 9를 참조하면, 컨트롤러(2210)는 호스트 인터페이스 유닛(2211), 컨트롤 유닛(2212), 랜덤 액세스 메모리(2213), 에러 정정 코드(ECC) 유닛(2214) 및 메모리 인터페이스 유닛(2215)을 포함할 수 있다.

호스트 인터페이스 유닛(2211)은, 호스트 장치(2100)의 프로토콜에 따라서, 호스트 장치(2100)와 SSD(2200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(2211)은, 시큐어 디지털(secure digital), USB(universal serial bus),MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage) 프로토콜들 중 어느 하나를 통해서 호스트 장치(2100)와 통신할 수 있다. 또한, 호스트 인터페이스 유닛(2211)은 호스트 장치(2100)가 SSD(2200)를 범용 데이터 저장 장치, 예를 들면, 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(disk emulation) 기능을 수행할 수 있다.

컨트롤 유닛(2212)은 호스트 장치(2100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(2212)은 SSD(2200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(2213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.

에러 정정 코드(ECC) 유닛(2214)은 불휘발성 메모리 장치들(2231~223n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 불휘발성 메모리 장치들(2231~223n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(2214)은 패리티 데이터에 근거하여 불휘발성 메모리 장치들(2231~223n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(2214)은 검출된 에러를 정정할 수 있다.

메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(2215)은 버퍼 메모리 장치(2220)에 저장된 데이터를 불휘발성 메모리 장치들(2231~223n)로 제공하거나, 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 버퍼 메모리 장치(2220)로 제공할 수 있다.

도 11은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 11을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 데이터 저장 장치(3200)를 포함할 수 있다.

호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.

호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 데이터 저장 장치(3200)는 접속 터미널(3110)에 마운트(mount)될 수 있다.

데이터 저장 장치(3200)는 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 데이터 저장 장치(3200)는 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 데이터 저장 장치(3200)는 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.

컨트롤러(3210)는 데이터 저장 장치(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 10에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.

버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 불휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.

불휘발성 메모리 장치들(3231~3232)은 데이터 저장 장치(3200)의 저장 매체로 사용될 수 있다.

PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 데이터 저장 장치(3200) 내부에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 데이터 저장 장치(3200)의 전원을 관리할 수 있다.

접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 데이터 저장 장치(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 데이터 저장 장치(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 데이터 저장 장치(3200)의 어느 한 변에 배치될 수 있다.

도 12는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 12를 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 데이터 저장 장치(4200)를 포함할 수 있다.

호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.

데이터 저장 장치(4200)는 표면 실장형 패키지 형태로 구성될 수 있다. 데이터 저장 장치(4200)는 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 데이터 저장 장치(4200)는 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 불휘발성 메모리 장치(4230)를 포함할 수 있다.

컨트롤러(4210)는 데이터 저장 장치(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 10에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.

버퍼 메모리 장치(4220)는 불휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 불휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 불휘발성 메모리 장치(4230)로 전송될 수 있다.

불휘발성 메모리 장치(4230)는 데이터 저장 장치(4200)의 저장 매체로 사용될 수 있다.

도 13은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템(5000)을 예시적으로 보여주는 도면이다. 도 13을 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.

서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.

서버 시스템(5300)은 호스트 장치(5100) 및 데이터 저장 장치(5200)를 포함할 수 있다. 데이터 저장 장치(5200)는 도 1의 데이터 저장 장치(100), 도 9의 데이터 저장 장치(2200), 도 11의 데이터 저장 장치(3200), 도 12의 데이터 저장 장치(4200)로 구성될 수 있다.

도 14는 본 발명의 실시 예에 따른 데이터 저장 장치에 포함된 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다. 도 14를 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 열 디코더(130), 데이터 읽기/쓰기 블럭(140), 전압 발생기(150) 및 제어 로직(160)을 포함할 수 있다.

메모리 셀 어레이(110)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.

행 디코더(120)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 행 디코더(120)는 제어 로직(160)의 제어에 따라 동작할 수 있다. 행 디코더(120)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(120)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(120)는 전압 발생기(150)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.

데이터 읽기/쓰기 블럭(140)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(140)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(140)은 제어 로직(160)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(140)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(140)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(110)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(140)은 읽기 동작 시 메모리 셀 어레이(110)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.

열 디코더(130)는 제어 로직(160)의 제어에 따라 동작할 수 있다. 열 디코더(130)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(130)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(140)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.

전압 발생기(150)는 불휘발성 메모리 장치(100)의 내부 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(150)에 의해서 생성된 전압들은 메모리 셀 어레이(110)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.

제어 로직(160)은 외부 장치로부터 제공된 제어 신호에 근거하여 불휘발성 메모리 장치(100)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(160)은 불휘발성 메모리 장치(100)의 읽기, 쓰기, 소거 동작과 같은 불휘발성 메모리 장치(100)의 동작을 제어할 수 있다.

이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.

10: 전자 장치 100: 데이터 저장 장치
200: 컨트롤러 210: 호스트 인터페이스
220: 프로세서 230: 메모리 인터페이스
240: 메모리 245: 커맨드 큐
250: 라이트 포인터 레지스터 260: 리드 포인터 레지스터
270: 제어 신호 생성기

Claims

복수의 플레인 그룹들을 포함하는 데이터 저장 장치; 및
상기 데이터 저장 장치를 제어하는 컨트롤러를 포함하고,
상기 컨트롤러는,
호스트 장치로부터 수신되는 커맨드를 저장하는 임시 저장 장치,
상기 임시 저장 장치 내에 상기 복수의 플레인 그룹들 각각에 매칭되는 복수의 큐 영역들을 정의하고 상기 복수의 플레인 그룹들 각각에 대한 상기 커맨드를 각 플레인 그룹에 매칭된 큐 영역에 큐잉하는 프로세서, 및
상기 복수의 큐 영역들 각각에 대응하며 각 큐 영역의 위치를 가리키는 복수의 포인터 레지스터들을 포함하며,
상기 프로세서는 상기 복수의 플레인 그룹들의 개수에 대응하도록 상기 복수의 큐 영역들의 개수와 크기 및 상기 복수의 포인터 레지스터들의 크기를 변경하는 전자 장치.
제1항에 있어서,
상기 프로세서는 상기 임시 저장 장치의 일부를 전체 큐 영역으로 할당하고, 상기 전체 큐 영역을 상기 복수의 큐 영역들로 분할하여 정의하는 전자 장치.
제2항에 있어서,
상기 전체 큐 영역은 상기 복수의 플레인 그룹들의 개수의 변동과 상관없이 동일한 크기로 할당되는 전자 장치.
제1항에 있어서,
상기 프로세서는 상기 복수의 플레인 그룹들의 개수가 증가하면 상기 복수의 큐 영역들의 개수는 증가시키고 각 큐 영역의 크기는 감소시키는 전자 장치.
제1항에 있어서,
상기 컨트롤러와 상기 데이터 저장 장치 사이를 연결하는 복수의 채널들을 더 포함하는 전자 장치.
제5항에 있어서,
상기 데이터 저장 장치는 상기 복수의 채널들을 공유하는 복수의 불휘발성 메모리 장치들을 포함하는 복수의 메모리 그룹들을 포함하고,
상기 복수의 플레인 그룹들의 개수는 상기 복수의 채널들의 개수의 변경, 상기 불휘발성 메모리 장치들의 개수의 변경 또는 각 불휘발성 메모리 장치에 포함된 플레인 그룹들의 개수의 변경에 의해 변동되는 전자 장치.
제1항에 있어서,
상기 복수의 포인터 레지스터들은 복수의 비트들로 구성되는 전자 장치.
제7항에 있어서,
상기 프로세서는 상기 복수의 플레인 그룹들의 개수에 따라 상기 복수의 포인터 레지스트들의 비트들 중 일부 비트를 활성화 또는 비활성화하여 상기 복수의 포인터 레지스터들의 크기를 변경하는 전자 장치.
제8항에 있어서,
상기 프로세서는 상기 복수의 플레인 그룹들의 개수가 감소하면 상기 복수의 포인터 레지스터들의 복수의 비트들 중 비활성화된 비트들의 최하위 비트부터 순차적으로 활성화하고, 상기 복수의 플레인 그룹들의 개수가 증가하면 상기 복수의 포인터 레지스터들의 복수의 비트들 중 최상위 비트부터 순차적으로 비활성화하는 데이터 저장 장치.
제1항에 있어서,
상기 복수의 포인터 레지스터들은,
상기 복수의 큐 영역들 각각에 대하여 상기 커맨드를 큐잉할 위치에 대응하는 어드레스가 저장되는 복수의 라이트 포인터 레지스터들; 및
상기 복수의 큐 영역들 각각에 대하여 디큐잉할 상기 커맨드의 위치에 대응하는 어드레스가 저장되는 복수의 리드 포인터 레지스터들을 포함하는 전자 장치.
제10항에 있어서,
상기 임시 저장 장치는 복수의 어드레스 포트들을 포함하며,
상기 복수의 라이트 포인터 레지스터들은 상기 복수의 어드레스 포트들 중 어느 하나에 대응하고, 상기 복수의 리드 포인터 레지스터들은 상기 복수의 어드레스 포트들 중 다른 하나에 대응하는 전자 장치.
컨트롤러; 및
복수의 플레인 그룹들을 포함하고, 실행 시에 상기 컨트롤러에 의해 구동되는 부호화된 명령들(instructions)이 저장된 비 일시적 기계 판독 가능 저장 매체를 포함하며,
상기 명령들은,
상기 컨트롤러의 임시 저장 장치 중 일부를 전체 큐 영역으로 할당하는 명령,
상기 비 일시적 기계 판독 가능 저장 매체의 상기 복수의 플레인 그룹들의 정보를 확인하는 명령,
상기 복수의 플레인 그룹들의 정보에 따라 상기 전체 큐 영역을 상기 복수의 플레인 그룹들 각각에 매칭되고 가변적 크기를 가지는 복수의 큐 영역들로 분할하여 정의하는 명령, 및
호스트 장치로부터 수신되는 커맨드를 분석하여 대응하는 플레인 그룹에 매칭되는 가변적 크기를 가지는 큐 영역에 저장하는 명령을 포함하는 전자 장치.
제12항에 있어서,
상기 컨트롤러와 상기 비 일시적 기계 판독 가능 저장 매체를 연결하는 복수의 채널들을 더 포함하며,
상기 비 일시적 기계 판독 가능 저장 매체는 상기 복수의 채널들을 공유하는 복수의 불휘발성 메모리 장치들을 포함하는 복수의 메모리 그룹들을 포함하는 전자 장치.
제13항에 있어서,
상기 복수의 플레인 그룹들의 정보는 상기 복수의 플레인 그룹들의 개수를 포함하며, 상기 복수의 플레인 그룹들의 개수는 상기 복수의 채널들의 개수, 상기 불휘발성 메모리 장치들의 개수 또는 각 불휘발성 메모리 장치에 포함된 플레인 그룹들의 개수에 의해 정의되는 전자 장치.
제14항에 있어서,
상기 복수의 플레인 그룹들의 개수가 증가하면 상기 가변적 크기를 가지는 상기 복수의 큐 영역들의 개수는 증가하고 각 큐 영역의 크기는 감소하는 전자 장치.
제15항에 있어서,
상기 전체 큐 영역은 상기 복수의 플레인 그룹들의 개수와 상관없이 동일한 크기로 할당되는 전자 장치.
제12항에 있어서,
상기 컨트롤러는 상기 가변적 크기를 가지는 상기 복수의 큐 영역들 각각에 대응하며 각 큐 영역의 위치를 가리키는 복수의 포인터 레지스터들을 포함하는 전자 장치.
제17항에 있어서,
상기 복수의 포인터 레지스터들은 복수의 비트들로 구성되는 전자 장치.
제18항에 있어서,
상기 명령들은 상기 복수의 플레인 그룹들의 정보에 따라 상기 복수의 포인터 레지스터들의 크기를 변경하는 명령을 포함하는 전자 장치.
제19항에 있어서,
상기 복수의 포인터 레지스터들의 크기를 변경하는 명령은 상기 복수의 플레인 그룹들의 개수에 대응하도록 상기 복수의 포인터 레지스트들의 복수의 비트들 중 일부 비트를 활성화 또는 비활성화하는 전자 장치.
제20항에 있어서,
상기 복수의 포인터 레지스터들의 크기를 변경하는 명령은 상기 복수의 플레인 그룹들의 개수가 감소하면 상기 복수의 포인터 레지스터들의 복수의 비트들 중 비활성화된 비트들의 최하위 비트부터 순차적으로 활성화 하고, 상기 복수의 플레인 그룹들의 개수가 증가하면 상기 복수의 포인터 레지스터들의 복수의 비트들 중 최상위 비트부터 순차적으로 비활성화하는 데이터 저장 장치.
제17항에 있어서,
상기 복수의 포인터 레지스터들은,
상기 복수의 큐 영역들 각각에 대하여 상기 커맨드를 큐잉할 위치에 대응하는 어드레스가 저장되는 복수의 라이트 포인터 레지스터들; 및
상기 복수의 큐 영역들 각각에 대하여 디큐잉할 상기 커맨드의 위치에 대응하는 복수의 리드 포인터 레지스터들을 포함하는 전자 장치.
제22항에 있어서,
상기 임시 저장 장치는 복수의 어드레스 포트들을 포함하며,
상기 복수의 라이트 포인터 레지스터들은 상기 복수의 어드레스 포트들 중 어느 하나에 대응하고, 상기 복수의 리드 포인터 레지스터들은 상기 복수의 어드레스 포트들 중 다른 하나에 대응하는 전자 장치.
데이터 저장 장치 및 데이터 저장 장치의 동작을 제어하는 컨트롤러를 포함하는 전자 장치의 동작 방법으로서,
상기 컨트롤러의 임시 저장 장치에 전체 큐 영역을 할당하는 단계;
상기 데이터 저장 장치의 플레인 그룹 정보를 확인하는 단계;
상기 전체 큐 영역을 상기 플레인 그룹 정보에 대응하고 가변적 크기를 가지는 복수의 큐 영역들로 분할하여 정의하는 단계; 및
상기 호스트 장치로부터 수신되는 커맨드를 분석하여 대응하는 가변적 크기를 가지는 큐 영역에 저장하는 단계;
를 포함하는 전자 장치의 동작 방법.
제24항에 있어서,
상기 컨트롤러와 상기 데이터 저장 장치는 복수의 채널들로 연결되고, 상기 데이터 저장 장치는 각 채널을 공유하는 복수의 불휘발성 메모리 장치들을 포함하고, 각 불휘발성 메모리 장치는 복수의 플레인 그룹들을 포함하며,
상기 데이터 저장 장치의 상기 플레인 그룹 정보를 확인하는 단계는,
상기 복수의 채널들의 개수를 확인하는 단계;
상기 각 채널을 공유하는 상기 복수의 불휘발성 메모리 장치들의 개수를 확인하는 단계;
상기 각 불휘발성 메모리 장치에 포함된 상기 복수의 플레인 그룹의 개수를 확인하는 단계; 및
상기 복수의 채널들의 개수, 상기 복수의 불휘발성 메모리 장치들의 개수 및 상기 복수의 플레인 그룹의 개수에 근거하여 상기 데이터 저장 장치에 대한 플레인 그룹들의 개수를 정의하는 단계를 포함하는 전자 장치의 동작 방법.
제25항에 있어서,
상기 가변적 크기를 가지는 복수의 큐 영역들로 분할하여 정의하는 단계는,
상기 전체 큐 영역이 상기 복수의 플레인 그룹들의 개수에 대응하는 개수의 상기 복수의 큐 영역들을 포함하도록 상기 가변적 크기를 가지는 복수의 큐 영역들의 크기를 변경하는 단계를 포함하는 전자 장치의 동작 방법.
제26항에 있어서,
상기 가변적 크기를 가지는 복수의 큐 영역들의 크기를 변경하는 단계에서,
상기 복수의 플레인 그룹들의 개수가 증가하면 상기 가변적 크기를 가지는 복수의 큐 영역들의 크기를 감소시키고, 상기 복수의 플레인 그룹들의 개수가 감소하면 상기 가변적 크기를 가지는 복수의 큐 영역들의 크기를 증가시키는 전자 장치의 동작 방법.
제25항에 있어서,
상기 컨트롤러는 상기 가변적 크기를 가지는 복수의 큐 영역들 각각에 대응하며 해당 큐 영역의 위치를 가리키는 복수의 비트들로 구성된 복수의 포인터 레지스터들을 포함하고,
상기 복수의 플레인 그룹들의 정보에 대응하도록 상기 복수의 포인터 레지스터들의 크기를 변경하는 단계를 더 포함하는 전자 장치의 동작 방법.
제28항에 있어서,
상기 복수의 포인터 레지스터들의 크기를 변경하는 단계는,
상기 복수의 포인터 레지스터들의 복수의 비트들 중 일부 비트를 활성화 또는 비활성화하여 수행되는 전자 장치의 동작 방법.
제29항에 있어서,
상기 복수의 포인터 레지스터들의 크기를 변경하는 단계에서,
상기 복수의 플레인 그룹들의 개수가 감소하면 상기 복수의 포인터 레지스터들의 복수의 비트들 중 비활성화된 비트들의 최하위 비트부터 순차적으로 활성화하는 전자 장치의 동작 방법.
제29항에 있어서,
상기 복수의 포인터 레지스터들의 크기를 변경하는 단계에서,
상기 복수의 플레인 그룹들의 개수가 증가하면 상기 복수의 포인터 레지스터들의 복수의 비트들 중 최상위 비트부터 순차적으로 비활성화하는 전자 장치의 동작 방법.
제25항에 있어서,
상기 컨트롤러는 상기 가변적 크기를 가지는 복수의 큐 영역들 각각에 대응하며 해당 큐 영역의 위치를 가리키는 복수의 비트들로 구성된 복수의 포인터 레지스터들을 포함하고,
상기 복수의 플레인 그룹들의 개수에 대응하도록 상기 복수의 포인터 레지스터들의 크기를 변경하는 단계를 더 포함하는 전자 장치의 동작 방법.
제32항에 있어서,
상기 복수의 포인터 레지스터들의 크기를 변경하는 단계는,
상기 복수의 플레인 그룹들의 개수에 대응하도록 상기 복수의 포인터 레지스터들의 복수의 비트들 중 일부 비트를 활성화 또는 비활성화하여 수행되는 전자 장치의 동작 방법.
제33항에 있어서,
상기 복수의 포인터 레지스터들의 크기를 변경하는 단계에서,
상기 복수의 플레인 그룹들의 개수가 감소하면 상기 복수의 포인터 레지스터들의 복수의 비트들 중 비활성화된 비트들의 최하위 비트부터 순차적으로 활성화하는 전자 장치의 동작 방법.
제33항에 있어서,
상기 복수의 포인터 레지스터들의 크기를 변경하는 단계에서,
상기 복수의 플레인 그룹들의 개수가 증가하면 상기 복수의 포인터 레지스터들의 복수의 비트들 중 최상위 비트부터 순차적으로 비활성화하는 전자 장치의 동작 방법.