KR20220135786A - 메모리 시스템에 포함된 복수의 메모리 장치에서 수행되는 동작에 대해 스케줄링하는 장치 및 방법 - Google Patents

메모리 시스템에 포함된 복수의 메모리 장치에서 수행되는 동작에 대해 스케줄링하는 장치 및 방법 Download PDF

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Abstract

본 기술은 데이터 입출력 동작을 수행할 수 있는 복수의 메모리 그룹 및 데이터 입출력 명령에 대응하는 동작을 복수의 메모리 그룹에 대응하여 적어도 하나의 단위 동작으로 구분하고, 할당가능한 자원 정보 및 메모리 그룹의 상태 정보를 바탕으로 복수의 메모리 장치에 대응하는 복수의 큐(Queues)에 단위 동작을 배정하는 컨트롤러를 제공한다.

Description

메모리 시스템에 포함된 복수의 메모리 장치에서 수행되는 동작에 대해 스케줄링하는 장치 및 방법{APPARATUS AND METHOD FOR SCHEDUING OPERATIONS PERFORMED IN PLURAL MEMORY DEVICES INCLUDED IN A MEMORY SYSTEM}
본 발명은 메모리 시스템에 관한 것으로서, 구체적으로 메모리 시스템 내에서 수행되는 동작을 스케줄링하는 장치와 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
자기 디스크와 기계적인 구동장치(예, mechanical arm)을 포함하는 하드 디스크와 비교하면, 비휘발성 메모리 장치는 반도체 공정 기술의 발달로 작은 면적에 많은 데이터를 저장할 수 있을 뿐만 아니라 기계적인 구동장치를 사용할 필요가 없어 데이터를 액세스하는 속도가 빠르고 전력 소모가 적을 수 있다. 이러한 장점을 갖는 비휘발성 메모리 장치를 포함하는 메모리 시스템의 예로서, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등이 있다.
본 발명의 일 실시예는 메모리 시스템의 복잡도 및 성능 저하를 피하고, 메모리 장치의 사용 효율을 개선하여, 메모리 장치에 저장되는 데이터를 안전하게 보호하고 신속하게 처리할 수 있는 메모리 시스템, 데이터 처리 시스템, 혹은 그것의 동작 방법을 제공할 수 있다.
또한, 본 발명의 일 실시예는 메모리 시스템 내 활용 가능한 자원 정보와 복수의 메모리 그룹에서 수행 중이거나 수행 예정인 동작 정보를 바탕으로 데이터 입출력 동작을 배정하여, 메모리 시스템의 데이터 입출력 성능을 향상시키는 장치와 방법을 제공할 수 있다.
이를 위해, 메모리 시스템 내 컨트롤러는 외부에서 입력된 데이터 입출력 관련 명령에 대응하는 작업(task)을 인터리빙(interleaving) 모드로 독립적으로 데이터 입출력 관련 동작을 수행할 수 있는 메모리 그룹에 대응하여 구분하여 단위 동작을 생성하고, 단위 동작을 각 메모리 그룹에 배정하는 과정에서 활용 가능한 자원 정보를 바탕으로 단위 동작의 배정 여부를 결정하거나 단위 동작의 배정 순서를 변경할 수 있다.
본 발명의 일 실시예는 메모리 시스템 내 컨트롤러는 데이터 입출력 관련한 단위 동작들의 종류에 따라 서로 다른 가중치를 부여하여 각 메모리 그룹별로 스코어링하고, 메모리 시스템 내에서 병렬로 수행될 수 있는 단위 동작들이 활용 가능한 자원의 범위를 벗어나지 않도록 하여 메모리 시스템 내 동작의 안전성을 개선할 수 있다. 또한, 단순한 수치화를 통해 각 메모리 그룹별로 수행 중이거나 수행 예정인 단위 동작들의 처리 속도, 처리 시간 등을 산출하여, 메모리 시스템의 데이터 입출력 동작의 성능을 향상시키기 위해 단위 동작들의 동작 순서의 변경, 조정 등의 재설정할 수 있다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시 예들은 메모리 시스템, 메모리 시스템에 포함되는 컨트롤러 혹은 메모리 시스템을 포함하는 데이터 처리 장치를 제공할 수 있다.
본 발명의 일 실시 예에 따른 메모리 시스템은 데이터 입출력 동작을 수행할 수 있는 복수의 메모리 그룹; 및 데이터 입출력 명령에 대응하는 동작을 상기 복수의 메모리 그룹에 대응하여 적어도 하나의 단위 동작으로 구분하고, 할당가능한 자원 정보 및 메모리 그룹의 상태 정보를 바탕으로 상기 복수의 메모리 장치에 대응하는 복수의 큐(Queues)에 상기 단위 동작을 배정하는 컨트롤러를 포함할 수 있다.
또한, 상기 컨트롤러는 상기 복수의 메모리 그룹에서 수행 중인 제1 단위 동작 및 상기 복수의 큐에 배정된 제2 단위 동작을 바탕으로, 상기 상태 정보를 결정할 수 있다.
또한, 상기 컨트롤러는 상기 단위 동작의 종류에 따라 가중치를 다르게 부여하고, 상기 제1 단위 동작과 상기 제2 단위 동작을 바탕으로 각 메모리 그룹에 대한 스코어를 계산한 후, 계산된 스코어와 기준을 비교하여 상기 상태 정보를 결정할 수 있다.
또한, 상기 복수의 메모리 그룹 각각은 데이터를 저장하는 복수의 비휘발성 메모리 셀 및 상기 데이터를 임시 저장하기 위한 버퍼를 포함하며, 각 메모리 그룹은 인터리빙(interleaving) 모드로 상기 단위 동작을 독립적으로 수행할 수 있다.
또한, 상기 컨트롤러는 상기 복수의 큐에 상기 단위 동작을 배정하기 전, 상기 자원 정보 및 상기 상태 정보를 바탕으로 상기 단위 동작을 상기 복수의 큐에 배정하는 순서를 변경시킬 수 있다.
또한, 상기 복수의 큐는 상기 복수의 메모리 그룹에 1:1 대응하며, 상기 컨트롤러는 상기 복수의 큐와 구별되는 팬딩큐(Pending Queue)를 더 포함할 수 있다.
또한, 상기 컨트롤러는 상기 단위 동작에 대해 적어도 하나의 자원을 배분하며, 상기 단위 동작의 수가 상기 자원의 수보다 클 경우, 상기 단위 동작을 팬딩큐에 배정할 수 있다.
또한, 상기 자원의 수는 상기 컨트롤러 내 플래시 변환 계층(Flash Translation Layer, FTL) 혹은 플래시 인터페이스 계층(Flash Interface Layer, FIL)에서 할당되는 데이터 입출력 관련 메타 정보(metadata)의 개수와 동일할 수 있다.
또한, 상기 자원의 수는 상기 컨트롤러가 제어할 수 있는 스레드(thread)의 수와 동일할 수 있다.
본 발명의 다른 실시 예에 따른 메모리 시스템의 동작 방법은 입력되는 명령에 대응하는 동작을 복수의 메모리 그룹에 대응하는 단위 동작으로 구분하는 단계; 상기 복수의 메모리 그룹에서 수행 중인 제1 단위 동작 및 수행이 예정된 제2 단위 동작에 대한 상태 정보를 수집하는 단계; 및 할당가능한 자원 정보 및 상기 상태 정보를 바탕으로, 복수의 큐(Queues)에 상기 단위 동작의 배정 여부를 결정하는 단계를 포함할 수 있다.
또한, 상기 상태 정보를 수집하는 단계는 상기 단위 동작의 종류에 따라 가중치를 다르게 부여하여, 상기 제1 단위 동작과 상기 제2 단위 동작을 바탕으로 각 메모리 그룹에 대한 스코어를 계산하는 단계; 및 계산된 스코어와 기준을 비교하여 상기 상태 정보를 결정하는 단계를 포함할 수 있다.
또한, 상기 복수의 메모리 그룹 각각에서는 인터리빙(interleaving) 모드로 상기 단위 동작을 독립적으로 수행될 수 있다.
또한, 상기 단위 동작의 수가 상기 할당가능한 자원의 수보다 클 경우, 해당 단위 동작을 상기 복수의 큐에 배정하지 않을 수 있다.
또한, 메모리 시스템의 동작 방법은 상기 복수의 큐에 배정되지 않은 단위 동작은 팬딩큐(Pending Queue)에 배정하는 단계를 더 포함할 수 있다.
또한, 메모리 시스템의 동작 방법은 상기 복수의 큐에 상기 단위 동작을 배정하기 전, 상기 자원 정보 및 상기 상태 정보를 바탕으로 상기 단위 동작을 상기 복수의 큐에 배정하는 순서를 변경시키는 단계를 더 포함할 수 있다.
본 발명의 다른 실시 예에 따른 컨트롤러는 데이터 입출력 동작을 수행할 수 있는 복수의 메모리 그룹과 복수의 데이터 패스를 통해 연결되며, 프로세서와 메모리를 포함할 수 있다. 상기 프로세서는 상기 메모리 내 외부에서 입력된 명령에 대응하는 제1 동작 정보를 임시 저장하는 제1 영역 및 상기 복수의 메모리 그룹에서 수행될 동작에 대한 제2 동작 정보를 임시 저장하는 제2 영역을 포함하는 복수의 영역을 설정하고, 상기 프로세서는 할당가능한 자원 정보 및 상기 복수의 메모리 그룹의 상태 정보를 바탕으로 상기 복수의 영역 간 동작 정보를 전달할 수 있다.
또한, 상기 프로세서는 상기 복수의 메모리 그룹에서 수행 중인 동작에 대한 제3 동작 정보 및 상기 제2 영역에 포함된 제2 단위 동작을 바탕으로, 상기 상태 정보를 결정할 수 있다.
또한, 상기 프로세서는 상기 복수의 메모리 그룹에서 수행되는 동작의 종류에 따라 가중치를 다르게 부여하고, 상기 제2 동작 정보와 상기 제3 동작 정보를 바탕으로 각 메모리 그룹에 대한 스코어를 계산한 후, 계산된 스코어와 기준을 비교하여 상기 상태 정보를 결정할 수 있다.
또한, 상기 프로세서는 상기 메모리 내 계류중인 동작에 대한 제3 동작 정보를 임시 저장하는 제3 영역을 설정하고, 상기 자원 정보 및 상기 상태 정보를 바탕으로, 상기 제1 영역에 저장된 제1 동작 정보를 상기 제3 영역으로 전달할 수 있다.
또한, 상기 프로세서는 상기 제1 영역에서 상기 제2 영역 혹은 상기 제3 영역으로 제1 동작 정보를 전달할 때, 제1 동작 정보의 순서를 변경할 수 있다.
상기 본 발명의 양태들은 본 발명의 바람직한 실시예들 중 일부에 불과하며, 본원 발명의 기술적 특징들이 반영된 다양한 실시예들이 당해 기술분야의 통상적인 지식을 가진 자에 의해 이하 상술할 본 발명의 상세한 설명을 기반으로 도출되고 이해될 수 있다.
본 발명에 따른 장치에 대한 효과에 대해 설명하면 다음과 같다.
본 발명의 일 실시 예에 따른 메모리 시스템은 외부 장치에서 전달된 명령에 대응하는 데이터 입출력 동작을 수행하는 과정에서 데이터 입출력 성능을 향상시킬 수 있다.
또한, 본 발명의 일 실시 예에 따른 메모리 시스템은 데이터 입출력 동작을 수행하는 과정에서 사용되는 자원을 효율적으로 관리할 수 있고, 데이터 입출력 성능을 향상시키기 위해 자원이 불필요하게 소요되는 것을 억제할 수 있다.
또한, 본 발명의 일 실시 예에 따른 메모리 시스템은 데이터 입출력 동작 중 수행 완료까지 수행되는 시간이 길어질 수 있는 동작, 작업을 미리 예측할 수 있어, 외부 장치로부터 요구되는 데이터 처리에 대한 피드백 혹은 예상 완료 시점을 통지할 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 설명한다.
도 2는 본 발명의 다른 실시예에 따른 데이터 처리 시스템을 설명한다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명한다.
도 4는 도 1~3에서 설명한 컨트롤러의 내부 계층을 설명한다.
도 5는 메모리 시스템에서 데이터 입출력 동작의 비효율적인 관리를 설명한다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법을 설명한다.
도 7은 본 발명의 일 실시예에 따른 컨트롤러가 데이터 입출력 동작을 제어하는 제1예를 설명한다.
도 8은 본 발명의 일 실시예에 따른 컨트롤러가 데이터 입출력 동작을 제어하는 제2예를 설명한다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템에서 데이터 입출력 동작의 관리를 설명한다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 설명한다.
도 1을 참조하면, 메모리 시스템(110)은 메모리 장치(150)와 컨트롤러(130)를 포함할 수 있다. 메모리 시스템(110) 내 메모리 장치(150)와 컨트롤러(130)는 물리적으로 구분되는 구성요소일 수 있다. 메모리 장치(150)와 컨트롤러(130)는 적어도 하나의 데이터 패스(data path)로 연결될 수 있다. 예를 들면, 데이터 패스는 채널(channel) 및/또는 웨이(way) 등으로 구성될 수 있다.
실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 기능적으로 구분되는 구성요소일 수 있다. 또한, 실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 하나의 칩(chip) 혹은 복수의 칩(chip)을 통해 구현될 수 있다.
메모리 장치(150)는 복수의 메모리 그룹(162, 164, 166)을 포함할 수 있다. 여기서, 메모리 그룹(162, 164, 166)은 독립적으로 데이터 입출력 동작을 수행할 수 있는 비휘발성 메모리 셀들의 그룹으로 이해할 수 있다. 예를 들어, 제1 메모리 그룹(162)에서 읽기 동작이 수행되는 중이라면, 해당 메모리 그룹에서 수행될 또 다른 읽기 동작, 쓰기 동작 혹은 삭제 동작은 대기 상태에 놓인다. 반면, 제1 메모리 그룹(162)에서 읽기 동작이 수행되는 중이라도, 제2 메모리 그룹(164) 혹은 제3 메모리 그룹(166)은 읽기 동작, 쓰기 동작 혹은 삭제 동작을 독립적으로 수행할 수 있다.
실시예에 따라, 독립적으로 데이터 입출력 동작을 수행하는 메모리 그룹(162, 164, 166) 각각은 데이터를 저장하는 복수의 비휘발성 메모리 셀, 해당 데이터를 입출력하는 동안 임시 저장하는 버퍼 및 복수의 비휘발성 메모리 셀에 데이터 입출력 동작을 수행하기 위한 다양한 레벨의 동작 전압을 생성하고 공급하는 전압 공급 회로(170, 도 2 참조) 등을 포함할 수 있다. 예를 들면, 메모리 그룹(162, 164, 166) 각각은 적어도 하나의 메모리 블록(152, 154, 156, 도 2참조)을 포함하는 플레인(plane) 혹은 다이(die)를 포함할 수 있다. 여기서, 메모리 블록((152, 154, 156)은 삭제 동작을 통해 함께 데이터가 제거되는 비휘발성 메모리 셀들의 그룹으로 이해할 수 있다. 도시되지 않았지만, 메모리 블록(152)은 프로그램 동작 시 함께 데이터가 저장되거나 리드 동작 시 데이터를 함께 출력하는 비휘발성 메모리 셀들의 그룹인 페이지(page)를 포함할 수 있다. 예를 들면, 하나의 메모리 블록(152)에는 복수의 페이지가 포함될 수 있다.
실시예에 따라, 메모리 플레인(plane)은 적어도 하나의 메모리 블록(152)을 포함할 수 있으며, 복수의 비휘발성 메모리 셀로 구성된 어레이를 제어할 수 있는 구동 회로 및 복수의 비휘발성 메모리 셀로 입력 혹은 복수의 비휘발성 메모리 셀로부터 출력되는 데이터를 임시 저장할 수 있는 버퍼를 포함하는 논리적 혹은 물리적인 파티션(partition)으로 이해할 수 있다.
또한, 실시예에 따라, 메모리 다이(die)는 적어도 하나의 메모리 플레인을 포함할 수 있으며, 물리적으로 구분될 수 있는 기판 상에 구현되는 구성 요소의 집합으로 이해될 수 있다. 각 메모리 다이(die)는 컨트롤러(130)와 데이터 패스를 통해 연결될 수 있으며, 컨트롤러(130)와 데이터, 신호 등을 주고받기 위한 인터페이스를 포함할 수 있다.
컨트롤러(130)는 메모리 장치(150)에 데이터를 저장하거나, 메모리 장치(150)에 저장된 데이터를 읽을 수 있다. 예를 들면, 프로그램 동작을 위해, 컨트롤러(130)는 메모리 장치(150)에 데이터를 전달할 수 있다. 또한, 읽기 동작을 위해, 컨트롤러(130)는 메모리 장치(150) 내 특정 위치를 전달하고, 메모리 장치(150)는 해당 위치에 저장되어 있는 데이터를 컨트롤러(130)에 전달할 수 있다.
컨트롤러(130) 내 메모리(144, 도 2 참조)에는 데이터 입출력 동작을 위해 사용될 수 있다. 예를 들면, 메모리(144)는 쓰기 버퍼, 읽기 버퍼 등을 위한 저장 공간을 할당할 수 있다. 쓰기 버퍼는 메모리 시스템(110)이 외부 장치로부터 수신한 데이터를 임시 저장하기 위해 사용될 수 있고, 읽기 버퍼는 메모리 장치(150)에 전달된 데이터를 외부 장치로 전달하기 전 임시 저장하기 위해 사용될 수 있다.
도 1을 참조하면, 컨트롤러(130)는 메모리(144) 내 복수의 큐(Queue)를 설정할 수 있다. 여기서, 큐(queue)는 컴퓨터의 기본적인 자료 구조의 한가지로서, 먼저 넣은 데이터가 먼저 나오는 FIFO (First In First Out)구조로 저장하는 형식을 말한다. 큐(Queue)는 한쪽 끝(rear)에서는 삽입 연산(enqueue)만 이루어지며 다른 한쪽 끝(front)에서는 삭제 연산(dequeue)만 이루어지는 유한 순서 리스트로 이해할 수 있다. 큐(queue)에 저장된 정보들은 순차적으로 출력되기 때문에, 복수의 정보가 규에 저장되면 출력되는 순서를 변경할 수 없다. 컨트롤러(130)는 외부에 장치(예, 호스트(102), 도2 참조)에서 전달된 데이터(Data)와 명령(CMD)을 명령큐(56)에 순차적으로 삽입할 수 있다. 컨트롤러(130)가 명령(CMD)에 대응하는 동작 순서를 바꾸지 않는다면, 해당 명령(CMD)은 순차적으로 실행큐(180)에 전달된다. 여기서, 실행큐(180)는 복수의 그룹큐(182, 184, 186)와 펜딩큐(188)를 포함할 수 있다. 복수의 그룹 큐(182, 184, 186)는 복수의 메모리 그룹(162, 164, 166)과 일대일 대응할 수 있다. 복수의 그룹큐(182, 184, 186)는 복수의 메모리 그룹(162, 164, 166)에서 수행 예정인 동작 혹은 작업에 대한 정보가 순차적으로 저장될 수 있다. 복수의 그룹큐(182, 184, 186)에 포함되지 못하고, 실행이 보류된 동작 혹은 작업은 펜딩큐(188)에 포함될 수 있다.
한편, 컨트롤러(130) 내 자원 관리부(190)는 명령큐(56)에서 실행큐(180)로 전달되는 명령 혹은 동작에 대해 실행 순서를 변경하거나, 실행을 지연시킬 수 있다. 자원 관리부(190)는 복수의 메모리 그룹(162, 164, 166)에서 수행 중인 동작과 복수의 그룹큐(182, 184, 186)에 저장된 동작, 즉 복수의 메모리 그룹(162, 164, 166)에서 수행될 예정인 동작을 바탕으로, 복수의 메모리 그룹(162, 164, 166)에 대한 상태 정보를 결정할 수 있다. 또한, 자원 관리부(190)는 메모리 시스템(110) 혹은 컨트롤러(130)가 할당가능한 자원 정보를 결정할 수 있다. 복수의 메모리 그룹(162, 164, 166)에 대한 상태 정보와 할당가능한 자원 정보를 바탕으로, 자원 관리부(190)는 명령큐(56)에서 실행큐(180)로 명령 혹은 동작을 전달하는 과정을 제어할 수 있다. 예를 들면, 자원 관리부(190)는 명령큐(56)에 포함된 복수의 그룹큐(182, 184, 186) 및 펜딩큐(188) 중 어디에 명령 혹은 동작을 전달할 것인지를 결정할 수 있다. 이 과정에서, 자원 관리부(190)는 복수의 명령 혹은 동작이 명령큐(56)에서 실행큐(180)로 전달되는 순서를 변경할 수도 있다.
또한, 자원 관리부(190)는 복수의 그룹큐(182, 184, 186)에 전달하지 못한 명령 혹은 동작에 대한 정보는 펜딩큐(188)에 전달할 수 있다. 복수의 메모리 그룹(162, 164, 166)에 대한 상태 정보와 할당가능한 자원 정보를 바탕으로, 자원 관리부(190)는 펜딩큐(188)에 저장된 명령 혹은 동작들을 복수의 그룹큐(182, 184, 186)에 전달할 수 있다.
실시예에 따라, 자원 관리부(190)는 자원 할당부(195) 및 자원 확인부(192)를 포함할 수 있다. 예를 들어, 자원 확인부(192)는 메모리 시스템(110) 및 컨트롤러(130)에 할당가능한 자원 정보 뿐만 아니라, 복수의 메모리 그룹(162, 164, 166)에서 수행 중인 동작과 복수의 그룹큐(182, 184, 186)에 저장된 복수의 메모리 그룹(162, 164, 166)에서 수행될 예정인 동작의 종류에 대해 서로 다른 가중치를 부여하고, 각 메모리 그룹(162, 164, 166)에 대한 상태 정보를 수치화할 수 있다. 읽기 동작은 2, 쓰기 동작은 10, 삭제 동작은 20의 가중치를 부여할 수 있다. 예를 들어, 제1 메모리 그룹(162)에 읽기 동작이 수행 중이고, 제1 메모리 그룹(162)에 대응하는 제1 그룹큐(182)에 또 다른 읽기 동작과 쓰기 동작이 저장되어 있다고 가정할 수 있다. 이 경우, 제1 메모리 그룹(162)의 동작 상태는 14(= 2 x 2 + 10 x 1)로 수치화될 수 있다. 제2 메모리 그룹(164)에서 삭제 동작이 수행 중이고, 제2 메모리 그룹(164)에 대응하는 제2 그룹큐(184)에 읽기 동작과 쓰기 동작이 저장되어 있다고 가정할 수 있다. 이 경우, 제2 메모리 그룹(164)의 동작 상태는 32(= 20 x 1 + 2 x 1 + 10 x 1)로 수치화될 수 있다.
자원 확인부(192)가 부여하는 가중치는 데이터 입출력 동작의 종류에 따라 달라질 수 있다. 실시예에 따라, 데이터 입출력 동작에 소요되는 자원의 크기 혹은 양에 대응하여 가중치가 달라질 수 있다. 예를 들어, 메모리 시스템(110)에서 설정된 읽기 동작의 동작 마진이 α이고, 쓰기 동작의 동작 마진이 3α라고 가정하면, 쓰기 동작에는 읽기 동작보다 3배 큰 가중치가 부여될 수 있다.
한편, 자원 확인부(192)는 메모리 시스템(110) 혹은 컨트롤러(130)가 할당가능한 자원 정보를 결정할 수 있다. 실시예에 따라, 자원 확인부(192)는 메모리 시스템(110) 혹은 컨트롤러(130)가 할당할 수 있는 자원의 최대 개수 뿐만 아니라, 복수의 메모리 그룹(162, 164, 166)에서 수행 중인 동작과 복수의 그룹큐(182, 184, 186)에 저장된 복수의 메모리 그룹(162, 164, 166)에서 수행될 예정인 동작에 할당된 자원의 개수를 결정할 수 있다. 예를 들어, 자원의 수는 상기 컨트롤러 내 플래시 변환 계층(Flash Translation Layer, FTL) 혹은 플래시 인터페이스 계층(Flash Interface Layer, FIL)에서 할당되는 데이터 입출력 관련 메타 정보(metadata)의 개수와 동일할 수 있다. 만약, 메모리 시스템(110) 혹은 컨트롤러(130)가 할당할 수 있는 자원의 최대 개수가 20개이고, 데이터 입출력 동작마다 하나의 자원이 사용된다고 가정한다. 만약 제1 메모리 그룹(162)에서 수행 중인 동작이 1개 있고 제1 그룹큐(182)에 제1 메모리 그룹(162)에서 수행 예정인 동작이 3개 있다면, 4개의 자원이 이미 할당되어 있다. 따라서, 최대 개수가 20개이고, 4개가 할당되어 있으면, 할당가능한 자원 정보는 16개일 수 있다. 또한, 만약 제2 메모리 그룹(164)에서 수행 중인 동작 및 수행 예정인 동작이 5개이면, 할당가능한 자원 정보는 11(=16 -5)개일 수 있다.
실시예에 따라, 자원의 수는 컨트롤러(130)가 제어할 수 있는 스레드(thread)의 수와 동일할 수도 있다.
자원 확인부(192)가 복수의 메모리 그룹(162, 164, 166)에 대한 상태 정보와 할당가능한 자원 정보를 결정하면, 자원 할당부(194)는 명령큐(56)에 있는 명령 혹은 동작에 대한 정보를 실행큐(180)로 전달하는 것을 결정할 수 있다. 예를 들어, 메모리 시스템(110) 혹은 컨트롤러(130)가 할당할 수 있는 자원의 최대 개수가 20개라고 가정한다. 복수의 메모리 그룹(162, 164, 166)에서 수행 중인 동작과 복수의 그룹큐(182, 184, 186)에 저장된 복수의 메모리 그룹(162, 164, 166)에서 수행될 예정인 동작에 20개의 자원이 모두 할당된 경우, 자원 할당부(194)는 명령큐(56)에 저장된 명령 혹은 동작에 대한 정보를 실행큐(180) 내 펜딩큐(188)에 전달할 수 있다. 한편, 복수의 메모리 그룹(162, 164, 166)에서 수행 중인 동작과 복수의 그룹큐(182, 184, 186)에 저장된 복수의 메모리 그룹(162, 164, 166)에서 수행될 예정인 동작에 15개의 자원이 할당된 경우, 자원 할당부(194)는 할당가능한 자원 정보에 대응하여 명령큐(56)에 저장된 명령 혹은 동작에 대한 정보 중 5개를 복수의 그룹큐(182, 184, 186)에 전달할 수 있다.
실시예에 따라, 명령큐(56)에 저장된 명령 혹은 동작에 대한 정보를 바탕으로, 자원 할당부(194)는 명령큐(56)에 저장된 명령 혹은 동작에 대한 정보를 실행큐(180)에 전달하는 순서를 변경하거나 실행큐(180)에 어느 큐로 전달할 지를 결정할 수 있다. 예를 들어, 할당가능한 자원 정보가 있는 경우, 명령큐(56)에서 출력되어 삭제 연산(dequeue)이 이루어지는 동작이 쓰기 동작이라고 가정한다. 자원 할당부(194)는 복수의 메모리 그룹(162, 164, 166)의 동작 상태를 비교하여, 가장 낮은 수치에 대응하는 메모리 그룹에 쓰기 동작을 할당할 수 있다. 예를 들어, 제1 내지 제3 메모리 그룹(162, 164, 166)의 동작 상태가 각각 10, 30, 2의 수치로 결정되었다면, 쓰기 동작을 가장 낮은 수치의 동작 상태를 가지는 제3 메모리 그룹(166)에 할당할 수 있다.
또한, 명령큐(56)에서 출력되는 명령 혹은 동작이 제1 내지 제3 메모리 그룹(162, 164, 166) 모두로부터 데이터를 읽어야 하는 읽기 동작을 포함하는 경우, 제1 메모리 그룹(162)에 할당된 데이터 입출력 동작의 동작 상태가 다른 메모리 그룹(164, 166)에 비하여 과도하게 많을 경우, 해당 읽기 동작은 펜딩큐(188)로 전달될 수 있다. 다른 메모리 그룹(164, 166)에서 읽기 동작이 빨리 수행될 수 있다고 하더라도, 제1 메모리 그룹(162)에서 읽기 동작이 수행되는 데 대기 시간이 길어지는 경우, 다음 데이터 입출력 동작을 먼저 수행하는 것이 메모리 시스템(110)의 데이터 입출력 성능을 향상시킬 수 있다. 만약 명령큐(56)에서 해당 읽기 동작 다음에 출력되는 명령 혹은 동작이 제3 메모리 그룹(166)에서 수행될 쓰기 동작이라면, 자원 할당부(194)는 해당 읽기 동작보다 쓰기 동작을 제3 메모리 그룹(166)에 먼저 전달할 수도 있다.
실시예에 따라, 자원 할당부(194)는 명령큐(56)에서 출력되는 명령 혹은 동작을 복수의 메모리 그룹(162, 164, 166) 각각에 대응하는 단위 동작으로 구분할 수 있다. 전술한 바와 같이, 복수의 메모리 그룹(162, 164, 166)은 독립적으로 데이터 입출력 동작을 수행할 수 있다. 자원 할당부(194)는 외부 장치에서 입력된 명령이 복수의 메모리 그룹(162, 164, 166)에서 수행되는 동작을 포함하는지 특정 메모리 그룹에서 수행되는 동작을 포함하는지를 판단할 수 있다. 외부 장치에서 입력된 명령이 복수의 메모리 그룹(162, 164, 166)에서 수행되는 동작 혹은 작업을 포함하는 경우, 자원 할당부(194)는 동작 혹은 작업을 메모리 그룹(162, 164, 166)에 대응하는 단위 동작으로 구분하여, 각 메모리 그룹(162, 164, 166)에 대응하는 그룹큐(182, 184, 186)에 전달할 수 있다.
전술한 바와 같이, 컨트롤러(130)는 메모리 장치(150)에서 수행 중인 동작 및 메모리 장치(150)에서 수행 예정인 동작을 바탕으로 메모리 장치(150)의 동작 상태를 결정할 수 있고, 메모리 시스템(110) 혹은 컨트롤러(130)에서 활용가능한 자원 정보를 결정할 수 있다. 컨트롤러(130)는 외부에서 전달된 명령에 대응하는 동작 혹은 작업을 메모리 장치(150) 내 메모리 그룹(162, 164, 166) 단위로 구분하고, 동작 상태와 자원 정보를 바탕으로 구분된 단위 동작을 할당할 수 있다. 이를 통해, 컨트롤러(130)는 메모리 시스템(110)의 데이터 입출력 성능을 향상시킬 뿐만 아니라, 데이터 입출력 동작의 수행 완료 시점을 보다 명확히 예측할 수도 있다.
도 2는 본 발명의 다른 실시예에 따른 데이터 처리 시스템을 설명한다.
도 2를 참조하면, 데이터 처리 시스템(100)은 호스트(102) 및 메모리 시스템(110)을 포함한다. 예를 들면, 호스트(102)와 메모리 시스템(110)은 데이터 버스(data bus), 호스트 케이블(host cable) 등과 같은 데이터 전달 수단을 통해 연결되어, 데이터를 송수신할 수 있다.
메모리 시스템(110)은 메모리 장치(150)와 컨트롤러(130)를 포함할 수 있다. 메모리 시스템(110) 내 메모리 장치(150)와 컨트롤러(130)는 물리적으로 구분되는 구성요소일 수 있다. 메모리 장치(150)와 컨트롤러(130)는 적어도 하나의 데이터 패스(data path)로 연결될 수 있다. 예를 들면, 데이터 패스는 채널(channel) 및/또는 웨이(way) 등으로 구성될 수 있다.
실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 기능적으로 구분되는 구성요소일 수 있다. 또한, 실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 하나의 칩(chip) 혹은 복수의 칩(chip)을 통해 구현될 수 있다.
메모리 장치(150)는 복수의 메모리 블록(152, 154, 156)을 포함할 수 있다. 메모리 블록(152, 154, 156)은 삭제 동작을 통해 함께 데이터가 제거되는 비휘발성 메모리 셀들의 그룹으로 이해할 수 있다. 도시되지 않았지만, 메모리 블록(152, 154, 156)은 프로그램 동작 시 함께 데이터가 저장되거나 리드 동작 시 데이터를 함께 출력하는 비휘발성 메모리 셀들의 그룹인 페이지(page)를 포함할 수 있다. 예를 들면, 하나의 메모리 블록(152, 154, 156)에는 복수의 페이지가 포함될 수 있다.
도시되지 않았지만, 메모리 장치(150)는 복수의 메모리 플레인(plane) 혹은 복수의 메모리 다이(die)를 포함할 수 있다. 실시예에 따라, 메모리 플레인은 적어도 하나의 메모리 블록(152, 154, 156)을 포함할 수 있으며, 복수의 비휘발성 메모리 셀로 구성된 어레이를 제어할 수 있는 구동 회로 및 복수의 비휘발성 메모리 셀로 입력 혹은 복수의 비휘발성 메모리 셀로부터 출력되는 데이터를 임시 저장할 수 있는 버퍼를 포함하는 논리적 혹은 물리적인 파티션(partition)으로 이해할 수 있다.
또한, 실시예에 따라, 메모리 다이(die)는 적어도 하나의 메모리 플레인을 포함할 수 있으며, 물리적으로 구분될 수 있는 기판 상에 구현되는 구성 요소의 집합으로 이해될 수 있다. 각 메모리 다이(die)는 컨트롤러(130)와 데이터 패스를 통해 연결될 수 있으며, 컨트롤러(130)와 데이터, 신호 등을 주고받기 위한 인터페이스를 포함할 수 있다.
실시예에 따라, 메모리 장치(150)는 적어도 하나의 메모리 블록(152, 154, 156), 적어도 하나의 메모리 플레인, 혹은 적어도 하나의 메모리 다이를 포함할 수 있다. 메모리 블록(152, 154, 156)은 SLC (Single Level Cell) 타입 혹은 MLC (Multi Level Cell) 타입을 포함할 수 있다. 도 2에서 설명한 메모리 장치(150)는 메모리 시스템(110)의 동작 성능에 대응하여 내부 구성이 달라질 수 있다. 본 발명의 일 실시예는 도 2에서 설명한 내부 구성에 한정되지 않을 수 있다.
도 2를 참조하면, 메모리 장치(150)는 메모리 블록(152, 154, 156)에 적어도 하나의 전압을 공급할 수 있는 전압 공급 회로(170)를 포함할 수 있다. 전압 공급 회로(170)는 읽기 전압(Vrd), 프로그램 전압(Vprog), 패스 전압(Vpass) 혹은 삭제 전압(Vers)을 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 공급할 수 있다. 예를 들어, 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 저장된 데이터를 읽기 위한 리드 동작 중, 전압 공급 회로(170)는 선택된 비휘발성 메모리 셀에 읽기 전압(Vrd)을 공급할 수 있다. 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 데이터를 저장하기 위한 프로그램 동작 중, 전압 공급 회로(170)는 선택된 비휘발성 메모리 셀에 프로그램 전압(Vprog)을 공급할 수 있다. 또한, 선택된 비휘발성 메모리 셀에 리드 동작 혹은 프로그램 동작 중, 전압 공급 회로(170)는 선택되지 않은 비휘발성 메모리 셀에 패스 전압(Vpass)을 공급할 수 있다. 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 저장된 데이터를 삭제하기 위한 삭제 동작 중, 전압 공급 회로(170)는 메모리 블록(152, 154, 156)에 삭제 전압(Vers)을 공급할 수 있다.
메모리 장치(150)는 메모리 블록(152, 154, 156)에 공급하는 다양한 전압에 대한 정보를 저장할 수 있다. 예를 들어, 메모리 블록(152, 154, 156) 내 비휘발성 메모리 셀이 멀티 비트의 데이터를 저장할 수 있는 경우, 멀티 비트의 데이터를 식별하기 위한 읽기 전압(Vrd)의 레벨은 다양할 수 있다. 메모리 장치(150)는 멀티 비트의 데이터에 대응하는 복수의 읽기 전압(Vrd)의 레벨을 포함하는 전압 테이블을 포함할 수 있다.
호스트(102)는 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 비휴대용 전자 장치들을 포함할 수 있다. 예를 들어, 호스트(102)는 컴퓨팅 장치 혹은 유무선 전자 장치들을 포함할 수 있다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템을 포함할 수 있고, 기업용 운영 시스템은 고성능을 확보 및 지원하도록 특성화된 시스템을 포함할 수 있다. 한편, 호스트(102)는 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 호스트(102)는 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 메모리 시스템(110)에서는 복수의 커맨드들에 해당하는 동작들(즉, 사용자 요청에 상응하는 동작들)을 수행한다.
메모리 시스템(110) 내 컨트롤러(130)는 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어할 수 있다. 예를 들면, 컨트롤러(130)는 읽기 동작을 수행하여 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공할 수 있고, 쓰기 동작(프로그램 동작)을 수행하여 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장할 수 있다. 이러한 데이터 입출력 동작을 수행하기 위해, 컨트롤러(130)는 리드, 프로그램(program), 이레이즈(erase) 등의 동작을 제어할 수 있다.
실시예에 따라, 컨트롤러(130)는 호스트 인터페이스(132), 프로세서(134), 에러 정정부(138), 파워 관리 유닛(Power Management Unit, PMU)(140), 메모리 인터페이스(142), 및 메모리(144)를 포함할 수 있다. 도 2에서 설명한 컨트롤러(130)에 포함된 구성 요소들은 메모리 시스템(110)의 구현 형태, 동작 성능 등에 따라 달라질 수 있다. 예를 들면, 메모리 시스템(110)은 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 컨트롤러(130)의 내부에 포함되는 구성 요소들은 메모리 시스템(110)의 구현 형태에 따라 추가되거나 제거될 수 있다.
호스트(102)와 메모리 시스템(110)은 약속된 규격에 대응하여 신호, 데이터 등을 송수신하기 위한 컨트롤러 혹은 인터페이스를 포함할 수 있다. 예를 들면, 메모리 시스템(110) 내 호스트 인터페이스(132)는 호스트(102)에 신호, 데이터 등을 송신하거나 호스트(102)로부터 전달되는 신호, 데이터 등을 수신할 수 있는 장치를 포함할 수 있다. 실시예에 따라, 호스트 인터페이스(132)는 도 1에서 설명한 명령큐(56)를 포함할 수 있다.
컨트롤러(130)에 포함된 호스트 인터페이스(132)는 호스트(102)로부터 전달되는 신호, 커맨드(command) 또는 데이터를 수신할 수 있다. 즉, 호스트(102)와 메모리 시스템(110)은 서로 약속된 규격을 통해 데이터를 송수신할 수 있다. 데이터를 송수신하기 위한 약속된 규격의 예로서 USB(Universal Serial Bus), MMC(Multi-Media Card), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), PCIE(Peripheral Component Interconnect Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜이 있다. 실시예에 따라, 호스트 인터페이스(132)는 호스트(102)와 데이터를 주고받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구현되거나 구동될 수 있다.
데이터를 송수신하기 위한 규격 중 하나인 IDE(Integrated Drive Electronics) 혹은 ATA(Advanced Technology Attachment)는 40개의 선이 병렬로 연결된 케이블을 사용하여 호스트(102)와 메모리 시스템(110) 간의 데이터의 송수신을 지원할 수 있다. 하나의 호스트(102)에 복수의 메모리 시스템(110)이 연결되는 경우, 복수의 메모리 시스템(110)이 연결되는 위치 혹은 딥스위치를 이용하여 복수의 메모리 시스템(110)을 마스터 혹은 슬레이브로 구분할 수 있다. 마스터로 설정된 메모리 시스템(110)이 주된 메모리 장치로 사용될 수 있다. IDE(ATA)는 Fast-ATA, ATAPI, EIDE(Enhanced IDE) 방식 등으로 발전해왔다.
SATA(Seral Advanced Technology Attachment, S-ATA)는 IDE(Integrated Drive Electronics) 장치의 접속 규격인 병렬 데이터 송수신 방식의 각종 ATA 규격과 호환성을 갖는 직렬 데이터 송수신 방식으로서, 연결선은 병렬 신호 40개에서 직렬 신호 6개로 줄일 수 있다. SATA는 IDE보다 데이터 송수신 속도가 빠르고, 데이터 송수신에 사용되는 호스트(102) 내 자원을 소모가 적은 이유로 널리 사용되어 왔다. SATA는 호스트(102)에 포함된 하나의 송수신 장치에 최대 30개의 외부 장치를 연결할 수 있다. 또한, SATA는 데이터 통신이 실행 중에도 외부 장치를 탈착할 수 있는 핫 플러깅을 지원하기 때문에, 호스트(102)에 전원이 공급된 상태에서도 유니버설 시리얼 버스(USB)처럼 메모리 시스템(110)을 추가 장치로서 연결하거나 분리할 수 있다. 예를 들어, eSATA 포트가 있는 장치의 경우, 호스트(102)에 메모리 시스템(110)을 외장 하드처럼 자유롭게 탈착할 수 있다.
SCSI(Small Computer System Interface)는 컴퓨터, 서버 등과 주변 장치를 연결하는 데 사용하는 직렬 연결 방식으로서, IDE 및 SATA와 같은 인터페이스에 비하여 전송 속도가 빠른 장점이 있다. SCSI에서는 호스트(102)와 복수의 주변 장치(예, 메모리 시스템(110)이 직렬로 연결되지만, 호스트(102)와 각 주변 장치 간 데이터 송수신은 병렬 데이터 송수신 방식으로 구현될 수 있다. SCSI에서는 호스트(102)에 메모리 시스템(110)과 같은 장치의 연결과 분리가 쉽다. SCSI는 호스트(102)에 포함된 하나의 송수신 장치에 15개의 외부 장치가 연결되는 것을 지원할 수 있다.
SAS(Serial Attached SCSI)는 SCSI의 직렬 데이터 송수신 버전으로 이해할 수 있다. SAS는 호스트(102)와 복수의 주변 장치가 직렬로 연결될 뿐만 아니라, 호스트(102)와 각 주변 장치간 데이터 송수신도 직렬 데이터 송수신 방식으로 수행될 수 있다. SAS는 많은 연결선을 포함하는 넓은 병렬 케이블 대신 시리얼 케이블로 연결하여 장비 관리가 쉽고 신뢰성과 성능이 개선될 수 있다. SAS는 호스트(102)에 포함된 하나의 송수신 장치에 최대 8개의 외부 장치를 연결할 수 있다.
NVMe(Non-volatile memory express)는 비휘발성 메모리 시스템(110)을 탑재한 서버, 컴퓨팅 장치 등의 호스트(102)의 성능 향상과 설계 유연성을 높일 수 있도록 만든 PCIe(Peripheral Component Interconnect Express, PCI Express) 인터페이스 기반의 프로토콜을 가리킬 수 있다. 여기서, PCIe는 컴퓨팅 장치와 같은 호스트(102)와 컴퓨팅 장치와 연결되는 주변 장치와 같은 메모리 시스템(110)을 연결하기 위한 슬롯(slot) 혹은 특정 케이블을 이용하여, 복수의 핀(예, 18개, 32개, 49개, 82개 등)과 적어도 하나의 배선(예, x1, x4, x8, x16 등)을 통해 배선 당 초당 수백 MB이상(예, 250 MB/s, 500 MB/s, 984.6250 MB/s, 1969 MB/s 등)의 대역폭을 가질 수 있다. 이를 통해, PCIe는 초당 수십~수백 Gbit의 대역폭을 구현할 수 있다. NVMe는 하드 디스크보다 더 빠른 속도로 동작하는 SSD와 같은 비휘발성 메모리 시스템(110)의 속도를 지원할 수 있다.
실시예에 따라, 호스트(102)와 메모리 시스템(110)은 범용 직렬 버스(Universal Serial Bus, USB)를 통해 연결될 수 있다. 범용 직렬 버스(USB)는 키보드, 마우스, 조이스틱, 프린터, 스캐너, 저장 장치, 모뎀, 화상 회의 카메라 등과 같은 주변 장치에 대한 경제적인 표준 연결을 보장하는 확장성이 뛰어난 핫 플러그형 플러그 앤 플레이 직렬 인터페이스를 포함할 수 있다. 호스트(102)에 포함된 하나의 송수신 장치에 메모리 시스템(110)과 같은 복수의 주변 장치를 연결할 수 있다.
도 2를 참조하면, 컨트롤러(130) 내 에러 정정부(error correction circuitry, 138)는 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정할 수 있다. 실시예에 따라, 에러 정정부(138)는 ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성할 수 있다. 패리티 비트가 부가된 데이터는 메모리 장치(150)에 저장될 수 있다. ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. ECC 유닛(138)은 메모리 장치(150)로부터 리드한 데이터를 에러 정정 디코딩(error correction decoding)한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. ECC 유닛(138)은 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.
실시예에 따라, 에러 정정부(138)는 LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, 에러 정정부(138)는 데이터에 포함된 오류를 정정하기 위한 프로그램, 회로, 모듈, 시스템, 또는 장치를 포함할 수 있다. 도 2에서 설명하는 에러 정정부(138)은 도 1에서 설명한 컨트롤러(130) 내 구성 요소 중 적어도 일부를 포함할 수 있다.
PMU(140)는 메모리 시스템(110)에 인가되는 전원(예, 컨트롤러(130)에 공급되는 전압)을 감시하고, 컨트롤러(130)에 포함된 구성 요소들에 파워를 제공할 수 있다. PMU(140)는 전원의 온(On) 혹은 오프(Off)를 감지할 뿐만 아니라, 공급되는 전압 레벨이 불안정한 경우, 메모리 시스템(110)이 긴급하게 현재 상태를 백업할 수 있도록 트리거 신호를 생성할 수 있다. 실시예에 따라, PMU(140)는 긴급 상황에서 사용될 수 있는 전력을 축적할 수 있는 장치를 포함할 수 있다.
메모리 인터페이스(142)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 신호, 데이터를 송수신할 수 있다. 메모리 장치(150)가 플래시 메모리(예, NAND 플래시 메모리)일 경우, 메모리 인터페이스(142)는 NAND 플래시 컨트롤러(NAND Flash Controller, NFC)를 포함할 수 있다. 프로세서(134)의 제어에 따라, 메모리 인터페이스(142)는 메모리 장치(150)의 동작을 제어하기 위한 신호를 생성할 수 있고, 메모리 장치(150)에서 출력된 데이터를 수신하거나, 메모리 장치(150)에 저장될 데이터를 송신할 수 있다. 실시예에 따라, 메모리 인터페이스(142)는 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구현되거나 구동될 수 있다. 실시예에 따라, 메모리 인터페이스(142)는 도 1에서 설명한 실행큐(180) 혹은 그룹큐(182, 184, 186)를 포함할 수 있다.
실시예에 따라, 메모리 인터페이스(142)는 메모리 장치(150) 간 데이터 입출력을 위해 Open NAND Flash Interface(ONFi), 토글(toggle) 모드 등을 지원할 수 있다. 예를 들면, ONFi는 8-비트 혹은 16-비트의 단위 데이터에 대한 양방향(bidirectional) 송수신을 지원할 수 있는 신호선을 포함하는 데이터 패스(예, 채널, 웨이 등)를 사용할 수 있다. 컨트롤러(130)와 메모리 장치(150) 사이의 데이터 통신은 비동기식 SDR(Asynchronous Single Data Rate), 동기식 DDR(Synchronous Double Data Rate) 및 토글 DDR(Toggle Double Data Rate) 중 적어도 하나에 대한 인터페이스(interface)를 지원하는 장치를 통해 수행될 수 있다.
메모리(144)는 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리(working memory)로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위해 필요한 데이터 혹은 구동 중 발생한 데이터를 저장할 수 있다. 예를 들어, 메모리(144)는 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)로부터 제공된 읽기 데이터를 호스트(102)로 제공하기 전 임시 저장할 수 있다. 또한, 컨트롤러(130)는 호스트(102)로부터 제공된 쓰기 데이터를 메모리 장치(150)에 저장하기 전, 메모리(144)에 임시 저장할 수 있다. 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 메모리 시스템(110) 내 컨트롤러(130)와 메모리 장치(150) 사이에 전달되거나 발생하는 데이터는 메모리(144)에 저장될 수 있다. 읽기 데이터 또는 쓰기 데이터뿐만 아니라, 메모리(144)는 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 읽기 등의 동작을 수행하기 위해 필요한 정보(예, 맵 데이터, 읽기 명령, 프로그램 명령 등)를 저장할 수 있다. 메모리(144)는 명령 큐(command queue), 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 읽기 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함할 수 있다.
실시예에 따라, 메모리(144)는 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 2에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력 되는 외부 휘발성 메모리로 구현될 수도 있다.
프로세서(134)는 컨트롤러(130)의 동작을 제어할 수 있다. 호스트(102)로부터의 라이트 요청 또는 읽기 요청에 응답하여, 프로세서(134)는 메모리 장치(150)에 대한 프로그램 동작 또는 읽기 동작을 수행할 수 있다. 프로세서(134)는, 컨트롤러(130)의 데이터 입출력 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동할 수 있다. 플래시 변환 계층(FTL)은 도 3 내지 4에서 보다 구체적으로 설명한다. 실시예에 따라, 프로세서(134)는 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
또한, 실시예에 따라, 프로세서(134)는 서로 구별되는 연산 처리 영역인 코어(core)가 두 개 이상이 집적된 회로인 멀티 코어(multi-core) 프로세서로 구현될 수도 있다. 예를 들어, 멀티 코어 프로세서 내 복수의 코어는 복수의 플래시 변환 계층(FTL)을 각각 구동하면, 메모리 시스템(110)의 데이터 입출력 속도를 향상시킬 수 있다.
컨트롤러(130) 내 프로세서(134)는 호스트(102)로부터 입력된 커맨드에 대응하는 동작을 수행할 수도 있고, 호스트(102)와 같은 외부 장치에서 입력되는 커맨드와 무관하게 메모리 시스템(110)이 독립적으로 동작을 수행할 수도 있다. 통상적으로 호스트(102)로부터 전달된 커맨드에 대응하여 컨트롤러(130)가 수행하는 동작이 포그라운드(foreground) 동작으로 이해될 수 있고, 호스트(102)로부터 전달된 커맨드와 무관하게 컨트롤러(130)가 독립적으로 수행하는 동작이 백그라운드(background) 동작으로 이해될 수 있다. 포그라운드(foreground) 동작 또는 백그라운드(background) 동작으로, 컨트롤러(130)는 메모리 장치(150)에 저장된 데이터에 대한 읽기(read), 쓰기(write) 혹은 프로그램(program), 삭제(erase) 등을 위한 동작을 수행할 수도 있다. 또한, 호스트(102)로부터 전달된 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등도 포그라운드 동작으로 이해될 수 있다. 한편, 호스트(102)에서 전달되는 명령없이 백그라운드 동작으로, 메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)과 관련하여, 메모리 시스템(110)은 가비지 컬렉션(Garbage Collection, GC), 웨어 레벨링(Wear Leveling, WL), 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 등을 위한 동작들을 수행할 수도 있다.
한편, 포그라운드(foreground) 동작 또는 백그라운드(background) 동작으로 실질적으로 유사한 동작이 수행될 수도 있다. 예를 들어, 메모리 시스템(110)이 호스트(102)의 명령에 대응하여 수동 가비지 컬렉션(Manual GC)을 수행하면 포그라운드 동작으로 이해될 수 있고, 메모리 시스템(110)이 독립적으로 자동 가비지 컬렉션(Auto GC)을 수행하면 백그라운드 동작으로 이해될 수 있다.
메모리 장치(150)가 비휘발성 메모리 셀을 포함하는 복수의 다이(dies) 혹은 복수의 칩(chips)으로 구성된 경우, 컨트롤러(130)는 메모리 시스템(110)의 성능 향상을 위해 호스트(102)에서 전달된 요청 혹은 명령들을 메모리 장치(150) 내 복수의 다이(dies) 혹은 복수의 칩(chips)에 나누어 동시에 처리할 수 있다. 컨트롤러(130) 내 메모리 인터페이스(142)은 메모리 장치(150) 내 복수의 다이(dies) 혹은 복수의 칩(chips)과 적어도 하나의 채널(channel)과 적어도 하나의 웨이(way)를 통해 연결될 수 있다. 컨트롤러(130)가 비휘발성 메모리 셀로 구성되는 복수의 페이지에 대응하는 요청 혹은 명령을 처리하기 위해 데이터를 각 채널 혹은 각 웨이를 통해 분산하여 저장할 경우, 해당 요청 혹은 명령에 대한 동작이 동시에 혹은 병렬로 수행될 수 있다. 이러한 처리 방식 혹은 방법을 인터리빙(interleaving) 방식으로 이해할 수 있다. 메모리 장치(150) 내 각 다이(die) 혹은 각 칩(chip)의 데이터 입출력 속도보다 인터리빙 방식으로 동작할 수 있는 메모리 시스템(110)의 데이터 입출력 속도는 빠를 수 있으므로, 메모리 시스템(110)의 데이터 입출력 성능을 향상시킬 수 있다.
컨트롤러(130)는 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널들 또는 웨이들의 상태를 확인할 수 있다. 예컨대, 채널들 또는 웨이들의 상태는 비지(busy) 상태, 레디(ready) 상태, 액티브(active) 상태, 아이들(idle) 상태, 정상(normal) 상태, 비정상(abnormal) 상태 등으로 구분할 수 있다. 컨트롤러(130)가 명령, 요청 및/또는 데이터가 전달되는 채널 또는 웨이에 대응하여, 저장되는 데이터의 물리적 주소가 결정될 수 있다. 한편, 컨트롤러(130)는 메모리 디바이스 (150)로부터 전달된 디스크립터(descriptor)를 참조할 수 있다. 디스크립터는 미리 결정된 포맷 또는 구조를 갖는 데이터로서, 메모리 장치(150)에 관한 무언가를 기술하는 파라미터의 블록 또는 페이지를 포함할 수 있다. 예를 들어, 디스크립터는 장치 디스크립터, 구성 디스크립터, 유닛 디스크립터 등을 포함할 수 있다. 컨트롤러(130)는 명령 또는 데이터가 어떤 채널(들) 또는 방법(들)을 통해 교환되는지를 결정하기 위해 디스크립터를 참조하거나 사용한다.
메모리 시스템(110) 내 메모리 장치(150)는 복수의 메모리 블록(152, 154, 156)을 포함할 수 있다. 복수의 메모리 블록(152, 154, 156) 각각은 복수의 비휘발성 메모리 셀을 포함한다. 도시되지 않았지만, 실시예에 따라, 복수의 메모리 블록(152, 154, 156) 각각은 3차원(dimension) 입체 스택(stack) 구조를 가질 수 있다.
메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)은, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(Single Level Cell, SLC) 메모리 블록 및 멀티 레벨 셀(Multi Level Cell, MLC) 메모리 블록 등으로 구분될 수 있다. SLC 메모리 블록은 하나의 메모리 셀에 1 비트 데이터를 저장하는 비휘발성 메모리 셀들로 구현된 복수의 페이지들을 포함할 수 있다. MLC 메모리 블록에 비하여, SLC 메모리 블록은 데이터 연산 성능이 빠르며 내구성이 높을 수 있다. MLC 메모리 블록은 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 메모리 셀들로 구현된 복수의 페이지들을 포함할 수 있다 SLC 메모리 블록에 비하여, MLC 메모리 블록은 동일한 면적, 공간에 더 많은 데이터를 저장할 수 있다. 메모리 장치(150)에 포함된 MLC 메모리 블록은 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 더블 레벨 셀(Double Level Cell, DLC), 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(Triple Level Cell, TLC), 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(Quadruple Level Cell, QLC), 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 등을 포함할 수 있다.
실시예에 따라, 컨트롤러(130)는 메모리 시스템(150)에 포함된 멀티 레벨 셀(MLC) 메모리 블록을 하나의 메모리 셀에 1 비트 데이터를 저장하는 SLC 메모리 블록과 같이 운용할 수 있다. 예를 들어, 멀티 레벨 셀(MLC) 메모리 블록의 일부에서 다른 블록에 비하여 더 빠를 수 있는 데이터 입출력 속도를 활용하여, 컨트롤러(130)는 멀티 레벨 셀(MLC) 메모리 블록의 일부를 SLC 메모리 블록으로 운용함으로써 데이터를 임시로 저장하기 위한 버퍼(buffer)로 사용할 수도 있다.
또한, 실시예에 따라, 컨트롤러(130)는 메모리 시스템(150)에 포함된 멀티 레벨 셀(MLC) 메모리 블록에 삭제 동작 없이 복수 번 데이터를 프로그램할 수 있다. 일반적으로, 비휘발성 메모리 셀은 덮어 쓰기(overwrite)를 지원하지 않는 특징을 가지고 있다. 하지만, 멀티 레벨 셀(MLC) 메모리 블록이 멀티 비트 데이터를 저장할 수 있는 특징을 이용하여, 컨트롤러(130)는 비휘발성 메모리 셀에 1비트 데이터를 복수 번 프로그램할 수도 있다. 이를 위해, 컨트롤러(130)는 비휘발성 메모리 셀에 데이터를 프로그램한 횟수를 별도의 동작 정보로 저장할 수 있고, 동일한 비휘발성 메모리 셀에 다시 프로그램하기 전 비휘발성 메모리 셀의 문턱 전압의 레벨을 균일하게 하기 위한 균일화(uniformity) 동작을 수행할 수도 있다.
실시예에 따라, 메모리 장치(150)는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND 혹은 NOR 플래시 메모리(flash memory), 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 또는 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리 장치로 구현될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명한다.
도 3을 참조하면, 호스트(102) 및 메모리 장치(150)와 연동하는 컨트롤러(130)는 호스트 인터페이스(132), 플래시 변환 계층(FTL, 240), 메모리 인터페이스(142) 및 메모리(144)를 포함할 수 있다. 도 3에서 설명하는 플래시 변환 계층(Flash Translation Layer (FTL), 240)의 하나의 실시예로서, 플래시 변환 계층(FTL, 240)은 메모리 시스템(110)의 동작 성능에 따라 다양한 형태로 구현될 수 있다.
호스트 인터페이스(132)은 호스트(102)로부터 전달되는 명령, 데이터 등을 주고받기 위한 것이다. 예를 들어, 호스트 인터페이스 유닛(132)은 호스트(102)로부터 전달되는 명령, 데이터 등을 순차적으로 저장한 뒤, 저장된 순서에 따라 출력할 수 있는 명령큐(56), 명령큐(56)로부터 전달되는 명령, 데이터 등을 분류하거나 처리 순서를 조정할 수 있는 버퍼관리자(52), 및 버퍼관리자(52)로부터 전달된 명령, 데이터 등의 처리를 위한 이벤트를 순차적으로 전달하기 위한 이벤트큐(54)를 포함할 수 있다.
호스트(102)로부터 명령, 데이터는 동일한 특성의 복수개가 연속적으로 전달될 수도 있고, 서로 다른 특성의 명령, 데이터가 뒤 섞여 전달될 수도 있다. 예를 들어, 데이터를 읽기 위한 명령어가 복수 개 전달되거나, 읽기 및 프로그램 명령이 교번적으로 전달될 수도 있다. 호스트 인터페이스(132)은 호스트(102)로부터 전달된 명령, 데이터 등을 명령큐(56)에 먼저 순차적으로 저장한다. 이후, 호스트(102)로부터 전달된 명령, 데이터 등의 특성에 따라 컨트롤러(130)가 어떠한 동작을 수행할 지를 예측할 수 있으며, 이를 근거로 명령, 데이터 등의 처리 순서나 우선 순위를 결정할 수도 있다. 또한, 호스트(102)로부터 전달된 명령, 데이터 등의 특성에 따라, 호스트 인터페이스(132) 내 버퍼관리자(52)는 명령, 데이터 등을 메모리(144)에 저장할 지, 플래시 변환 계층(FTL, 240)으로 전달할 지도 결정할 수도 있다. 이벤트큐(54)는 호스트(102)로부터 전달된 명령, 데이터 등에 따라 메모리 시스템 혹은 컨트롤러(130)가 내부적으로 수행, 처리해야 하는 이벤트를 버퍼관리자(52)로부터 수신한 후, 수신된 순서대로 플래시 변환 계층(FTL, 240)에 전달할 수 있다.
실시예에 따라, 플래시 변환 계층(FTL, 240)은 이벤트규(54)로부터 수신된 이벤트를 관리하기 위한 호스트 요구 관리자(Host Request Manager(HRM), 46), 맵 데이터를 관리하는 맵데이터 관리자(Map Manger(MM), 44), 가비지 컬렉션 또는 웨어 레벨링을 수행하기 위한 상태 관리자(42), 메모리 장치 내 블록에 명령을 수행하기 위한 블록 관리자(48)를 포함할 수 있다. 도 3에서 도시되지 않았지만, 실시예에 따라, 도 2에서 설명한 ECC 유닛(138)은 플래시 변환 계층(FTL, 240)에 포함될 수 있다. 실시예에 따라, ECC 유닛(138)은 컨트롤러(130) 내 별도의 모듈, 회로, 또는 펌웨어 등으로 구현될 수도 있다.
호스트 요구 관리자(HRM, 46)는 맵데이터 관리자(MM, 44) 및 블록 관리자(48)를 사용하여 호스트 인터페이스(132)으로부터 수신된 읽기 및 프로그램 명령, 이벤트에 따른 요청을 처리할 수 있다. 호스트 요구 관리자(HRM, 46)는 전달된 요청의 논리적 주소에 해당하는 물리적 주소를 파악하기 위해 맵데이터 관리자(MM, 44)에 조회 요청을 보내고, 맵데이터 관리자(MM, 44)는 주소 변환(address translation)을 수행할 수 있다. 호스트 요구 관리자(HRM, 46)는 물리적 주소에 대해 메모리 인터페이스 유닛(142)에 플래시 읽기 요청을 전송하여 읽기 요청을 처리할 수 있다. 한편, 호스트 요구 관리자(HRM, 46)는 먼저 블록 관리자(48)에 프로그램 요청을 전송함으로써 미기록된(데이터가 없는) 메모리 장치의 특정 페이지에 데이터를 프로그램한 다음, 맵데이터 관리자(MM, 44)에 프로그램 요청에 대한 맵 갱신(update) 요청을 전송함으로써 논리-물리적 주소의 매핑 정보에 프로그램한 데이터에 대한 내용을 업데이트할 수 있다.
여기서, 블록 관리자(48)는 호스트 요구 관리자(HRM, 46), 맵데이터 관리자(MM, 44), 및 상태 관리자(42)가 요청한 프로그램 요청을 메모리 장치(150)를 위한 프로그램 요청으로 변환하여 메모리 장치(150) 내 블록을 관리할 수 있다. 메모리 시스템(110, 도 2 참조)의 프로그램 혹은 쓰기 성능을 극대화하기 위해 블록 관리자(48)는 프로그램 요청을 수집하고 다중 평면 및 원샷 프로그램 작동에 대한 플래시 프로그램 요청을 메모리 인터페이스(142)으로 보낼 수 있다. 또한, 다중 채널 및 다중 방향 플래시 컨트롤러의 병렬 처리(예, 인터리빙 동작)를 최대화하기 위해 여러 가지 뛰어난 플래시 프로그램 요청을 메모리 인터페이스(142)으로 전송할 수도 있다.
한편, 블록 관리자(48)는 유효 페이지 수에 따라 플래시 블록을 관리하고 여유 블록이 필요한 경우 유효한 페이지가 없는 블록을 선택 및 지우고, 쓰레기(garbage) 수집이 필요한 경우 가장 적게 유효한 페이지를 포함하고 있는 블록을 선택할 수 있다. 블록 관리자(48)가 충분한 빈 블록을 가질 수 있도록, 상태 관리자(42)는 가비지 수집을 수행하여 유효 데이터를 모아 빈 블록으로 이동시키고, 이동된 유효 데이터를 포함하고 있었던 블록들을 삭제할 수 있다. 블록 관리자(48)가 상태 관리자(42)에 대해 삭제될 블록에 대한 정보를 제공하면, 상태 관리자(42)는 먼저 삭제될 블록의 모든 플래시 페이지를 확인하여 각 페이지가 유효한지 여부를 확인할 수 있다. 예를 들어, 각 페이지의 유효성을 판단하기 위해, 상태 관리자(42)는 각 페이지의 스페어(Out Of Band, OOB) 영역에 기록된 논리적 주소를 식별한 뒤, 페이지의 실제 주소와 맵 관리자(44)의 조회 요청에서 얻은 논리적 주소에 매핑된 실제 주소를 비교할 수 있다. 상태 관리자(42)는 각 유효한 페이지에 대해 블록 관리자(48)에 프로그램 요청을 전송하고, 프로그램 작업이 완료되면 맵 관리자(44)의 갱신을 통해 매핑 테이블이 업데이트될 수 있다.
맵 관리자(44)는 논리-물리 매핑 테이블을 관리하고, 호스트 요구 관리자(HRM, 46) 및 상태 관리자(42)에 의해 생성된 조회, 업데이트 등의 요청을 처리할 수 있다. 맵 관리자(44)는 전체 매핑 테이블을 플래시 메모리에 저장하고, 메모리 소자(144) 용량에 따라 매핑 항목을 캐시할 수도 있다. 조회 및 업데이트 요청을 처리하는 동안 맵 캐시 미스가 발생하면, 맵 관리자(44)는 메모리 인터페이스(142)에 읽기 요청을 전송하여 메모리 장치(150)에 저장된 매핑 테이블을 로드(load)할 수 있다. 맵 관리자(44)의 더티 캐시 블록 수가 특정 임계 값을 초과하면 블록 관리자(48)에 프로그램 요청을 보내서 깨끗한 캐시 블록을 만들고 더티 맵 테이블이 메모리 장치(150)에 저장될 수 있다.
한편, 가비지 컬렉션이 수행되는 경우, 상태 관리자(42)가 유효한 페이지를 복사하는 동안 호스트 요구 관리자(HRM, 46)는 페이지의 동일한 논리적 주소에 대한 데이터의 최신 버전을 프로그래밍하고 업데이트 요청을 동시에 발행할 수 있다. 유효한 페이지의 복사가 정상적으로 완료되지 않은 상태에서 상태 관리자(42)가 맵 업데이트를 요청하면 맵 관리자(44)는 매핑 테이블 업데이트를 수행하지 않을 수도 있다. 맵 관리자(44)는 최신 맵 테이블이 여전히 이전 실제 주소를 가리키는 경우에만 맵 업데이트를 수행하여 정확성을 보장할 수 있다.
도 4는 도 1 내지 도 4에서 설명한 컨트롤러(130)의 내부 계층을 설명한다.
도 4를 참조하면, 컨트롤러(130) 내 플래시 변환 계층(Flash Translation Layer (FTL), 240)은 크게 어드레스 변환 계층(Address Translation Layer, ATL), 가상 플래시 계층(Virtual Flash Layer, VFL) 및 플래시 인터페이스 계층(Flash Interface Layer, FIL)으로 구분될 수 있다.
예를 들면, 어드레스 변환 계층(ATL)은 파일 시스템으로부터 전송된 논리 어드레스(LA)을 논리 페이지 어드레스(Logical Page Address)로 변환할 수 있다. 어드레스 변환 계층(ATL)은 논리 어드레스 공간의 어드레스 변환 과정을 수행한다. 즉, 어드레스 변환 계층(ATL)은 호스트에서 전송된 논리 어드레스(LA)에 대하여 플래시 메모리(144)의 논리 페이지 어드레스(LPA)가 맵핑되는 맵핑 정보에 의거하여 어드레스 변환 과정을 수행한다. 이러한 논리 대 논리 어드레스 맵핑 정보(Logical to Logical Address mapping information: 이하 'L2L'이라고 함)들은 메모리 장치(150) 내 메타 데이터를 저장하는 영역에 저장될 수 있다.
가상 플래시 계층(VFL)은 어드레스 변환 계층(ATL)로부터 변환된 논리 페이지 어드레스(LPA)을 가상 페이지 어드레스(Virtual Page Address, VPA)로 변환할 수 있다. 여기서 가상 페이지 어드레스(VPA)는 가상의 플래시 메모리의 물리적 어드레스에 대응할 수 있다. 즉, 가상 페이지 어드레스(VPA)는 도 2에서 설명한 메모리 장치(150) 내 메모리 블록(152, 154, 156)에 대응할 수 있다. 이때, 메모리 장치(150) 내 메모리 블록(152, 154, 156) 중 배드 블록이 있다면 제외될 수 있다. 또한, 가상 플래시 계층(VFL)은 메모리 장치(150)에 저장된 논리 대 가상 어드레스 맵핑 정보(L2V) 및 유저 데이터를 저장하기 위한 데이터 영역 내 맵핑 정보를 복원하기 위한 스캔 영역으로부터 스캔된 정보(Scanned Information)을 이용하여 논리 대 가상 어드레스 맵핑 정보(L2V)을 복원할 수 있는 복원 알고리즘(Recovering Algorithm)은 포함할 수 있다. 가상 플래시 계층(VFL)은 이러한 복원 알고리즘을 통하여 복원된 논리 대 가상 어드레스 맵핑 정보(L2V)을 이용하여 가상 어드레스 공간의 어드레스 변환 과정을 수행할 수 있다.
플래시 인터페이스 계층(FIL)는 가상 플래시 계층(VFL)의 가상 페이지 어드레스(Virtual Page Address)을 메모리 장치(150)의 물리적 페이지 어드레스(Physical Page Address)로 변환한다. 플래시 인터페이스 계층(FIL)은 메모리 장치(150)와의 인터페이싱 동작을 수행하는 위한 로우 레벨 동작을 수행한다. 예를 들어, 메모리 장치(150)의 하드웨어를 제어하기 위한 로우 레벨 드라이버, 메모리 장치(150)로부터 전달된 데이터의 에러를 정정하기 위한 에러 정정코드(Error Correction Code, ECC) 및 베드 블록 관리 모듈(Bad Block Management, BBM) 등의 동작을 수행하는 모듈 혹은 회로들이 플래시 인터페이스 계층(FIL)에 포함될 수 있다.
도 5는 메모리 시스템에서 데이터 입출력 동작의 비효율적인 관리를 설명한다.
도 5를 참조하면, 메모리 장치(150) 내 복수의 다이(DIE0 ~ DIE3)는 독립적으로 데이터 입출력 동작을 수행할 수 있는 복수의 메모리 그룹(162, 164, 166, 도 1참조)에 대응할 수 있다. 컨트롤러(130) 내 복수의 큐(Queue0 ~ Queue3)와 메모리 장치(150) 내 복수의 다이(DIE0 ~ DIE3)가 일대일 대응할 수 있다.
제1 다이(DIE0)에는 삭제 동작(Erasing)이 수행되고 있고 하나의 자원을 사용하고 있다. 제2 다이(DIE1)에는 쓰기 동작(Writing)이 수행되고 있고 하나의 자원을 사용하고 있다. 반면, 제3 및 제4 다이(DIE2, DIE3)에는 수행 중인 동작이 없고, 제3 및 제4 다이(DIE2, DIE3)는 유휴 상태(IDLE)에 있다. 또한, 복수의 다이(DIE0 ~ DIE3)에서 수행이 예정된 동작들이 포함된 복수의 큐(Queue0 ~ Queue3)를 살펴보면, 제1 큐(Queue0)에는 11개의 동작이 저장되어 11개의 자원이 할당되어 있다. 제2 큐(Queue1)에는 3개의 동작이 저장되어 3개의 자원이 할당되어 있다. 반면, 제3 및 제4 큐(Queue2, Queue3)에는 아무런 동작이 포함되지 않고 자원도 할당되지 않을 수 있다.
컨트롤러(130)가 할당할 수 있는 자원의 총 수는 16개이면, 할당가능한 자원(Free Resource)은 0개이다. 즉, 16개의 자원은 모두 제1 및 제2 다이(DIE0, DIE1) 및 제1 및 제2 다이(DIE0, DIE1)에 대응하는 제1 및 제2 큐(Queue0, Queue1)에 모두 할당된 상태이다.
할당 가능한 자원이 없으므로, 명령큐(56)에서 출력되는 다른 동작은 제3 및 제4 다이(DIE2, DIE3) 혹은 제3 및 제4 다이(DIE2, DIE3)에 대응하는 제3 및 제4 큐(Queue2, Queue3)로 전달되지 못한다. 컨트롤러(130)가 명령큐(56)에서 출력되는 명령에 대응하는 동작, 작업 들을 할당가능한 자원 정보를 바탕으로 순차적으로 복수의 큐(Queue0 ~ Queue3)에 전달하는 경우, 복수의 다이(DIE0 ~ DIE3) 중 일부는 바쁜 상태(busy), 다른 일부는 유휴 상태(Idle)에 놓이게 될 수 있다. 복수의 다이(DIE0 ~ DIE3)가 독립적으로 데이터 입출력 동작을 수행할 수 있다고 하더라도, 컨트롤러(130)가 복수의 동작들을 효과적으로 배정하지 못하는 경우 도 5에서 설명하는 현상이 발생할 수 있다. 이 경우, 메모리 시스템의 데이터 입출력 성능은 나빠질 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법을 설명한다.
도 6을 참조하면, 메모리 시스템의 동작 방법은 입력되는 명령에 대응하는 동작을 메모리 그룹에 대응하는 단위 동작으로 구분하는 단계(302), 메모리 그룹에서 수행 중인 단위 동작 및 예정된 단위 동작에 대한 상태 정보를 수집하는 단계(304) 및 할당가능한 자원 정보 및 메모리 그룹의 상태 정보를 바탕으로 구분된 단위 동작의 할당 여부를 결정하는 단계(306)를 포함할 수 있다.
메모리 시스템은 외부 장치로부터 입력되는 명령을 수신한 후, 해당 명령의 종류 및 해당 명령이 수행되는 메모리 그룹을 결정할 수 있다. 예를 들면, 입력되는 명령은 읽기 명령, 쓰기 명령, 삭제 명령 등으로 구분할 수 있다. 메모리 시스템과 연결된 외부 장치(예, 호스트(102), 도 2 내지 도 3 참조)는 기 설정된 프로토콜에 대응하는 형식으로 명령을 전달할 수 있다. 또한, 외부 장치로부터 입력되는 명령이 데이터 입출력 동작과 관련된 경우, 해당 명령은 주소를 동반할 수 있다. 통상적으로, 외부 장치는 자신이 사용하는 주소를 메모리 시스템에 전달한다. 대표적인 예로는 논리 주소(logical address)가 있다. 메모리 시스템은 논리 주소(logical address)를 주소 변환(Address translation)하여 물리 주소(physical address)를 알아낼 수 있다. 여기서, 물리 주소(physical address)는 메모리 시스템의 내부에서 사용되는 주소 체계일 수 있다. 한편, 실시예에 따라, 외부 장치는 논리 주소 및 물리 주소를 함께 전달할 수도 있다. 메모리 시스템은 외부 장치로부터 입력되는 명령과 주소로부터 메모리 시스템의 내부에서 수행될 동작과 해당 동작이 수행될 위치를 알 수 있다. 이를 바탕으로, 메모리 시스템은 외부 장치로부터 입력되는 명령에 대응하는 동작 혹은 작업을 메모리 그룹에 대응하는 단위 동작으로 구분할 수 있다(302). 여기서, 메모리 그룹은 메모리 장치(150) 내 독립적으로 데이터 입출력 동작을 수행할 수 있는 구성 요소로 이해할 수 있다.
메모리 시스템은 메모리 그룹에서 수행하고 있는 단위 동작 및 메모리 그룹에서 수행이 예정된 단위 동작에 대한 정보를 수집할 수 있다(304). 예를 들면, 메모리 그룹에서 수행하고 있는 단위 동작은 컨트롤러(130)가 메모리 그룹으로 전송한 명령 혹은 메모리 그룹으로부터 응답을 수신하기 위해 대기하고 있는 명령을 통해 판단할 수 있다. 또한, 메모리 그룹에서 수행이 예정된 단위 동작은 각 메모리 그룹에 대응하는 큐(Queue)에 포함된 정보로부터 알아낼 수 있다.
실시예에 따라, 메모리 시스템은 메모리 그룹에서 수행하고 있는 단위 동작 및 메모리 그룹에서 수행이 예정된 단위 동작을 종류에 따라 서로 다른 가중치를 부여하여, 각 메모리 그룹의 상태 정보를 수치화할 수 있다. 이때, 단위 동작의 종류에 따라 부여되는 가중치는 해당 단위 동작이 소모하는 자원의 양에 따라 달라질 수 있다. 예를 들어, 읽기 동작, 쓰기 동작 및 삭제 동작의 3가지 데이터 입출력 동작 각각의 동작 마진(예, 동작이 정상적으로 수행되어야 하는 시간 범위)이 1초, 5초, 10초라고 가정한다. 이 경우, 가중치는 읽기 동작은 1, 쓰기 동작은 5, 삭제 동작은 10으로 결정될 수 있다. 가중치를 결정하는 데 사용되는 자원에는 동작 시간, 소모 전력 등이 활용될 수 있다. 예를 들어, 제1 메모리 그룹에는 두 개의 읽기 동작이, 제2 메모리 그룹에는 세 개의 쓰기 동작이 수행 또는 수행 예정이라고 가정하면, 제1 메모리 그룹의 동작 상태는 2(= 1 x 2), 제2 메모리 그룹의 상태 정보는 15(=5 x 3)으로 수치화될 수 있다.
할당가능한 자원 정보 및 메모리 그룹의 상태 정보를 결정한 후, 메모리 시스템은 자원 정보 및 상태 정보를 바탕으로 단위 동작의 할당 여부를 결정할 수 있다(306). 할당가능한 자원 정보는 메모리 시스템이 사용 가능한 자원의 최대 개수에서 이미 메모리 그룹에 수행 중이거나 수행 예정인 동작에 할당된 자원의 개수를 차감하여 결정될 수 있다. 만약, 메모리 시스템이 할당가능한 자원이 최대 20개인데, 이미 할당된 자원의 수가 12개라면, 할당가능한 자원 정보는 8이 된다.
컨트롤러(130)의 자원의 수는 메모리 시스템(110)의 성능, 설계에 따라 달라질 수 있다. 실시예에 따라, 자원의 수는 컨트롤러(130) 내 플래시 변환 계층(Flash Translation Layer, FTL) 혹은 플래시 인터페이스 계층(Flash Interface Layer, FIL)에서 할당되는 데이터 입출력 관련 메타 정보(metadata)의 개수와 동일할 수 있다. 또 다른 실시예에서는 자원의 수가 컨트롤러(130)가 제어할 수 있는 스레드(thread)의 수와 동일할 수 있다.
실시예에 따라, 메모리 시스템은 할당가능한 자원 정보를 바탕으로 몇 개의 단위 동작을 더 할당할 수 있는지를 결정할 수 있다. 예를 들어, 할당가능한 자원 정보가 5개이면, 5개의 단위 동작이 복수의 메모리 그룹에 대응하는 복수의 큐(Queue)에 전달될 수 있다. 한편, 메모리 시스템은 단위 동작을 복수의 메모리 그룹에 대응하는 복수의 큐(Queue) 중 어느 큐에 전달할 지는 메모리 그룹의 상태 정보에 대응하여 결정할 수 있다. 예를 들어, 제1 메모리 그룹에서 수행 중인 단위 동작과 수행 예정인 단위 동작을 바탕으로 수치화된 상태 정보를 기준값과 비교할 수 있다. 상태 정보가 기준값 이상인 경우, 메모리 시스템은 제1 메모리 그룹에서 수행될 단위 동작이 아닌 다른 메모리 그룹에서 수행될 단위 동작을 다른 메모리 그룹에 대응하는 큐(Queue)에 전달할 수 있다. 이를 통해, 도 5에서 설명한 상황과 같이, 특정 메모리 그룹에서 수행될 동작에 자원을 전부 할당하여, 다른 메모리 그룹이 유휴 상태로 유지되고, 이에 따라 메모리 시스템의 전체 데이터 입출력 성능이 낮아지는 것을 방지할 수 있다.
또한, 메모리 시스템의 동작 방법은 할당되지 않은 동작 및 단위 동작의 실행 순서를 변경하는 단계(308)를 더 포함할 수 있다. 메모리 시스템은 각 메모리 그룹의 상태 정보에 따라 해당 메모리 그룹에서 수행될 단위 동작을 할당할 수 있다. 다만, 데이터 입출력 동작의 종류 혹은 데이터 입출력 동작의 범위에 따라, 특정 단위 동작이 할당되지 못하더라도 다음 단위 동작은 할당될 수 있는 경우가 발생할 수 있다. 수치화된 각 메모리 그룹의 상태 정보를 바탕으로, 새롭게 할당되는 단위 동작에 대한 가중치를 적용하면, 메모리 시스템은 어느 단위 동작을 먼저 수행 가능한지를 판단할 수 있다. 이 경우, 메모리 시스템(110)은 할당되지 않은 동작 혹은 단위 동작의 실행 순서를 변경함으로써, 메모리 시스템의 전체 데이터 입출력 성능을 개선할 수 있다.
도 7은 본 발명의 일 실시예에 따른 컨트롤러가 데이터 입출력 동작을 제어하는 제1예를 설명한다.
도 7을 참조하면, 컨트롤러(130)는 입력되는 명령(CMD)을 인지하고 작업(Task)을 생성할 수 있다(260). 컨트롤러(130)는 작업(Task)을 메모리 그룹(MG) 단위로 구분하여, 단위 동작(Unit OP(s))를 생성할 수 있다(262).
컨트롤러(130)는 복수의 메모리 그룹에 대한 상태 정보인 크레딧(credits)을 산출할 수 있다(264). 여기서, 크레딧(credit)은 기 설정된 가중치(Weight)에 대응하여 결정될 수 있다. 가중치(Weight)는 단위 동작의 종류에 따라 설정된 값일 수 있다. 실시예에 따라, 가중치는 단위 동작이 각 메모리 그룹에서 소모하는 자원의 양에 따라 결정될 수 있다. 이때, 소모되는 자원은 전력(power), 시간(time) 등을 포함할 수 있다. 컨트롤러(130)는 각 메모리 그룹에서 수행 중이거나 수행 예정인 단위 동작들의 종류, 개수에 대응하여 크레딧(credit)을 결정할 수 있다.
컨트롤러(130)는 복수의 메모리 그룹에 대한 상태 정보로서 결정된 크레딧(credit)을 기준값(Threshold)과 비교할 수 있다(266). 만약 특정 메모리 그룹의 크레딧이 기준값 이상인 경우, 컨트롤러(130)는 해당 메모리 그룹에 단위 동작이 추가로 할당되는 것을 차단할 수 있다. 실시예에 따라, 컨트롤러(130)는 할당되지 않은 단위 동작을 펜딩큐(188, 도 1참조)로 전달할 수 있다. 복수의 메모리 그룹에 대한 상태 정보인 크레딧을 기준값과 비교하면, 컨트롤러(130)는 새로운 단위 동작을 어느 메모리 그룹에 할당할 수 있는 지를 결정할 수 있다.
컨트롤러(130)는 할당 가능한 자원(Available resources)이 있는 지를 확인할 수 있다(268). 컨트롤러(130)는 단위 동작을 복수의 메모리 그룹에 대응하는 그룹큐(GQ, 182, 184, 186, 도1 참조)에 전달할 때마다, 할당 가능한 자원의 수를 감소시킨다. 또한, 메모리 장치(150) 내 복수의 메모리 그룹(162, 164, 166)으로부터 수행 중인 단위 동작의 결과 혹은 응답이 컨트롤러(130)에 전달되면, 컨트롤러(130)는 할당 가능한 자원의 수를 증가시킬 수 있다.
할당 가능한 자원이 있는 경우, 컨트롤러(130)는 단위 동작(Unit OP)을 복수의 메모리 그룹에 대응하는 그룹큐(182, 184, 186)에 전달할 수 있다(270). 반면, 컨트롤러(130)는 할당 가능한 자원이 없는 경우, 해당 단위 동작(Unit OP)을 펜딩큐(188)로 전달할 수 있다.
한편, 실시예에 따라, 컨트롤러(130)는 크레딧이 낮은 메모리 그룹부터 높은 메모리 그룹 순으로 단위 동작을 할당할 수 있다. 이를 위해, 컨트롤러(130)는 실행되는 단위 동작의 순서를 변경(reordering)하여 그룹큐에 전달할 수도 있다(270).
또한, 실시예에 따라, 컨트롤러(130)는 각 메모리 그룹의 상태 정보의 편차를 줄일 수 있도록 실행되는 단위 동작의 순서를 변경(reordering)할 수도 있다. 각 메모리 그룹의 상태 정보의 편차를 줄이면, 각 메모리 그룹에서 독립적으로 데이터 입출력 동작을 수행하는 동작 구간(병렬 처리 구간)이 증가하게 되므로, 메모리 시스템의 데이터 입출력 동작의 성능을 보다 향상시킬 수 있다.
도 8은 본 발명의 일 실시예에 따른 컨트롤러가 데이터 입출력 동작을 제어하는 제2예를 설명한다.
도 8을 참조하면, 컨트롤러(130)는 데이터 입출력 동작의 수행에 효율을 높이기 위해 메모리 시스템의 활용가능한 자원을 단위 동작에 할당하는 동작과 메모리 시스템에 포함된 다이(Die)의 상태 정보를 바탕으로 단위 동작을 할당할 다이(Die)를 결정하는 동작을 병렬로 수행할 수 있다.
컨트롤러(130)는 입력되는 명령(Inputted CMD) 혹은 백그라운드 동작으로 생성된 명령(BG CMD)에 대응하는 작업(task)을 생성할 수 있다(412). 여기서, 백그라운드 동작으로 생성된 명령은 가비지 컬렉션, 웨어 레벨링 등을 위해 생성된 읽기, 쓰기, 혹은 삭제 명령을 포함할 수 있다.
컨트롤러(130)는 생성한 작업(task)을 단위 동작(Unit OP(s))으로 구분할 수 있다(414). 여기서, 단위 동작(Unit OP(s))은 다이(Die)에 대응하여 구분될 수 있다. 예를 들어, 읽기 동작이 두 개의 다이(Die)에서 수행되는 경우, 해당 읽기 동작은 두 개의 읽기 단위 동작으로 구분될 수 있다. 여기서, 다이(Die)는 독립적으로 데이터 입출력 동작을 수행할 수 있는 메모리 장치(150) 내 영역에 대응하는 예로서 제시된다. 실시예에 따라, 독립적으로 데이터 입출력 동작을 수행할 수 있는 단위가 다이(Die)보다 더 크거나 더 작은 영역으로 대체될 수 있다. 예를 들어, 플레인(plane) 단위로 독립적인 데이터 입출력 동작이 수행되거나 인터리빙 동작이 지원되는 경우, 읽기 동작은 플레인(plane) 단위로 구분될 수 있다.
컨트롤러(130)는 활용가능한 자원(Available Resource)이 있는 지를 판단할 수 있다(416). 만약 활용가능한 자원이 없다면(416 단계의 NO), 단위 동작은 펜딩 상태에 놓일 수 있다(420). 단위 동작이 펜딩 상태에 놓이는 예로는, 도 1에서 설명한 것과 같이 단위 동작에 대응하는 정보가 펜딩큐(188)로 전달되는 것을 들 수 있다. 만약 활용가능한 자원이 있다면(416 단계의 YES), 컨트롤러(130)는 단위 동작에 자원을 할당될 수 있다(418).
한편, 컨트롤러(130)는 각 다이에서 수행 중인 단위 동작에 대해 상태 정보를 수치화 한다(422). 이후, 컨트롤러(130)는 각 다이에서 수행이 예정된 단위 동작에 대해 상태 정보를 수치화 한다(424). 각 다이에서 수행 중이거나 수행이 예정된 단위 동작은 종류에 따라 서로 다른 가중치가 부여될 수 있다. 여기서, 가중치는 각 단위 동작이 소모하는 자원의 양에 기초하여 결정될 수 있다.
컨트롤러(130)는 각 다이에서 수행 중인 단위 동작과 각 다이에서 수행이 예정된 단위 동작을 바탕으로 상태 정보를 수치화 한 후, 수치화된 상태 정보를 바탕으로 단위 동작을 수행할 수 있는 다이를 결정할 수 있다(426). 실시예에 따라, 컨트롤러(130)는 수치화된 상태 정보를 기준값과 비교할 수 있다. 기준값보다 상태 정보가 낮은 경우(426 단계의 YES), 컨트롤러(130)는 단위 동작을 해당 다이에 배정할 수 있다(428). 만약 기준값보다 상태 정보가 높은 경우(426 단계의 NO), 컨트롤러(130)는 단위 동작을 해당 다이에 배정하지 않고 펜딩 상태로 만들 수 있다(420). 예를 들어, 제1 다이의 상태 정보가 30이고, 제2 다이의 상태 정보는 10이라고 가정한다. 기준값이 20인 경우, 제1 다이에는 단위 동작이 할당되지 않고 제2 다이에는 단위 동작이 할당될 수 있다. 단위 동작이 특정 다이에 배정되기 전(428), 단위 동작에 활용가능한 자원이 할당되어 있어야 한다(418).
도 7 및 도 8을 참조하면, 컨트롤러(130)는 활용가능한 자원 및 메모리 장치(150)의 상태 정보에 대응하여 데이터 입출력 동작을 배정, 할당함으로써, 메모리 시스템의 데이터 입출력 성능을 향상시킬 수 있다. 실시예에 따라, 활용가능한 자원 및 메모리 장치(150)의 상태 정보를 수집, 결정하거나 단위 동작의 할당 여부를 판단하는 것은 순차적 혹은 병렬적으로 이루어질 수 있다. 또한, 단위 동작의 할당 여부를 결정하는 과정에서 메모리 장치(150)의 상태 정보에 기초하여, 단위 동작의 실행 순서를 변경할 수도 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템에서 데이터 입출력 동작의 관리를 설명한다.
도 9를 참조하면, 메모리 장치(150) 내 복수의 다이(DIE0 ~ DIE3)는 독립적으로 데이터 입출력 동작을 수행할 수 있는 복수의 메모리 그룹(162, 164, 166, 도 1참조)에 대응할 수 있다. 컨트롤러(130) 내 복수의 큐(Queue0 ~ Queue3)와 메모리 장치(150) 내 복수의 다이(DIE0 ~ DIE3)가 일대일 대응할 수 있다.
제1 다이(DIE0)에는 삭제 동작(Erasing)이 수행되고 있고 하나의 자원을 사용하고 있다. 제2 다이(DIE1)에는 쓰기 동작(Writing)이 수행되고 있고 하나의 자원을 사용하고 있다. 반면, 제3 및 제4 다이(DIE2, DIE3)에는 수행 중인 동작이 없고, 제3 및 제4 다이(DIE2, DIE3)는 유휴 상태(IDLE)에 있다. 또한, 복수의 다이(DIE0 ~ DIE3)에서 수행이 예정된 동작들이 포함된 복수의 큐(Queue0 ~ Queue3)를 살펴보면, 제1 큐(Queue0)에는 1개의 읽기 동작이 저장되어 있고 1개의 자원이 할당되어 있다. 제2 큐(Queue1)에는 쓰기 동작 및 읽기 동작이 1개씩 저장되어 2개의 자원이 할당되어 있다. 반면, 제3 및 제4 큐(Queue2, Queue3)에는 아무런 동작이 포함되지 않고 자원도 할당되지 않을 수 있다.
컨트롤러(130)가 할당할 수 있는 자원의 총 수는 16개이면, 할당가능한 자원(Free Resource)은 11개이다. 즉, 16개의 자원 중 모두 제1 및 제2 다이(DIE0, DIE1) 및 제1 및 제2 다이(DIE0, DIE1)에 대응하는 제1 및 제2 큐(Queue0, Queue1)에 5개가 할당되어 있고, 11개의 자원은 할당가능한 상태이다.
컨트롤러(130)는 복수의 다이(DIE0 ~ DIE3)에 대한 상태 정보를 수집한다. 여기서, 단위 동작 별로 가중치가 부여될 수 있다. 예를 들면, 읽기 동작은 2, 쓰기 동작은 10, 삭제 동작은 20의 서로 다른 가중치가 부여되고, 상태 정보를 결정하는 기준값(threshold)은 22라고 가정한다.
제1 다이(DIE0)는 삭제 동작이 실행 중이고 읽기 동작이 예정되어 있으므로, 상태 정보를 수치화 하면 22(=20 x 1 + 2 x 1)이다. 제2 다이(DIE1)에는 쓰기 동작이 실행 중이고 다른 쓰기 동작과 읽기 동작이 예정되어 있으므로, 상태 정보를 수치화 하면 22(=10 x 2 + 2 x 1)이다. 제1 다이(DIE0) 및 제2 다이(DIE1)의 수치화된 상태 정보를 기준값과 비교하면, 상태 정보가 기준값보다 같거나 크다. 이 경우, 컨트롤러(130)는 더 이상의 단위 동작을 제1 다이(DIE0) 및 제2 다이(DIE1)에 할당하지 않을 수 있다.
명령큐(56)로부터 전달된 단위 동작들이 제1 다이(DIE0) 및 제2 다이(DIE1)에서 수행되어야 하는 경우, 컨트롤러(130)는 펜딩큐(188)에 해당 단위 동작을 전달할 수 있다. 이를 통해, 컨트롤러(130)는 자원을 낭비하지 않게 되고 할당 가능한 자원을 11개로 유지할 수 있다. 하지만, 명령큐(56)로부터 전달된 단위 동작들이 제1 다이(DIE0) 및 제2 다이(DIE1)가 아닌 제3 다이(DIE2) 혹은 제4 다이(DIE3)에서 수행될 수 있다면, 컨트롤러(130)는 할당가능한 자원을 사용하여 해당 단위 동작들을 제3 다이(DIE2) 혹은 제4 다이(DIE3)에 대응하는 제3 그룹큐(Queue2) 혹은 제4 그룹큐(Queue3)로 전달할 수 있다.
도 5 및 도 9를 비교하면, 도 9에서 설명한 컨트롤러(130)는 메모리 시스템 내에서 수행되는 데이터 입출력 동작이 효율적으로 관리되는 것을 알 수 있다. 도 5에서는 앞서 배정 혹은 할당된 동작들로 인하여 실제 수행 시간이 지연되고 있음에도 컨트롤러(130)가 순차적으로 자원을 할당하기 때문에, 메모리 장치(150) 내 일부 영역에서는 아무런 동작이 수행되지 못하는 현상이 발생할 수 있다. 하지만, 도 9에서는 메모리 장치(150) 내 복수의 다이(DIE0 ~ DIE3)에서 수행이 예정된 동작들을 기준값을 이용하여 제한할 수 있다. 이를 통해, 특정 다이에서 수행되는 단위 동작들이 자원을 미리 할당받아 다른 다이에서 수행되는 단위 동작들이 대기해야 하는 현상을 피할 수 있다. 이를 통해, 메모리 시스템의 데이터 입출력 성능이 향상될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 데이터 입출력 동작을 수행할 수 있는 복수의 메모리 그룹; 및
    데이터 입출력 명령에 대응하는 동작을 상기 복수의 메모리 그룹에 대응하여 적어도 하나의 단위 동작으로 구분하고, 할당가능한 자원 정보 및 메모리 그룹의 상태 정보를 바탕으로 상기 복수의 메모리 장치에 대응하는 복수의 큐(Queues)에 상기 단위 동작을 배정하는 컨트롤러
    를 포함하는, 메모리 시스템.
  2. 제1항에 있어서,
    상기 컨트롤러는
    상기 복수의 메모리 그룹에서 수행 중인 제1 단위 동작 및 상기 복수의 큐에 배정된 제2 단위 동작을 바탕으로, 상기 상태 정보를 결정하는,
    메모리 시스템.
  3. 제2항에 있어서,
    상기 컨트롤러는
    상기 단위 동작의 종류에 따라 가중치를 다르게 부여하고, 상기 제1 단위 동작과 상기 제2 단위 동작을 바탕으로 각 메모리 그룹에 대한 스코어를 계산한 후, 계산된 스코어와 기준을 비교하여 상기 상태 정보를 결정하는,
    메모리 시스템.
  4. 제1항에 있어서,
    상기 복수의 메모리 그룹 각각은 데이터를 저장하는 복수의 비휘발성 메모리 셀 및 상기 데이터를 임시 저장하기 위한 버퍼를 포함하며,
    각 메모리 그룹은 인터리빙(interleaving) 모드로 상기 단위 동작을 독립적으로 수행하는,
    메모리 시스템.
  5. 제1항에 있어서,
    상기 컨트롤러는
    상기 복수의 큐에 상기 단위 동작을 배정하기 전, 상기 자원 정보 및 상기 상태 정보를 바탕으로 상기 단위 동작을 상기 복수의 큐에 배정하는 순서를 변경시키는,
    메모리 시스템.
  6. 제1항에 있어서,
    상기 복수의 큐는 상기 복수의 메모리 그룹에 1:1 대응하며,
    상기 컨트롤러는 상기 복수의 큐와 구별되는 팬딩큐(Pending Queue)를 더 포함하는,
    메모리 시스템.
  7. 제6항에 있어서,
    상기 컨트롤러는
    상기 단위 동작에 대해 적어도 하나의 자원을 배분하며,
    상기 단위 동작의 수가 상기 자원의 수보다 클 경우, 상기 단위 동작을 팬딩큐에 배정하는,
    메모리 시스템.
  8. 제7항에 있어서,
    상기 자원의 수는 상기 컨트롤러 내 플래시 변환 계층(Flash Translation Layer, FTL) 혹은 플래시 인터페이스 계층(Flash Interface Layer, FIL)에서 할당되는 데이터 입출력 관련 메타 정보(metadata)의 개수와 동일한,
    메모리 시스템.
  9. 제7항에 있어서,
    상기 자원의 수는 상기 컨트롤러가 제어할 수 있는 스레드(thread)의 수와 동일한,
    메모리 시스템.
  10. 입력되는 명령에 대응하는 동작을 복수의 메모리 그룹에 대응하는 단위 동작으로 구분하는 단계;
    상기 복수의 메모리 그룹에서 수행 중인 제1 단위 동작 및 수행이 예정된 제2 단위 동작에 대한 상태 정보를 수집하는 단계; 및
    할당가능한 자원 정보 및 상기 상태 정보를 바탕으로, 복수의 큐(Queues)에 상기 단위 동작의 배정 여부를 결정하는 단계
    를 포함하는, 메모리 시스템의 동작 방법.
  11. 제10항에 있어서,
    상기 상태 정보를 수집하는 단계는
    상기 단위 동작의 종류에 따라 가중치를 다르게 부여하여, 상기 제1 단위 동작과 상기 제2 단위 동작을 바탕으로 각 메모리 그룹에 대한 스코어를 계산하는 단계; 및
    계산된 스코어와 기준을 비교하여 상기 상태 정보를 결정하는 단계
    를 포함하는, 메모리 시스템의 동작 방법.
  12. 제7항에 있어서,
    상기 복수의 메모리 그룹 각각에서는 인터리빙(interleaving) 모드로 상기 단위 동작을 독립적으로 수행되는,
    메모리 시스템의 동작 방법.
  13. 제10항에 있어서,
    상기 단위 동작의 수가 상기 할당가능한 자원의 수보다 클 경우, 해당 단위 동작을 상기 복수의 큐에 배정하지 않는,
    메모리 시스템의 동작 방법.
  14. 제13항에 있어서,
    상기 복수의 큐에 배정되지 않은 단위 동작은 팬딩큐(Pending Queue)에 배정하는 단계
    를 더 포함하는, 메모리 시스템의 동작 방법.
  15. 제10항에 있어서,
    상기 복수의 큐에 상기 단위 동작을 배정하기 전, 상기 자원 정보 및 상기 상태 정보를 바탕으로 상기 단위 동작을 상기 복수의 큐에 배정하는 순서를 변경시키는 단계
    를 더 포함하는, 메모리 시스템의 동작 방법.
  16. 데이터 입출력 동작을 수행할 수 있는 복수의 메모리 그룹과 복수의 데이터 패스를 통해 연결되며, 프로세서와 메모리를 포함하는 컨트롤러에 있어서,
    상기 프로세서는 상기 메모리 내 외부에서 입력된 명령에 대응하는 제1 동작 정보를 임시 저장하는 제1 영역 및 상기 복수의 메모리 그룹에서 수행될 동작에 대한 제2 동작 정보를 임시 저장하는 제2 영역을 포함하는 복수의 영역을 설정하고,
    상기 프로세서는 할당가능한 자원 정보 및 상기 복수의 메모리 그룹의 상태 정보를 바탕으로 상기 복수의 영역 간 동작 정보를 전달하는,
    컨트롤러.
  17. 제16항에 있어서,
    상기 프로세서는
    상기 복수의 메모리 그룹에서 수행 중인 동작에 대한 제3 동작 정보 및 상기 제2 영역에 포함된 제2 단위 동작을 바탕으로, 상기 상태 정보를 결정하는,
    컨트롤러.
  18. 제17항에 있어서,
    상기 프로세서는
    상기 복수의 메모리 그룹에서 수행되는 동작의 종류에 따라 가중치를 다르게 부여하고,
    상기 제2 동작 정보와 상기 제3 동작 정보를 바탕으로 각 메모리 그룹에 대한 스코어를 계산한 후, 계산된 스코어와 기준을 비교하여 상기 상태 정보를 결정하는,
    컨트롤러.
  19. 제16항에 있어서,
    상기 프로세서는
    상기 메모리 내 계류중인 동작에 대한 제3 동작 정보를 임시 저장하는 제3 영역을 설정하고,
    상기 자원 정보 및 상기 상태 정보를 바탕으로, 상기 제1 영역에 저장된 제1 동작 정보를 상기 제3 영역으로 전달하는,
    컨트롤러.
  20. 제19항에 있어서,
    상기 프로세서는
    상기 제1 영역에서 상기 제2 영역 혹은 상기 제3 영역으로 제1 동작 정보를 전달할 때, 제1 동작 정보의 순서를 변경하는,
    컨트롤러.
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